TWI286788B - Semiconductor device capable of preventing a pattern collapse - Google Patents

Description

1286788 玖、發明說明： 【所屬之技術領城] 本發明係關於一半導體裝置，更特定言之，係關於能防 止半導體晶圓之邊緣區域内圖案崩壞之半導體裝置。 【先前枯術Ί 由於一半導體裝置高度積體化，因此在生產過程中會有 一些附帶發生之問題，其中之一係在半導體記憶體裝置的 單元邊緣區域内產生一圖案缺陷。 例如’在用於形成多圖案（如組成該半導體裝置的隔離條 型圖案）之生產過程中，強制進行一圖案形成程序以使微影 蚀刻程序中單元邊緣區域内產生的鄰近效應（pr〇ximity effect)取小。此處，由於該鄰近效應係一表層（shn)效應， 其意味著當複數個導電材料緊密排列時流經每個導電材料 之電流密度為回應該電流之方向、數量或頻率會改變。為 在單元邊緣區域内形成一有效圖案，用在單元邊緣區域内 形成線型圖案的相同方式形成虛設圖案。 由於當前半導體裝置高度積體化之趨勢，藉由在單元中 心區域内形成線型圖案之同樣的條件在該單元邊緣區域内 形成條型圖案。 圖1係說明在傳統半導體裝置之單元中心與邊緣區域内 形成的條型圖案之平面圖。圖2係圖示說明在傳統半導體裝 置之單元邊緣區域内之圖案崩壞；圖3係掃描式電子顧微鏡 SEM的顯微照片圖，顯示在形成條型圖案處之單元邊緣區域 内的虛設圖案之圖案崩壞的平面圖。 86591 1286788 如圖1所示，複數個條型圖案1〇A以一預定距離d形成在單 元中心與邊緣區域内。複數個虛設圖案10B形成在單元邊緣 區域内。 該虛設圖案10B之功能係幫助形成一主要圖案，並且其對 於防止該主要圖案的崩壞係非常重要也確實必要。 然而’對最小特徵尺寸大約低於1 00 nm的裝置而言，光 阻之尽度必須要考慮線寬之抗触性而增加。隔離條型圖案 中圖案崩壞的問題比直型圖案中更關鍵。圖案崩壞一般發 生在光阻之厚度與一臨界尺寸的比率低於3 · 1的情況下。尤 其係原先設計與在整個單元區域内形成的圖案尺寸相同之 重複虛設圖案1 0B會因單元邊緣區域内的鄰近效應而變小 ’請參考圖2中所示之參考數字「U」。因此，該光阻之圖案 崩壞（參考圖3中所示之參考數字「12」）變得更關鍵。 圖4A與4B係SEM顯微照片圖，顯示單元邊緣區域内之條 型圖案的圖案崩壞。如圖所示，可以確定虚設圖案由於鄰 近效應虛設圖案10B以幾種形式在單元邊緣區域内崩壞。 因此，本發明之一個目的係提供能防止在圖案變脆弱之 區域，如單元邊緣區域内的圖案崩壞現象之半導體裝置。 依據本發明的一項觀點面，在晶圓的邊緣區域中之圖案 始、度低於中心區域中之圖案密度之發明性導體裝置包括： 以一預定距離配置在該晶圓的中心區域内之複數個條型圖 案，在邊緣區域内形成的複數個虛設圖案；以及用於將該 等條型圖案中至少兩個條型圖案互相耦合之複數個連接圖 86591 1286788 案，其中該等複數個虛設圖案之該等連揍圖案以鋸齒形式 配置。 方式】 本發明之設計基於一基本原理，即只要圖案與一下層（例 如、纟巴緣層）之間的接觸表面區域大就可以有效地克服圖案 崩壞現象。為藉由限制微影蝕刻使單元邊緣區域中發生之 鄰近效應降至最低，單元邊緣區域内至少形成了幾個至幾 十個虛設圖案，並且此等虛設圖案與整個單元區域内形成 足條型圖案尺寸類似。同樣，也有條件有效地形成由鄭近 效應最小化之隔離條型圖案。首先，在單元邊緣區域内形 成之隔離條型圖案係虛設圖案。其次，虛設圖案有規則地 互相連接以有效防止虛設圖案之間的圖案崩壞，並增加條 型圖案與下層的接觸表面區域。 下文將參考附圖詳細說明依據本發明之一半導體裝置。 圖5係依據本發明之一項較佳具體實施例，用形成條型圖 案的一預定程序完成的半導體裝置的平面圖。 如圖所示，在本發明性半導體裝置中，有一半導體記憶 單元50’其尺寸因該條型圖案在單元邊緣區域Β-Β，比在單 元中心區域Α-Α’的佈局少而變小。該半導體記憶裝置包括 複數個在除了單元邊緣區域Β-Β’之外的單元中心區域 Α-Α’中形成的條型圖案51，與連接圖案5 2C，其將至少兩個 條梨圖案52Α與52Β互相連接以保護條型圖案52Α與52Β崩 壞。此處，該等條型圖案52Α與52Β係形成在半導體記憶單 元5〇之單元邊緣區域Β-Β，中。同樣，該等條型圖案52Α與 86591 1286788 52B以及該連接圖案52c係虛設圖案。 也應注意由於早元邊緣區域B-B’比早元中心區域a_a， 中的圖案密度更低，所以單元邊緣區域B-B，佈局較稀疏。 該虛設圖案藉由使用與在單元中心區域A-A’中條型圖案 5 1所使用之相同材料及相同的微影蝕刻方法形成。該單元 邊緣區域B-B’可稱為一虛設區域。 該條型圖案51通常不僅在用於製作與一晶圓之活動區域 接觸之插塞的著陸插塞接觸LPC程序中使用，而且在裝置隔 離程序中使用。 該等虛設圖案，更具體言之，單元邊緣區域B_B，中之條 型圖案52A與52B的尺寸與單元中心區域A-A’中之條型圖案 5 1者相同。尤其係該虛設圖案的允許尺寸約在該條型圖案 51尺寸的80%至120%範圍内。 除了單元中心區域A-A’與單元邊緣區域B-B，之外此方法 亦可應用於一核心記憶體區域與一周邊區域。 如圖5所示，該等條型圖案52A與52B對下層的黏著力比單 元中心區域A-A’中者小。藉由連接圖案52C將至少兩個條型 圖案52 A與52B互相連接虛設圖案以增加與下層之接觸表面 區域所產生的虛設圖案提高了黏著力。該連接圖案52C不是 直型圖案而係锯齒形圖案。即，複數個連接圖案52C以鋸齒 形配置，以連接單元邊緣區域B ’中之兩個條型圖案。 從而，可使由鄰近效應所產生之圖案崩壞最小。 圖6係SEM顯微照片圖，顯示圖5中說明之半導體裝置之平 面圖。 86591.doc 1286788 圖所丁《成了複數個虛設圖案，其中藉由使用單元 邊緣區域B_B，中之連接圖案52C使兩條型圖案52A與別 互相連接，增加了與下層接觸的表面區域。 如圖6所證實，利用圖5十說明之特定設計，在單元邊緣 區域B-B，中形成虛設圖案就不會發生圖案崩壞。 根據本發明之較佳具體實施例，虛設圖案藉由使用單元 邊緣區域内之連接圖案連接至少兩個條型圖案而形成條型 虚設圖案’從而增加條型虛設圖案與下層的接觸表面區域 此增加4接觸表面區域進一步具有防止單元邊緣區域内 圖案崩壞之效果。 例如，本發明之較佳具體實施例以範例說明一裝置隔離 層與著陸插塞接觸用作條型圖案之一單元。然而，該條型 圖木同時不僅可應用於如一位元線、一字元線及金屬線等 傳導性圖案而且可應用於其他各種類型的圖案。 雖然根據特定具體實施例說明了本發明時，但對熟悉本 技術者而言顯然可作各種改變與修改，而不會背離以下申 請專利範圍中定義之本發明的精神與範疇。 【圖式簡單說明】 從以上結合附圖詳細說明之較佳具體實施例將會明白本 發明之上述及其他目標與特徵，其中： 圖1係說明在傳統半導體裝置之單元中心與邊緣區域内 形成條型圖案之平面圖； 圖2係圖示說明在傳統半導體裝置之單元邊緣區域内之 圖案崩壞現象； 86591 1286788 圖3係掃插式電子顯微鏡SEM的顯微照片圖，顯示傳統半 導體!署+。β 一 义早元邊緣區域中虛設圖案之圖案崩壞的平面圖； 圖4Α與4Β係SEM的顯微照片圖，顯示單元邊緣區域内之 條型圖案的圖案崩壞； 圖5係依據本發明之一項較佳具體實施例用形成條型圖 案的一預定之方法所完成的半導體裝置的平面圖；以及 圖6係SEM的顯微照片圖，顯示圖5中說明之半導體裝置之 平面圖。 【圖式代表符號說明】 1〇A，51，52A， 52B 條型圖案 10B 虚設圖案 11，12 參考數字 50 半導體記憶體單元 52C 連接圖案 A_A， 單元中心區域 Β·Β’ 單元邊緣區域 d 預定距離 86591 - 10,

Claims (1)

1. !286788 拾、申請專利範圍： 1 · 一種在一晶圓的一邊緣區域中之圖案密度低於中心虞 域中之圖案密度之半導體裝置，其包括： 複數個條型圖案，其以一預定距離配置在該晶圓的該 中心區域中； 複數個虚設圖案，其形成在該邊緣區域内；以及 複數個連接圖案，用於互相耦合該等條型圖案中彡少 兩個條型圖案， 其中該等複數個虛設圖案之該等連接圖案係以/鋸 齒模式配置。 2 ·如申請專利範圍第1項之半導體裝置，其中該條型圖案 係一用於一裝置隔離層或者一著陸插塞接觸的圖案。 3 ·如_睛專利範圍第2項之半導體裝置，其中該虛設圖案 包括： 一第一條型圖案； 以與該第一條型圖案相隔一預定距離配置的一第二 條型圖案；以及 用於連接該第一條型圖案與該第二條型圖案之該連 接圖案。 4. 如申請專利範圍第3項之半導體裝置，其中該第—條型 圖案與該第二條型圖案之尺寸在該條型圖案尺寸之大 約80〇/〇大約12〇〇/〇的範圍内。 5. 如申請專利範圍第1項之半導體裝置，其中該虚設圖案 包括以一預定距離配置在兩個條型圖案之間的N個條型 86591 1286788 圖案，N係一正整數，並且連接該等N個條型圖案中之兩 個條型圖案。 6. 如申請專利範圍第5項之半導體裝置，其中該等條型圖 案之尺寸在該條型圖案尺寸之大約80%至大約120%的 範圍内。 7. 如申請專利範圍第1項之半導體裝置，其中該中心區域 與該邊緣區域分別係一單元中心區域與一單元邊緣區 域。 8. 如申請專利範圍第1項之半導體裝置，其中該中心區域 係一核心單元區域，以及該邊緣區域係一周邊區域。 86591