TWI284250B - Hardmask with high selectivity for Ir barriers for ferroelectric capacitor manufacturing - Google Patents

Hardmask with high selectivity for Ir barriers for ferroelectric capacitor manufacturing Download PDF

Info

Publication number
TWI284250B
TWI284250B TW093102158A TW93102158A TWI284250B TW I284250 B TWI284250 B TW I284250B TW 093102158 A TW093102158 A TW 093102158A TW 93102158 A TW93102158 A TW 93102158A TW I284250 B TWI284250 B TW I284250B
Authority
TW
Taiwan
Prior art keywords
hard mask
ferroelectric
barrier layer
layer
bottom electrode
Prior art date
Application number
TW093102158A
Other languages
English (en)
Other versions
TW200424761A (en
Inventor
Ulrich Egger
Hao-Ren Zhuang
Yoshinori Kumura
Kazuhiro Tomioka
Hiroyuki Kanaya
Original Assignee
Infineon Technologies Ag
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag, Toshiba Corp filed Critical Infineon Technologies Ag
Publication of TW200424761A publication Critical patent/TW200424761A/zh
Application granted granted Critical
Publication of TWI284250B publication Critical patent/TWI284250B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/65Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

1284250 玖、發明說明: 【發明所屬之技術領域】 發明領域 本發明是有關於硬光罩,供用於蝕刻鐵電電容器中所 5 具有之障蔽層。 【先前技】 發明背景
在習知之晶圓中,多晶矽插頭(接觸插頭)通常被用來作 為夕電平互連電路(multilevel interconnect schemes)中金屬 10線間之互連。FeRAM(鐵電隨機存取記憶體)中之鐵電材料 及RAM中之高K材料通常在氧氣氛圍中會在高溫(6〇〇c或 更咼)下結晶。因此需要一道厚的屏障來阻止氧的擴散,防 止氧氣從鐵電電容器擴散到接觸電極。一種以1]:(銀)為主要 成份之屏障是能有效阻擋此種氧氣擴散之好材料。在此種 15 Ir屏障之蝕刻期間所用之典型之硬光罩係由TE0S(原矽酸 乙酯)(Tetraethyl Orthosilicate)所製成。由於其在Ir^TE0S 之間之蝕刻選擇性低,因此該屏障之厚度乃受限於最大之 可用的光罩厚度,且相較於電容器疊片組,丁£〇8硬光罩必 須非常厚,因而造成在姓刻之前有一陡峭的侧壁角度。 20 第I-3圖所示為習知之用於鐵電電容器之硬光罩蝕刻 步驟。 第1圖顯示依據習知處理步驟之一晶圓1。在沈積一鐵 電疊片組之後,頂部電極(ΤΕ)6被覆以原矽酸乙酯(TE0S) 硬光罩2,頂部電極6之光罩光阻剝離形成圖案之步驟係利 1284250 用以氫或CO為基傻之化學,將諸如錶、始、氧化銀或各種 導電氧化物薄膜等的材料蝕刻而完成。在此步驟中,在下 面的鐵電層8(例如PZT、SBT或BLT)的一部份可能亦會被蚀 刻。包括頂部電極6、鐵電層8及底部電極(BE)3等部份共同 5形成一鐵電(FE)電容器5,如本圖中放大的部份所示。 一層Ti黏膠層7用來將底部電極3黏著至FE電容器5。次 結構包括頂部TEOS層15,其覆蓋在一頂部氮化物層9上。 在欽(Ti)黏膠層7與底部電極3之間可以是ιΓ(銀)、ιΓ〇2(氧化 銥)或其它材料形成的層17 ,用以阻擋氧氣的擴散。一多晶 10矽接觸插頭13穿過晶圓1而在一工作區與底部電極3之間形 成電氣連結。 沈積另一原石夕酸乙酯(TEOS)硬光罩4,以準備一第二钱 刻步驟,在此步驟將底部電極3形成圖案。在第二蝕刻步驟 中期間,鐵電層8可與底部電極3—起進一步被蝕刻。有輕 15微的過度蝕刻,蝕穿頂部原矽酸乙酯(TE0S)層15以及任何 中介材料例如Ir(鉉)及Ir〇2(氧化鈒)。第2圖所示為在此習知 之底部電極3形成圖案步驟之後的晶圓j。 第3A圖所示為厚的硬光罩4,其具有陡靖角度之側壁 19’需要該側壁19是由於障蔽層17之銥(Ir)與硬光罩4的原 石夕酸乙酯阳⑽之間的選擇性低。因此希望有—個厚的鈒 層用以阻擋氧氣從鐵電層8擴散至多晶石夕接觸插頭13,但是 這迷不谷易做成,因為需要非常厚的硬光罩4,以及陡山肖角 度之側壁19。 第3B圖所不為第3A圖之晶圓在底部電極3與障蔽層17 1284250 進打了減射控制蚀刻之後,使用硬光罩4來對底部電極3形 成圖案。由於硬光罩側壁19具有陡靖的角度’因此钱刻步 驟的殘渣或圍牆21仍黏附在硬光罩側壁19上。這些圍牆2ι 係由來自被姓刻材料之化合物所構成。它們密度低且不安 5定。在退火期間,它們體積會發生改變且對側壁的黏著性 差。這些圍牆21特別有礙於後續之封裝步驟。 避免形成這些圍牆21的-個方法是使用僅會產生揮發 性化合物之姓刻氣體。然而這通常被排除,由於有互相衝 突的條件,例如電容器損壞或下面的層形成咬邊。因此, 1〇無可避免地,關至少有-部份係在濺射控制之規範下進 行。 吾人希望能有-種相對於障蔽層具有高度钮刻選擇性 之硬光罩。特別是希望能有一種相對於以岭主之障蔽層具 有高度蝕刻選擇性。 15 【明内】 發明概要 本發明提供了-種相對地不具有圍踏之鐵電裝置,藉 由使用-種相對於在下面的障蔽層具有高姓刻選擇性之^ 光罩。本發明亦包括一種用以抑制附著在鐵電裝置之侧壁 20 上之圍牆之方法。 概言之,本發明係-種晶圓,其形成有一用以阻擔污 染物從-中間層擴散出來之障蔽層。該晶圓亦形成有一硬 光罩,其對障蔽層之_選擇性為銀⑻相對於原石夕酸乙醋 (TEOS)之姓刻選擇性的至少5倍。在障蔽層進行钱刻時,該 1284250 硬光罩能保護該中間層。 更具體言之,本發明之晶圓為一種鐵電電容器,其在 一頂部電極與一底部電極之間具有一鐵電層。一接觸插頭 穿過鐵電電容器的次結構並且將底部電極與一工作層形成 5 電氣連結。一組成份中有銥之障蔽層將底部電極與次結構 及接觸插頭分開以防止氧氣從鐵電層擴散至接觸插頭。一 硬光罩覆蓋頂部電極,以在對頂部電極形成圖案的第一蝕 刻步驟期間保護頂部電極的一些部份。在第一硬光罩的其 餘部份以及在底部電極上沈積一額外的含有A1203的硬光 10 罩以對底部電極及障蔽層進行圖案蝕刻。 本發明亦包括一用以製造鐵電電容器之方法,包含下 列步驟:形成該電容器之次結構,其具有一通過其中之接 觸插頭,用以將該電容器之一底部電極與在下面的一工作 層形成電氣連結;在該次結構上沈積該底部電極,包括一 15 位在其間之障蔽層,且其組合中包含銥;在該底部電極上 沈積一鐵電層使得該中間層能抑止氧氣從鐵電層擴散至接 觸插頭;在鐵電層上沈積一頂部電極;在該頂部電極、其 下之鐵電層及該底部電極上沈積一第一硬光罩;使用第一 硬光罩來進行蝕刻以對頂部電極形成圖案;在第一硬光罩 20 之其餘部份及底部電極上沈積一外加之硬光罩,其含有 A1203 ;進行濺射蝕刻以對底部電極及障蔽層形成圖案使得 濺射效應大致地去除該外加之硬光罩側壁上之所有圍牆。 圖式簡單說明 現在將舉例敘述本發明更佳之特徵,同時參考下列圖 1284250 式,其中: 第1圖顯示一晶圓1,其係依據習知技術之加工步驟而 得。 第2圖顯示在對底部電極及障蔽層進行習知之圖案形 5 成步驟之後之該晶圓1。 第3A圖顯示一習知之厚的硬光罩,其具有陡峭角度之 側壁,由於該硬光罩對於障蔽層的銥(Ir)與硬光罩的原矽酸 乙酯(TEOS)之間之選擇性低,因此該側壁是必需的。 第3Β圖顯不第3Α圖之習知晶圓在底部電極與障蔽層 10進行濺射控制蝕刻之後,並進一步顯示黏附在硬光罩側壁 上之圍牆。 第4Α圖顯示本發明之一晶圓,其使用一薄的硬光罩, 該硬光罩在底部電極形成圖案之前對於障蔽層具有高的钱 刻選擇性。 15 第侧顯示第4Α圖之晶圓,在底部電極與障蔽層進行 蝕刻之後。 第5圖顯&本發明之製造步驟。 【實施冷式】 較佳實施例之詳細說明 2〇 第顯示在本發明之製造步驟過程中-晶圓 31之各個不同的層。第5圖顯示本發明之製造步驟。 如第5圖中步驟101所示,在一頂部電極35上沈積一硬 光罩。然後,在第5圖之蝕刻步驟102中對頂部電極35形成 Η案此姓x丨歩驟亦可被用來餘刻一在下面的鐵電層37。 1284250 或者,鐵電層37在此階段可以僅被部份地姓刻或利用另一 蝕刻步驟而另外地被蝕刻。 如第4A圖及第5圖步驟1〇3所示,在第一硬光罩%之其 餘部份及一底部電極41上沈積一具有側壁^之第二硬光罩 5 39,供進行另一蝕刻步驟,以對底部電極々I及其下之障蔽 層43形成圖案。下面的障蔽層43提供_阻擋氧氣從形成鐵 電電容器之鐵電層37擴散至接觸插頭(圖纟示)之屏障。在該 另一蝕刻步驟中,如第5圖步驟104所示,底部電極41及屏 障層43被形成了圖案。鐵電層37之任何其餘部份以及任何 1〇其它中間層亦可在此步驟中與底部電極41及障蔽層43—起 被蝕刻。若有需要,亦可有輕微的過度蝕刻蝕穿下面的層。 本發明使用具有比習知技術更高之蝕刻選擇性之材料 作為障蔽層43及硬光罩39。在一較佳實施例中,障蔽層43 包括一材料例如銥,如同第3圖所示之習知障蔽層17。但 15是,習知技術中使用一種原矽酸乙酯(TEOS)硬光罩4(亦顯 示於第3圖中),而本發明係使用氧化鋁(Al2〇3)硬光罩39(第 4圖)。银與氧化鋁(MO3)之間的選擇性是比銥與原矽酸乙 酯(TEOS)之間高了超過5倍。因此,比較第3A圖與4A圖之 硬光罩顯示,本發明之Al2〇3硬光罩39能比習知技術之原矽 20酸乙酯(TE〇S)硬光罩4薄得多。結果是側壁45能有一比習知 之側壁19小得多的推拔角度。 第4B圖顯示在底部電極41及障蔽層43的額外的以c〇 為基礎的化學濺射控制蝕刻步驟104之後的晶圓,使用硬光 罩45來對底部電極41形成圖案。由於硬光罩側壁45(第4A圖) 1284250 比起硬光罩側壁19(第3A圖)有較小的推拔角度,濺射效應 能將圍牆21自硬光罩側壁45上移除。比起具有更陡峭角度 的側壁,濺射效應對於較小推拔角度之侧壁更加有效。即 使在障蔽層蝕刻步驟105之後,原矽酸乙酯(TEOS)硬光罩4 5 及A1203硬光罩39的推拔角度相同,惟,Al2〇3硬光罩39在其 蝕刻的過程中的任何時間點其推拔角度乃較小,因而更有 效地防止圍牆之生成,亦即除去了該圍牆。 較薄的硬光罩45具有額外的優點,在於容易達到設計 的目標。所得的FeRAM單元或其它裝置與習知技術相比, 10 能有較小的尺寸,因為它能有一厚的障蔽層43而無需額外 的空間來支持厚的硬光罩45。障蔽層通常介於100-200nm 厚。但是,使用本發明,不同於習知技術,200nm或更高之 厚度是能達到的。而由於該較厚的障蔽層43之故,本發明 亦可用來製造高品質FeRAM單元,以對防止氧氣的擴散達 15 到更好的保護。 使用Al2〇3硬光罩39而不使用習知之原矽酸乙酯(TEOS) 硬光罩4能產生額外的優點。它對電容器提供了額外的密封 以保護鐵電層37免受氫離子及電子的損害,以減少鐵電性 能之降低。同時,使用氧化鋁(A1203)而不使用原矽酸乙酯 20 (TE0S)意謂著少了一個會對鐵電層37造成氫損害的TEOS 區域。並且,在後續的CW-接點蝕刻過程中,此外加之ai2o3 硬光罩39對頂部電極35提供了額外的保護。 亦可使用其它材料來做障蔽層43或硬光罩39(例如,硬 光罩可為ΤιΝ或TiA1N,與lr或ir〇2所形成的障蔽層共同使用) 1284250 只要其等在兩者之間具有高的钱刻選擇性。 本發明利用高相對蝕刻率之材料來縮小側壁推拔度以 供抑制圍牆的形成,可廣泛應用於各種裝置而不限於 FeRAM、鐵電裝置及高k裝置。 5 可以增加其它材料或方法步驟或以其它材料或方法步 驟來取代上述者。因此,本發明雖已藉特定實施例敘述於 上,惟,一習於此技之讀者將能清楚地瞭解,在申請專利 範圍内許多變化仍是有可能的。 I:圖式簡單說明j 10 第1圖顯示一晶圓1,其係依據習知技術之加工步驟而 得。 第2圖顯示在對底部電極及障蔽層進行習知之圖案形 成步驟之後之該晶圓1。 第3A圖顯示一習知之厚的硬光罩,其具有陡峭角度之 15側壁,由於該硬光罩對於障蔽層的Ir與硬光罩的TE〇S之間 之選擇性低,因此該側壁是必需的。 第3B圖顯示第3A圖之習知晶圓在底部電極與障蔽層 進行濺射控制蝕刻之後,並進一步顯示黏附在硬光罩側壁 上之圍牆。 20 第4A圖顯示本發明之一晶圓,其使用一薄的硬光罩, 該硬光罩在底部電極形成圖案之前對於障蔽層具有高的蝕 刻選擇性。 第4B圖顯示第4A圖之晶圓,在底部電極與障蔽層進行 #刻之後。 1284250 第5圖顯示本發明之製造步驟。
【圖式之主要元件代表符號表】 1、31…晶圓 TEOS)層 2、4· · ·原矽酸乙酯(TEOS)硬光罩 17、43…障蔽層 3···底部電極(BE) 19、45…側壁 5···鐵電(FE)電容器 21…圍牆 6···頂部電極(TE) 33…第一硬光罩 7…鈦黏膠層 35···頂部電極 8、37…鐵電層 39···第二硬光罩 13…多晶矽接觸插頭 41…底部電極
15…頂部原石夕酸乙S旨(TOP
13

Claims (1)

  1. 1284250 拾、申請專利範圍: 第093102158號專利申請案申請專利範圍修正本 修正日期:94年7月 1· 一種鐵電電容器,包含有: 5 一鐵電層,位在一頂部電極與一底部電極之間; 一接觸插頭,其穿過該鐵電電容器的一次結構並且 將底部電極電氣連結至一工作層; 一障蔽層,其組成中包含銥,將底部電極與次結構
    及接觸插頭分離,以抑止氧氣從鐵電層擴散至接觸插 10 頭; 一第一硬光罩,其覆蓋頂部電極 ,以在一用以對頂 部電極形成圖案之第一蝕刻步驟中保護頂部電極的一 些部份;及 15
    3. 一外加之硬光罩,其組成中包含氧化鋁(Al2〇3),沈 積在第—硬光罩的其餘部份及底部f極上,用以對底部 電極及障蔽層進行_案姓刻。 如申請專利專利範圍第1項之電容器,其中該氧化 (Al2〇3)硬光罩相對於障蔽層之㈣選擇性為原秒酸乙 -曰(TEOS)相對於相同障蔽層之闕選擇性的 一種鐵電裝置,其包含: 乜。
    ?之 一障蔽層’於其組成中含有鈒, 中間層擴散出來;及 用以阻擋污染物從 一硬光罩, 罩相對於障蔽層 於其組成中含有氧化鋁(Α12〇3), 之钱刻選擇性為銥(Ir)相對於原
    石夕酸乙 14 1284250 酯(TEOS)之蝕刻選擇性的至少5倍,該硬光罩在該障蔽 層進行則顧能保賴巾間層,其中該硬光罩具有側 壁’該㈣具有足夠小的推拔角度,使得由於_效 應’在障蔽層_則之後,沒有任何圍牆黏附在側壁 4.如申請專利專利範圍第3項之鐵電裂置,其中構成障蔽 層之材料包括有Ir〇2。 5·如申請專利專利範圍第3項之鐵電裝置,其中該污染物 包括有氧。 μ 1〇 6.如申請專利專利範圍第3項之鐵電裳置,其中該中間層 包括-頂部電極、-底部電極以及位在頂部電極與底: 電極鐵電層以形成一鐵電電容器。 如申請專利專利範圍第6項之鐵電裝置,更包含
    壞以減少鐵電性能之降低。 10·如申請專利專利範圍第3項之鐵電裝置 ’邊側壁具有足夠+的推拔角度 射效應,在障蔽層濺射蝕刻之後, 側壁上。 其中该硬光罩 ’使得由於賤 沒有任何圍牆黏附在 15 1284250 11. 如申請專利專利範圍第3項之鐵電裝置,其中該障蔽層 厚度大於200nm。 12. —種用以製造鐵電電容器的方法,包含下列步驟: 形成該鐵電電容器之一次結構,其具有一接觸插頭 5 穿過其中以將該電容器之一底部電極與下面的一工作 層電氣連結; 在該次結構上沈積該底部電極,包括一障蔽層介於 其間,該障蔽層之組成包含銥; 在該底部電極上沈積一鐵電層,使得該中間障蔽層 10 能抑止氧氣從鐵電層擴散至接觸插頭; 在鐵電層上沈積一頂部電極; 在該頂部電極、其下之鐵電層及該底部電極上沈積 一第一硬光罩; 使用該第一硬光罩進行蝕刻以對頂部電極形成圖 15 案; 在該第一硬光罩之其餘部份及該底部電極上沈積 一外加之硬光罩,該外加硬光罩含有Al2〇3 ;及 進行滅射餘刻以對底部電極及障蔽層形成圖案,使 得濺射效應能夠大致去除該外加硬光罩側壁上之所有 20 圍牆。 13. 如申請專利專利範圍第12項之方法,其中該氧化鋁 (ai2o3)硬光罩相對於障蔽層之蝕刻選擇性為原矽酸乙 酯(TEOS)相對於相同障蔽層之蝕刻選擇性的至少5倍。 16
TW093102158A 2003-01-31 2004-01-30 Hardmask with high selectivity for Ir barriers for ferroelectric capacitor manufacturing TWI284250B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/356,314 US7045837B2 (en) 2003-01-31 2003-01-31 Hardmask with high selectivity for Ir barriers for ferroelectric capacitor manufacturing

Publications (2)

Publication Number Publication Date
TW200424761A TW200424761A (en) 2004-11-16
TWI284250B true TWI284250B (en) 2007-07-21

Family

ID=32770770

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093102158A TWI284250B (en) 2003-01-31 2004-01-30 Hardmask with high selectivity for Ir barriers for ferroelectric capacitor manufacturing

Country Status (4)

Country Link
US (1) US7045837B2 (zh)
DE (1) DE112004000192T5 (zh)
TW (1) TWI284250B (zh)
WO (1) WO2004068540A2 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217087A1 (en) * 2003-04-30 2004-11-04 Celii Francis G. Boron trichloride-based plasma etch
US7015049B2 (en) * 2003-09-03 2006-03-21 Infineon Technologies Ag Fence-free etching of iridium barrier having a steep taper angle
US7001781B2 (en) * 2003-09-26 2006-02-21 Infineon Technologies Ag Method for producing a ferroelectric capacitor that includes etching with hardmasks
JP4397248B2 (ja) * 2004-02-20 2010-01-13 Okiセミコンダクタ株式会社 半導体装置及びその製造方法
US7504680B2 (en) * 2005-04-18 2009-03-17 Kabushiki Kaisha Toshiba Semiconductor device and mask pattern
JP2008078416A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体装置およびその製造方法
US8796044B2 (en) * 2012-09-27 2014-08-05 International Business Machines Corporation Ferroelectric random access memory with optimized hardmask

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111014A (en) * 1996-12-31 2000-08-29 Kimberly-Clark Worldwide, Inc. Film of monomer-grafted polyolefin and poly(ethylene oxide)
US5773314A (en) * 1997-04-25 1998-06-30 Motorola, Inc. Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells
US6611014B1 (en) 1999-05-14 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
JP3331334B2 (ja) 1999-05-14 2002-10-07 株式会社東芝 半導体装置の製造方法
US6534809B2 (en) * 1999-12-22 2003-03-18 Agilent Technologies, Inc. Hardmask designs for dry etching FeRAM capacitor stacks
US6485988B2 (en) * 1999-12-22 2002-11-26 Texas Instruments Incorporated Hydrogen-free contact etch for ferroelectric capacitor formation
US6603161B2 (en) * 2000-03-10 2003-08-05 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and method for manufacturing the same
KR20020049875A (ko) * 2000-12-20 2002-06-26 윤종용 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법
US6495413B2 (en) * 2001-02-28 2002-12-17 Ramtron International Corporation Structure for masking integrated capacitors of particular utility for ferroelectric memory integrated circuits
US6767750B2 (en) * 2001-12-31 2004-07-27 Texas Instruments Incorporated Detection of AIOx ears for process control in FeRAM processing

Also Published As

Publication number Publication date
WO2004068540A3 (en) 2007-11-01
US20040150923A1 (en) 2004-08-05
DE112004000192T5 (de) 2005-12-29
WO2004068540A2 (en) 2004-08-12
TW200424761A (en) 2004-11-16
US7045837B2 (en) 2006-05-16

Similar Documents

Publication Publication Date Title
CN100461421C (zh) 具有铁电电容器的半导体器件及其制造方法
US6538272B2 (en) Semiconductor storage device and method of producing same
US20060073614A1 (en) Ferroelectric capacitor structure and manufacturing method thereof
JP4746357B2 (ja) 半導体装置の製造方法
JP2005183842A (ja) 半導体装置の製造方法
US7985603B2 (en) Ferroelectric capacitor manufacturing process
JP2007201153A (ja) 半導体装置とその製造方法
TWI284250B (en) Hardmask with high selectivity for Ir barriers for ferroelectric capacitor manufacturing
TW200425414A (en) Encapsulation of ferroelectric capacitors
JP3166746B2 (ja) キャパシタ及びその製造方法
TWI284942B (en) A system and method of forming a split-gate flash memory structure
KR100677773B1 (ko) 반도체 소자의 캐패시터 형성방법
JP2006165128A (ja) 半導体装置及びその製造方法
JP2003204043A (ja) 半導体装置及びその製造方法
JP2011119417A (ja) 半導体装置の製造方法
JP2880039B2 (ja) 半導体装置の製造方法
KR100875647B1 (ko) 반도체소자의 캐패시터 형성방법
JP2007242928A (ja) 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置
JPH11251523A (ja) 半導体装置及びその製造方法
KR20090074531A (ko) 반도체 소자의 캐패시터 형성방법
JP2007073750A (ja) 半導体装置およびその製造方法
JP4718193B2 (ja) 半導体装置の製造方法
JP2005123392A (ja) 強誘電体キャパシタの製造方法
JP2002299583A (ja) 半導体集積回路装置およびその製造方法
JP2004247324A (ja) 強誘電体キャパシタの製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees