TWI283811B - System and method to concurrently control data operations at multiple memory devices and computer implemented method of storing a data word - Google Patents

Description

1283811 九、發明說明： 【發明所屬之技術領域】 本揭示内容大體上係關於一種用於儲存資料之系統與方 法。 、 【先前技術】

消費者市場對便揭式電子元件，例如個人數位助理 (PDA)、MP3播放器、便攜式储存系統、高級無繩電爷、 相機以及其它掌上型元件之需求正日益增加。習知非揮發 性儲存媒體，例如硬驅動機、軟碟機以及其它儲存元件， 總體已不適合便攜式元件。一般而言，此等典型之元件具 有移動部件且亦易經受機械故障。另外，此等元件體積 :’且需耗費大量的能量。因此，開發商轉向在便攜式產 品中所使用之ϋ態非揮發性記憶體元件，例如電子可擦可 程式唯讀記憶體(EEPROM)及快閃記憶體。 一 一^ 因為便攜式電腦系統變得更加複雜，此等系統傾向於使 用更大的記憶體容量、匯流排速度及字長。_，一般而 言，固態記憶體元件較昂貴。隨著容量及字長之不斷增 加’固態記憶體之價格亦不斷增加。另外，隨著不斷的使 用’固態記憶體元件失去儲存資料之容量，因而產生了替 除了增加的成本， 母一儲存單元具有一 用之資料匯流排相關 誤率的增加。如此， 使用大字長之固態記憶體元件傾向於 更長的儲存時間。與便攜式元件内使 之忮的儲存時間導致效能的降低及錯 ^要用於使用固態儲存之一改良系統 104599.doc 1283811 及方法。 【發明内容】 在一特定實施例中，該揭示内容針對一記憶體系統，其 包括一微控制器及兩個或兩個以上記憶體元件，例如非揮 發性固態記憶體元件。該微控制器包括一耦接至每一記憶 體元件之控制介面。該微控制器亦包括一資料介面，且每 一記憶體元件皆耦接至使用該資料介面的一部分之該微控 制器。另夕卜，該微控制器可包括一與一外部記憶體匯流： 相接之資料介面。 、、對㈣該外部記憶體匯流排接收之資料進行處理，並發 送至母一記憶體元件。在一例示性實施例中，自該外部記 憶體匯流排轉移至該微控制器之資料具有-相關字長。對 •:該外部記憶體匯流排接收之每一資料字進行分割，部分 :料字儲存於每一個別記憶體元件上。在一特定實施例 對資料進仃分割，使得字的—部分儲存於在一特定位 2之—第—記憶體元件上’字的—第二部分料於在相 —址處之一第二記憶體元件上。為了擷取資料，該資料 ::部分自每-記憶體儲存元件之該特定位址操取，並結 曰在一起以形成該資料字。 一i ϋ不性實施例中’該揭示内容針對-系統，其包括 制器。哕第此#肖閃圮憶體元件以及-控 制八s弟—快閃記憶體元件具有-第-介面及-第-控 Θ弟_控制介面包括一 總。乂错 第一晶片致能控制輸入

^该第二快閃記憶體元件具有一第_ A Τ ^ ^ 弟一介面及一第二控制 104599.doc 1283811 "面。違第二控制介面包括 該控制器包括一資餘“ 日曰片致此控制輸入螭。 輸出媸夕笛 貝科輸出编及-控制訊號輸出端。該資料 八 ▲ _部分耦接至該第一快閃記憶體元件之該第一 元件之‘：料輸出端之第二部分耦接至該第二快閃記憶體 一 以第二介面。該控制訊號輸出端包括一耦接至該第 片一二片二！！制輸入端及該第二晶片致能控制輸入端之晶 月“端。該第一快閃記憶體元件及該第 態’以„接收自„料輸出端傳達至= 一介面及該第二介面之輸入資料。 在另一例示性實_中，該揭示内容針對—種與多 憶體元件通訊之方法。 咕 ° ”亥方法包括’在一第一時間段期 間’向—第-記憶體元件之—第—輸人端發送指令資料， 同時向-第二記憶體元件之—第二輸人端發送該指令資 料。該方法進—步包括，在—第二時間段期間，向該第I δ己憶體7G件之該第一輸入端發送位址資料，同時向該第二 圮憶體7L件之該第二輸入端發送該位址資料，以及在一第 三時間段期間’向該第一記憶體元件之該第-輸入端發送 儲存在由該位址資料指定之一位址處的_第—資料項，並 向該第二記憶體元件之該第二輸入端發送儲存在由該位址 資料指定之該位址處之一第二資料項。 在另一例示性實施例中，該揭示内容針對一種儲存一資 料字t電腦實施方法。該方法包括自位於—記憶體:制= 之一資料匯流排接收該資料字；在位於一第—非揮發性記 憶體元件内的一位址處儲存該資料字之第—部分； 104599.doc 1283811 存該資料字之該第一部分的同時在位於一第二非揮發性記 憶體元件内的該位址處儲存該資料字之第二部分。 在另一例不性實施例中，該揭示内容針對-系統，其包 括-控制器、一第一非揮發性記憶體及一第二非揮發性記 隐體忒控制裔耦接至_記憶體匯流排。該記憶體匯流排 經組態以傳達具有—笛—令且七-欠丨丨 、頁第子長之資料。該第一非揮發性記 憶：元件可存取該控制器並經組態以儲存具有一第二字長 之資料。該第二非揮發性記憶體元件可存取該控制器並經 組態以儲存具有一第三字長之資料。該第一字長比該第二 字長大，且比該第三字長大。對於一具有該第一字長之資 料字，該控制器經組態以同時起始在該第一非揮發性記憶 體元件内該資料字之—第—部分的射及在該第二非揮發 性記憶體元件内該資料字之一第二部分的儲存。 【實施方式】 圖1係說明包括一微控制器102及幾個記憶體元件1〇4及 106之一例示性記憶體系統100之一方塊圖。在一例示性實 施例中忒微控制器102包括直接記憶體存取（DmA)邏輯 及内部隨機存取記憶體（RAM)。該微控制器藉由控制線 1〇8經由記憶體元件104之一第一控制介面11〇以及記憶體 元件106之一第一控制介面i丨2耦接至該記憶體元件1 〇4及 1〇6。該控制介面110及112可包括晶片致能及預備/繁忙介 面。在一特定實施例中，該控制線108之一晶片致能線耗 接至記憶體元件104及1〇6。 另外，該控制器102經由一第一組資料線114耦接至記憶 104599.doc 1283811 體元件104，且經由一第二組資料線116耦接至記憶體元件 1 06。在一例示性實施例中，該控制器1 02包括一平行介 • 面’且該等資料線組114及116係與該平行介面相關聯的一 • 組平行資料線之部分。舉例而言，該第一組資料線114可 包括代表一 1 6位元組平行資料線之該第一個8位元（〇_7)的8 條資料線，該第二組資料線116可包括代表該16位元組平 行資料線之該第二個8位元（8-15)的8條資料線。 • 該記憶體元件104及係非揮發性儲存元件，例如固態 儲存元件。舉例而言，該記憶體元件1〇4及1〇6可為快閃記 憶體7L件或電子可擦可程式唯讀記憶體（EEPr〇m)。在一 特定實施例中，該快閃記憶體可包括NAND型快閃記憶體 或NOR型快閃記憶體。每一記憶體元件1〇4及1〇6經組態， 以經由該等個別資料線組114及U 6接收具有一特定字長之 資料。例如，記憶體元件104可經組態，以接收以一預定 字長（例如8位元、16位元、32位元、64位元或者128位元） _ 格式化之資料。類似地，記憶體元件1 06可經組態，以接 • 收以具有8位元、Μ位元、32位元、64位元或128位元之字 • 袼式化之資料。在一例示性實施例中，記憶體元件104及 1〇6皆經組態，以接收8位元字長之資料。在另一實施例 中，纪憶體元件1 04及記憶體元件丨06皆經組態，以接收每 一個以16位元之字格式化之資料。 微控制器102經由一記憶體匯流排12〇亦耦接至其它系統 το件118。舉例而言，該微控制器1〇2可經由一記憶體匯流 排120耦接至隨機存取記憶體仪八“)儲存118。在另一例示 104599.doc 1283811 性實施例中，該微控制器102可以經由一串列匯流排（例如 一通用串列匯流排（USB)匯流排）耦接至外部系統元件 、 118在一特定實施例中，該記憶體匯流排12〇之該資料傳 • 送率比第一組資料線1 Η及第二組資料線丨16之資料傳送率 容量或記憶體元件1〇4及1〇6之儲存率容量大。 在一例示性實施例中，該控制器1〇2接收經格式化以具 有根據4圯憶體匯流排120尺寸化的資料字之資料。當該 # _ϋΗ)2寫人該資料時，每—接收的資料字皆被再分為 至；兩部分。發送該資料字的一第一部分至一第一記憶體 儿件，例如記憶體元件104，且發送該資料字的一第二部 分至一第二記憶體元件，例如記憶體元件1〇6。該控制器 1〇2可引導記憶體元件1〇4及記憶體元件1〇6在每一個別的 屺隐體元件上之相同的位址儲存該字之該等接收的部分。 在一特定實施例中，控制器1〇2接收具有一 16位元（〇_15) 子長之用於儲存之資料。該控制器102經由該控制線108之 _ Ή致能線致能每—記憶體元件1()4及1()6並經由個別組 •之資料線114及116向該記憶體元件104及該記憶體元件106 、 么迻"亥相同的私令及位址資料。舉例而言，該控制器1 02 可經由每組資料線發送該相同的8位元指令及8位元位址。 忒控制态102經由該組資料線114發送該字之一第一部分 (例如8位元（0-7))至纪憶體元件1〇4，且經由該組資料線 116發送一第二部分（例如一 16位元字之第二個8位元 1 5))至，己(t體元件1 〇6。在—例示性實施例中，該資料線係 傳達才"後為一位元，接著為待儲存的資料之平行線。 104599.doc 1283811 7特定實施例中，發送資料字位置至其個別的記憶體元 〇4及1G6以用於同時餘存。在替代實施w中，心_ 匯流排字長可以為16、32、64、128或256位元，每一資 字可儲存在兩個或兩個以上記憶體元件上。

抑：’、、了擷取 > 料，该控制器丨〇2可經由該組控制線1 之一 單曰曰片致能線控制記憶體元件1〇4及1〇6，並經由其個別 的ί料線114及116向每一個別元件1〇4及丨〇6發送指令及 位址資料。該控制器1〇2擷取位於該等兩個不同元件1〇4及 106中每一個上的該特定位址處之每一字部分，因此，自 每一圮憶體元件104及106之組合字部分產生一全資料字。 例如’該控制器1〇2可讀取該等組資料線114及U6作為一 單一組平行資料線。可經由記憶體匯流排120向該外部系 統元件118提供該全資料字。 圖2係一個說明一記憶體系統之另一例示性實施例之一 圖。圖2包括一微控制器202及記憶體元件204、206、 208、2 10以及視情況而定的212及214。每一記憶體元件 204、206、208、210、2 12及214皆經由相同的控制介面 2 16耦接至該微控制器202。另外，每一記憶體元件204、 206、208、210、212及214皆經由個別組資料線218、 224、220、226、222、228耦接至該微控制器202。該微控 制裔2 0 2經由一記憶體匯流排2 3 0麵接至其它元件。 在一例示性實施例中，該記憶體匯流排230經組態以傳 輸具有一特定字長之資料。每一記憶體元件（204、206、 208、2 10以及視情況而定的212及214)皆具有一比該記憶 104599.doc 1283811 體匯流排230之該字長小的字長。在一例示性實施例中， 該記憶體匯流排之該字長為經組態以儲存在每一記憶體元 件上的該字長之兩倍。在此實例中，該等記憶體元件可以 成雙，使得經由該記憶體匯流排230接收的資料之字的部 分被成雙地儲存在每一記憶體元件内。舉例而言，如果兮己 憶體匯流排230具有一 16位元字長，那麼記憶體元件（例如 記憶體元件204及206)可具有8位元的字長。跨越資料匯流 φ 排230傳輸之資料之每一字的一半可被儲存在每一個別記 憶體元件上之相同位址處之記憶體元件204及2〇6上。同樣 地，該等字亦可分割並儲存在記憶體元件208及21〇或者記 憶體元件212及214上。 在另一實施例中，該記憶體匯流排23〇之‘該字長比經組 態健存在每一記憶體元件上之該字長大。舉例而言，一 32 位元字可以儲存在四個8位元記憶體元件、兩個16位元記 憶體元件或一個16位元記憶體元件及兩個8位元記憶體元 鲁件上。在一特定實施例中，可以將一32位元字分割成四個 8位元字部分，且儲存在四個記憶體元件上，例如記憶體 元件204、206、208及210。同樣地，可以自每一記憶體元 件204、206、208及210擷取8位元字部分，並將其組合成 一 32位元字，以在記憶體資料匯流排23〇上傳輸。可以擴 展該記憶體系統以包括幾組記憶體元件分組。 每組裏的記憶體元件皆具有共計為附著至該微控制器之 一記憶體匯流排之一全部字長之字長。舉例而言，該系統 可包括兩組附著在一微控制器的四個8位元記憶體元件， 104599.doc •12- 1283811 用於儲存經由-32位元資料記憶體匯流排傳輸之資料。， 相同的晶片致能線可以附著在一組裏的每一記憶體元： 上’-平仃資料介面中的每一子集(例如8資料線)的資料 皆附著在該組内的記憶體元件中的一個上。 ” 圖3描述了與一資料流相關之資料字之一例示性實施 刺。舉例而言，一資料匯流排可具有一字長3〇2。該資: 子τ進行再刀，例如分為兩個部分，諸如部分3及部分 306,或者四個部分，諸如部分3〇8、31〇、312及31/。二 例而言，一 16位元字302可再分為兩個8位元字，3〇4^ 306。該第一部分3〇2可包括該16位元字之第一 8位元（心 7)，該第二部分306可包括該16位元字3〇2之第二8位元 15)。在替代實施例中，一32位元字302可以再分為兩個16 位兀字，諸如部分304及306，或者進一步再分為四個8位 元字，諸如部分308、310、312及314。在替代實施例中， 一 32位元字可以分割為兩個8位元部分及一個16位元部 刀。白知地’資料字包含多個八位元。然而，可以擬定包 括關於字長之其它變化的系統。一般而言，每一個所使用 的記憶體元件之字長之總和與該記憶體匯流排之該字長相 圖4係描述記憶體系統所使用之一說明方法之一流程 圖。為了起始資料儲存，如步驟402所示，發送一控制訊 號至該第一記憶體元件及該第二記憶體元件。在一使用兩 個以上元件的例示性實施例中，控制訊號可發送至每一記 憶體7L件，用於準備資料儲存。例如，一控制訊號可包括 104599.doc 13- 1283811 、里由搞接至该第—記憶體元件以及該第 晶片致能線發送的一晶片致能訊號。 ::驟4。4所示，一指令經由其個別組的資料線發送至 己憶體元件及該第二記憶體元件。在—例示性實施 二’相同的指令被同時或大體上同時經由其個別組的資 送至每一記憶體元件。舉例而t，該指令可能指示 帶有-位址之-資料寫入操作將要發生。舉例而言，一8

，：私令可經由-16位元平行介面(即’ 〇-7線上的該8位元 指令以及8-15線上的相同的8位元指令)一式兩份發送。在 另相實施例中，指令可能使用—平行介面之子集的線被 發送至經組態以接收具有—與該子集的線成比例的大小之 指令之元件。 、然後，如步驟406所示，該微控制器經由其個別組之資 料線將指不一特定位址之位址資料發送至該第一記憶體元 件以及忒第二記憶體元件。該位址資料指示該等記憶體元 件上之该特定的位址，且該位址資料被同時或大體上同時 發运至每一記憶體元件。在一特定實施例中，在一平行介 面的弟及第二部分上皆發送一 8位元位址。舉例而言， 使用該平行介面的位元〇_7及使用該平行介面的位元8_15發 达該8位元位址。在替代實施例中，位址可使用該平行介 面之子集的線被發送至經組態以接收具有與該線子集内的 線數相等之字長之位址的記憶體元件。 如步驟408所示，該微控制器經由其個別組之資料線將 一第一資料部分發送至該第一記憶體元件，並經由其個別 104599.doc -14- 1283811 組之資料線將一第二資料部分發送至該第二記憶體元件。 舉例而言，該第一資料部分可為一記憶體匯流排字之—第 一部分，該第二資料部分可為該記憶體匯流排字之該第二 部分H示性實施财，-16位元字可自—記憶體: 流排接收，並以兩個8位元字發送。該微控制器可將作為 一第一資料部分之該第一個8位元（〇_7)傳遞至該第一記憶 體疋件’將第二個8位it(8_l5)傳遞至該第二記憶體元件， • 卩用於在相同的位址位置儲存。經由該個別組之資料線可 以發送一指令以先於該資料之該等部分。 圖5描述了一記憶體系統所使用的另一例示性方法。如 步驟502所示，經由一記憶體匯流排接收一資料字。如步 驟购斤示，為了有助於儲存，該微控制器向每一個㈣ ”亥子之邛为的記憶體儲存元件發送一控制訊號。該控制訊 號、、呈由$接至每一記憶體元件的諸如一晶片致能線之共 同控制線發送。如步驟506所示，該微控制器向該等記憶 籲 冑兀件發达-特定位址位置。該位址之前可有一指令。在 例不性實施例中，相同位址經由其個別組的資料線被同 時發达至所有的記憶體元件。如步驟508所示，該微控制 器經由一子集之資料線將用於儲存之該字之一第一部分發 1^至第一 §己憶體元件；而如步驟5 1 〇所示，經由一子集 之"貝料線，將该字之一第二部分發送至該第二記憶體元 件牛例而$，一 16位元字可分成兩個8位元部分。在另 一例示性實施例中，一32位元字可分成兩個16位元部分或 ^位元。卩分。該資料字之每一部分之前可能有一指 104599.doc -15- 1283811 7例如讀取或寫入。該資料字之每一部分可在— 時間段發送。因此，該第一 八。’ 存該字n # \ ^體①件在㈣定位址處儲 第一部分，且該第二記憶體元件在相同的特定 位址處儲存該字之該第二部分。 n的特疋 為了擷取儲存在該記憶體元件 獲得字的該等部分，⑼重新=的°亥貝科’該微控制器 人 且向㈣求系統轉遞 資料之一…… 〖用於自”亥“憶體元件擷取 _ ^ μ法之_流程圖°舉例而言’如步驟_斤 控制器可經由一連接至每一記憶體元件的諸如一 :片致此線之共同控制線發送—控制訊號至該等記憶體元 牛盆如步驟604所示，該微控制器經由其個別的資料線（諸 八個別子集的平行資料線）發送相同的特戈位址至每一 記憶體元件。該特定位址可經由該等子集的資料線在相同 的時間段内（例如同時或大體上同時）進行發送。該位址之 前可有一記憶體指令。 然後，該微控制器操取該資料之部分。舉例而言，如步 驟_所示’該微控制器可自一第一記憶體元件操取一第 一部分資料字’且如步驟帽所示，其可自一第二記憶體 兀件操取-第二部分資料字。若該字之部分儲存在兩個以 上的元件上，則該微控制器可自儲存有該字之一部分的每 一該等記憶體元件獲取資料。在-平行環境中，藉由使用 一平订介面之子集資料線擷取該字之該等部分◎結果，當 每-記憶體元件皆提供其全資料字之部分時，全㈣字^ 擷取。如步驟6Η)所示’該全資料字可經由一記憶體匯流 104599.doc -16 - 1283811 排發送至請求系統（例如RAM系統或其它系統） 圖7說明一例示性組的資料訊號，例如經由一平行介面 發送至一組記憶體元件之通訊訊號《舉例而言，如圖7所 說明，直接記憶體存取（DMA)邏輯可藉由

存資料。在-例示性實施例中’兩個資料訊號，7〇2及 704，經由該等子集之-組平行介面f料線發送至兩個不 同的記憶體元件上之獨立資料介面。在兩個資料訊號7〇2 及704中，如706及714所述，在第一時間段期間發送一共 同指令；如708及716所述，在第二時間段期間經由兩個子 集之資料線發送一共同位址。舉例而言，一8位元指令可 經由- 16位元平行介面之一第一子集之8條資料線以：該 16位元平行介面之一第二子集之8條資料線發送。同樣 地，一 8位元位址可經由一 16位元平行介面之一第一子集 的8條資料線以及該16位元平行介面之一第二子集的叫資 料線發送。如710及718所述，在—第三時間段期間，—第 二指令可經由兩個子集之資料線視情況進行發送。 *在一第四時間段期間（或者若沒有發送第二指令，則— 第三時間段）’如712所述，—待儲存之資料字之—第—部 分（例如—16位元資料字之位元Μ作為該第-資料訊號 7〇2之一部分進行發送；如72〇所述，該資料字之一第二呷 分（例如該16位元資料字之位元8·15)作為該第二資料訊號 ^之刀進仃發送。在一特定實施例中，該資料字之 第-部分經由-平行介面之—第—子集的資料線發送，且 104599.doc -17· 1283811 忒 > 料子之第二部分經由该平行介面之該第二子集之資料 線發送。藉由使用相似一連串的指令及位址訊號亦可擷取 來自多個快閃記憶體元件之資料。 在替代實施例中，該微控制器可經由串列介面耦接至記 憶體元件。使用串列通訊協定，一資料字之部分可同時儲 存在記憶體元件上。 以上揭示之主題應被認為係例示性，而非限制性，且附 加之申請專利範圍意欲涵蓋所有的該等修正、提高以及其 它實施例，其屬於本發明之該真實範疇。因此，根據法律 所允許的該最大程度’本發明之範圍係由該下列申請專利 範圍及其均等物之最廣泛之允許解釋而判定，不應只限制 或偈限於該前述詳細描述。 【圖式簡單說明】 圖1及圖2為說明例示性記憶體儲存系統之方塊圖。 圖3為說明一例示性資料字之一圖。 圖4、圖5及圖6為說明記憶體系統内所使用之例示性方 法之流程圖，如圖1及圖2中所例示。 圖7為一說明一例示性資料通訊之一圖。 【主要元件符號說明】 102 控制器 104 吕己憶體元件 106 舌己憶體元件 108 控制線 110 控制介面 104599.doc -18- 1283811

112 控制介面 114 資料線 116 資料線 118 系統元件 120 記憶體匯流排 202 微控制器 204 記憶體元件 206 記憶體元件 208 記憶體元件 210 記憶體元件 212 記憶體元件 214 記憶體元件 216 控制介面 218 資料線 220 資料線 222 資料線 224 資料線 226 資料線 228 資料線 230 記憶體匯流排 302 資料字 304 第一部分 306 第二部分 308 第一部分 104599.doc -19- 1283811 310 第二部分 312 第三部分 314 第四部分 702 資料訊號 704 資料訊號 104599.doc -20·

Claims (1)

1283条H33556號專利申請案 中文申請專利範圍替換本⑦5年12月) 十、申請專利範圍： 種同時控制在多重記憶體裝置處 其包含： ’置處之—乍之系統， -第-快閃記憶體元件，其具有一第一介面及一第一 控制介面，該第一控制介面包 入端； 回匕栝第一晶片致能控制輸 -第二快閃記憶體元件’其具有一第二介面及一第二 控制介面，該第二控制介 入端； 利；丨甸包括一第二晶片致能控制輸 一控制器，其包括一資料輪 ^ 了叶翰出知及一控制訊號輸出 體：：資料輸出端之一第-部分麵接至該第-快閃記憶 至=之该第―介面’該資料輸出端之-第二部分耦接 二快閃記憶體元件之該第二介面，其中該控制訊 =端包括耗接至該第一晶片致能控制輸入端及該第 :曰曰二致能控制輸入端兩者之-晶片致能輸出端，且其 :::第-快閃記憶體元件及該第二快閃記憶體元件皆 ::態以同時接收自該資料輸出端傳達至該第一介面及 ^第一介面之輸入資料。 2·=求項1之系統，其中該輪人資料包括指令及位址資 牙丹0 3· 項1之系統，其中該控制器係-微處理器，其包 &接記憶體存取邏輯及隨機存取記憶體。 -欠二^項3之系統’其中該直接記憶體存取邏輯經由該 -貝枓輪出端之㈣-部分起始—連串指令、位址及一第 104599-951212.doc 1283811 貝料口P分之通^ ’且其中該直接記憶體存取邏輯經由 該資料輸出端之該第二部分發出相同的—連串指令及位 址，而連同一第二資料部分。 7 5. 如二求項4之系統’其中該一連串指令及位址同時傳達 至該第一介面及該第二介面。 6. 如請求項1之系統，其進一步包含一耦接至該控制器之 :用串列匯流排，且其中該通用串列匯流排具有一比該 資料輸出之該速度高的通信速度。 / 如明求項1之系統，其中該第一快閃記憶體元件係一 8位 兀NAND型快閃記憶體，且其中該第二快閃記憶體元件 係一 8位元NAND型快閃記憶體。 8. 如請求項1之系統，其進一步包含： 一第三快閃記憶體元件，其具有一第三介面及二第三 工制"面4第二控制介面包括一第三晶片致能控制輸 入端；以及 • 一第四快閃記憶體元件，其具有一第四介面及一第四 控制"φ ’ δ亥第四控制介面包括-第四晶片致能控制輸 入端； 其中該晶片致能輸出端耦接至該第三晶片致能控制輸 入端以及該第四晶片致能控制輸入端。 9·如清求項8之系統，其中該第一快閃記憶體元件、該第 二快閃記憶體元件、該第三快閃記憶體元件以及該第四 决閃η己隱體70件中的每一個皆係一 8位元快閃記憶體元 件0 104599-951212.doc 1283811 10. -種與多個記憶體元件通信之方法，該方法包含： 在一第一時間段期間，向一第—記憶體元件之一第一 輸人端發送指令資料，㈣H記憶體元件之一第 二輸入端發送該指令資料； 在一第二時間段期間，向該第一記憶體元件之該第一 輸入端發送位址資料’同時向該第二記憶體元件之該第 -輸入^發送該位址資料；及 (· 纟一第三時間段期間’向該第-記憶體元件之該第一 輸入端發送待財在由該㈣㈣所指定的—位址處之 -第-貝枓項’同時向該第二記憶體元件之該第二輸入 端發达待儲存在由該位址資料所指定的該位 二資料項。 11 ·如清求項1 〇之方法，盆ψ兮势 . 一 忒其中5亥第一記憶體元件及該第二記 憶體元件係非揮發性記憶體元件。 Θ求員10之方法’其中該第一記憶體元件及該第二記 Φ 憶體元件係固態記憶體元件。 y求㈣之方法，其中該第三時間段係在該第二時間 狀後’且該第二時間段係在該第一時間段之後。 之方法，其進一步包含向該第一記憶體元件 二印愔-:制輸入端傳達一共同控制訊號，同時向該第 件之—第二控制輸人端傳達該共同控制訊 就0 :求項10之方法’其中該第一資料項於 部資料源之資料的一第一區段，且其中該第二資料項對 104599-9512l2.doc 1283811 應於源自該外部資料源之資料的一第二區段。 16·-種儲存-資料字之電腦實施方法包含： 自-記憶體控制器處之—資料匯流排接收該資料字； 在-第-非揮發性記憶體元件中的一位址儲存該資料 字之一第一部分；及 在儲存該資料字之該第—部分的同時，在一第二非揮 發性記憶體元件中的該位址健存該資料字之一第二部 分。 17·如請求項16之方法，其進-步包含經由-與該第-非揮 U。己隐體7G件及5亥第二非揮發性記憶體元件相連接之 控制線發送-控制訊號至該第_非揮發性記憶體元件及 该第二非揮發性記憶體元件。 18·如請求項16之方法，其中儲存該資料字之該第一部分包 括經由—第—組f料線發送該位址至該第-非揮發性記 憶體το件且經由該第m㈣送該資料字之該第一 部分至該第一非揮發性記憶體元件。 19.如請求項18之方法’其中儲存該資料字之該第二部分包 括經由-第m線發送該位址至該第二非揮發 ，'體元件且經由該第二組資料線發送該資料字之該第1 口P刀至5亥第二非揮發性記憶體元件。 2°::::項Γ之方法，其中發送該位址至該第-非揮發性 係^時=的與發送該位址至該第二非揮發性記憶體元件 21.如4求項19之方法，其中發送該第-部分與發送該第二 104599-951212.doc 1283811 部分係在共同時間段期間執行。 22·如請求項19之方法，其中該資料匯流排之該資料傳送率 比該第一組資料線之該資料傳送率大，且比該第二組資 料線之該資料傳送率大。 3·如μ求項19之方法，其中該第一組資料線及該第二組資 料線包含一與該記憶體控制器相連之一平行介面。 24·如請求項16之方法，其進一步包含：

自该第一非揮發性記憶體元件擷取該資料字之該第一 部分；及 在擷取該資料字之該第一部分的同時自該第二非揮發 性記憶體元件擷取該資料字之該第二部分，以形成該資 料字。 &如請求項16之方法，其中該第_非揮發性記憶體元件及 該第二非揮發性記憶體元件係固態記憶體元件。 如”月求項16之方法，其中該第—非揮發性記憶體元件及 該第二非揮發性記憶體元件係快閃記憶體元件。 27.如請求項26之方法，其中該等快閃記憶體元件似娜 型快閃記憶體元件。 其中該資料匯流排係一通用串列匯 28·如請求項16之方法 流排。 29. 一種同時控制在多重記憶體裝 其包含： 置處之資料操作之系統 一控制器，其輕接至一 排係配置以傳達具有一第 記憶體匯流排， 一字長之資料； 該記憶體匯流 104599-951212.doc 1283811 ⑸非揮發性記憶體元件，其可由該控制器存取並 、，，、、，〜以儲存具有一第二字長之資料； 二非揮發性記憶體元件，其可由該控制器存取並 1以儲存具有一第三字長之資料； 大其：，該第一字長比該第二字長大，且比該第三字長 1於〃有該第—字長之資料字，該控制器係 始在該第—非揮發性記憶體元件中之該資料字 的第。P刀與在該第二非揮發性記憶體 料字的一第二部分之同時儲存。 干 /貝 30.如凊求項29之糸統，其中該第二字長與該第三字她 和等於該第一字長。 < 〜 104599-951212.doc 6-