JP5624578B2 - メモリシステム - Google Patents

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Description

本発明の実施形態は、マルチチップパッケージおよびメモリシステムに関する。
コンピュータシステムに用いられるメモリシステムとして、ＮＡＮＤ型の記憶セルを備えるメモリチップを搭載したＳＳＤ（Solid State Drive）が注目されている。ＳＳＤは、磁気ディスク装置に比べ、高速、軽量などの利点を有している。
メモリチップのアクセス制御を実行する転送コントローラのピン数や実装面積が限られた中で保持可能な容量を出来るだけ大きくするために、複数枚のメモリチップが積層されたマルチチップパッケージがＳＳＤに搭載される。
特許第４７２２３０５号公報 米国特許第７１２６８７３号明細書 特許第３６７００４１号公報
本発明の一つの実施形態は、メモリシステムの設計に柔軟性を持たせることができるマルチチップパッケージおよびそのマルチチップパッケージを搭載したメモリシステムを提供することを目的とする。
本発明の一つの実施形態によれば、メモリシステムは、マルチチップパッケージと、転送コントローラと、接続配線とを備える。前記マルチチップパッケージは、２以上の第１の数のメモリチップと、１以上でかつ第１の数よりも小さい第２の数のメモリチップ毎に前記複数のメモリチップのチップイネーブル信号を共通接続する内部配線と、前記内部配線が内部配線毎に接続される複数の端子と、を備える。前記転送コントローラは、前記第１の数のメモリチップのうちのアクセス先のメモリチップを選択し、前記選択したメモリチップとホスト装置との間のデータ転送を実行する。前記接続配線は、前記端子と前記転送コントローラとを端子毎に個別に接続する。前記第１の数のメモリチップの夫々は、書き換え可能なチップアドレス記憶部と、アドレス書き換え部と、初期値設定部とを備える。前記アドレス書き換え部は、外部からの操作により前記チップアドレス記憶部の記憶内容を書き換える。前記初期値設定部は、起動時に、前記第１の数のメモリチップを夫々識別可能な第１のチップアドレスを同一のメモリチップに属するチップアドレス記憶部に設定する。前記転送コントローラは、前記アドレス書き換え部を操作することによって前記チップアドレス記憶部に格納された第１のチップアドレスを前記第２の数のメモリチップを夫々識別可能な第２のチップアドレスに書き換えて、前記接続配線と前記端子と前記内部配線とを介して前記第２の数のメモリチップ毎にチップイネーブル信号を供給するとともに前記第２のチップアドレスを使用することによって、前記アクセス先のメモリチップを選択する。
図１は、本発明の第１の実施形態にかかるマルチチップパッケージのＳＳＤへの実装例を示す図である。 図２は、本発明の第１の実施形態にかかるマルチチップパッケージのＳＳＤへの別の実装例を示す図である。 図３は、ＳＳＤに実装される前の当該マルチチップパッケージの内部の配線を説明する図である。 図４は、マルチチップパッケージが接続例１の接続関係でＳＳＤに実装される場合の配線例を説明する図である。 図５は、マルチチップパッケージが接続例２の接続関係でＳＳＤに実装される場合の配線例を説明する図である。 図６は、１個のマルチチップパッケージのレイアウトを示す図である。 図７は、マルチチップパッケージの断面図である。 図８は、マルチチップパッケージの半田ボールの配列例を説明する図である。 図９は、第１の実施形態のマルチチップパッケージを構成するメモリチップの構成を説明するブロック図である。 図１０は、第１の実施形態のマルチチップパッケージをＳＳＤに実装する方法を説明するフローチャートである。 図１１は、接続例１が採用された場合のＳＳＤの動作を説明するフローチャートである。 図１２は、接続例２が採用された場合のＳＳＤの動作を説明するフローチャートである。 図１３は、第２の実施形態のマルチチップパッケージを構成するメモリチップの構成を説明するブロック図である。 図１４は、第２の実施形態のマルチチップパッケージをＳＳＤに実装する方法を説明するフローチャートである。
以下に添付図面を参照して、実施形態にかかるマルチチップパッケージおよびメモリシステムを詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。ここでは、メモリチップの一例としてＮＡＮＤ型の記憶セルを備えるメモリチップを例に挙げて説明するが、本実施の形態の適用対象はＮＡＮＤ型のメモリチップだけに限定しない。また、マルチチップパッケージ内部において複数のメモリチップは必ずしも積層されていなくてもよい。
（第１の実施形態）
図１は、本発明の第１の実施形態にかかるマルチチップパッケージのＳＳＤへの実装例を示す図である。図示するように、ＳＳＤ１００は、パーソナルコンピュータなどのホスト装置２００とＡＴＡ（Advanced Technology Attachment）規格などの通信インタフェースで接続され、ホスト装置２００の外部記憶装置として機能する。ここで、ＳＳＤ１００とホスト装置２００とを接続する通信インタフェースには、ＳＡＴＡ規格だけに限定されない。例えば、ＳＡＳ（Serial Attached SCSI）、ＰＣＩｅ（PCI Express）など様々な通信インタフェース規格を採用することが可能である。
ＳＳＤ１００は、ＮＡＮＤメモリ１と、ホスト装置２００とＮＡＮＤメモリ１との間のデータ転送を実行する転送コントローラ２と、転送コントローラ２が転送データを一時格納するための揮発性メモリであるＲＡＭ３と、電源回路４とを備えている。ホスト装置２００から送信されてきたデータは、転送コントローラ２の制御の下、いったんＲＡＭ３に格納され、その後、ＲＡＭ３から読み出されてＮＡＮＤメモリ１に書き込まれる。電源回路４は、転送コントローラ２およびＮＡＮＤメモリ１を駆動するための内部電源を生成し、生成した内部電源を転送コントローラ２およびＮＡＮＤメモリ１の夫々に供給する。
ＮＡＮＤメモリ１は、複数（ここでは４つ）のメモリチップ１１ａ〜１１ｄを備えたマルチチップパッケージ１０を複数（ここでは４つ）備えて構成されている。マルチチップパッケージ１０は、夫々異なるチャネル（Ｃｈ．０〜Ｃｈ．３）の接続配線で転送コントローラ２に接続されている。そして、チャネル毎のマルチチップパッケージは互いに独立して制御される。即ち、４つのマルチチップパッケージ１０は、同時並行的に動作することが可能に転送コントローラ２に接続されている。なお、夫々のチャネルの接続配線は、Ｉ／Ｏ信号線、制御信号線、およびＲ／Ｂ信号線を含む。以降、「信号線」を「信号」と略記することがある。制御信号は、チップイネーブル信号（ＣＥ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥ）、リードイネーブル信号（ＲＥ）、ライトプロテクト信号（ＷＰ）、データストローブ信号（ＤＱＳ）を含む。以降、図１に示した実装例におけるマルチチップパッケージ１０と転送コントローラ２との接続関係を接続例１ということとする。
転送コントローラ２は、ホスト装置２００との間の通信インタフェースの制御およびホスト装置２００とＲＡＭ３との間のデータ転送の制御を実行するホストインタフェースコントローラ（ホストＩ／Ｆコントローラ）２１と、ＲＡＭ３に対するデータのリード／ライトを制御するＲＡＭコントローラ２２と、ＮＡＮＤメモリ１とＲＡＭ３との間のデータ転送の制御を実行するＮＡＮＤコントローラ２３と、ファームウェアに基づいて転送コントローラ２全体の制御を実行するＭＰＵ２４と、をさらに備えている。
ＮＡＮＤコントローラ２３は、ＭＰＵ２４からの読み出し指示／書き込み指示／消去指示に基づいて、所望のチャネルのマルチチップパッケージ１０にＩ／Ｏ信号と制御信号とを送信する。当該チャネルのマルチチップパッケージ１０に含まれるメモリチップ１１ａ〜１１ｄは、受信した信号の内容に対応した動作を実行することができる。
図２は、本発明の第１の実施形態にかかるマルチチップパッケージ１０のＳＳＤ１００への別の実装例を示す図である。図２に示す実装例によれば、マルチチップパッケージ１０の夫々は、２つのチャネルの配線により制御されるように転送コントローラ２に接続されている。即ち、夫々のマルチチップパッケージ１０が備える４つのメモリチップ１１ａ〜１１ｄは、２グループに分類され、夫々のグループは夫々異なるチャネルで制御される。以降、図２に示した実装例におけるマルチチップパッケージ１０と転送コントローラ２との接続関係を接続例２ということとする。
本発明の第１の実施形態によれば、マルチチップパッケージ１０の製造後に、接続例１、接続例２のうちのどちらの接続関係でも採用することができるように、マルチチップパッケージ１０の内部の配線と、夫々のメモリチップ１１ａ〜１１ｄの構成が工夫されている。
図３は、ＳＳＤ１００に実装される前の当該マルチチップパッケージ１０の内部の配線を説明する図である。図示するように、メモリチップ１１ａ〜１１ｄは、夫々２つのチップアドレス設定ピン１３０ａ、１３０ｂを備えている。チップアドレス設定ピン１３０ａ、１３０ｂの夫々は電源電位Ｖｃｃまたは接地電位Ｖｄｄの何れか１つに接続される。メモリチップ１１ａ〜１１ｄが夫々具備するチップアドレス設定ピン１３０ａ、１３０ｂには、同一のマルチチップパッケージ１０内でユニークな組み合わせとなるように電位が接続される。チップアドレス設定ピン１３０ａ、１３０ｂに設定された電位の組み合わせは、メモリチップ１１ａ〜１１ｄを互いに識別するための初期状態のチップアドレスとして機能する。ここでは、電源電位Ｖｃｃが接続されている状態を“Ｈ（１）”とし、接地電位Ｖｄｄが接続されている状態を“Ｌ（０）”とする。また、チップアドレス設定ピン１３０ａの状態はチップアドレスＣＡＤＤのうちの上位桁ＣＡＤＤ０を、チップアドレス設定ピン１３０ｂの状態はチップアドレスのうちの下位桁ＣＡＤＤ１を、夫々示すものとする。例えば、メモリチップ１１ａには、チップアドレス設定ピン１３０ａ、１３０ｂに共に接地電位Ｖｄｄが接続され、初期状態のチップアドレスとして“００”が設定されている。また、メモリチップ１１ｂ〜１１ｃには、初期状態のチップアドレスとして、“０１”、“１０”、“１１”が夫々設定されている。
また、メモリチップ１１ａ〜１１ｄは、夫々、チップアドレスの設定値が格納されるチップアドレスレジスタ（チップアドレス記憶部）１２３を備えている。夫々のメモリチップ１１ａ〜１１ｄは、自メモリチップが備えるチップアドレスレジスタ１２３に格納された値を自メモリチップに設定されたチップアドレスとして使用することができる。チップアドレスレジスタ１２３は、チップアドレス設定ピン１３０ａ、１３０ｂから入力されたチップアドレスＣＡＤＤ０、ＣＡＤＤ１が初期状態のチップアドレスとして格納される。そして、チップアドレスレジスタ１２３は、記憶する初期状態のチップアドレスが転送コントローラ２からの所定のコマンド（例えばテストコマンド）により書き換え可能に構成されている。
また、Ｉ／Ｏ信号線、Ｒ／Ｂ信号線、および制御信号線（特にＣＥ）は、マルチチップパッケージ１０の内部で、同一のマルチチップパッケージ１０を構成するメモリチップ数よりも小さい数のメモリチップ毎に、内部配線１４０で共通接続されている。ここでは、メモリチップ１１ａとメモリチップ１１ｂとが内部配線１４０によって各種信号線が共通接続され、メモリチップ１１ｃとメモリチップ１１ｄとが内部配線１４０によって各種信号線が共通接続されている。内部配線１４０は、内部配線１４０毎に設けられた半田ボール（端子）５６に夫々接続されている。なお、メモリチップ１１ａとメモリチップ１１ｂとを共通接続する信号線群を０系の信号線群と表記し、０系の信号線群を構成するＣＥ線、Ｒ／Ｂ線、Ｉ／Ｏ線を、夫々、ＣＥ０、Ｒ／Ｂ０、Ｉ／Ｏ−０と表記することとする。同様に、メモリチップ１１ｃとメモリチップ１１ｄとを共通接続する信号線群を１系の信号線群と表記し、１系の信号線群を構成するＣＥ線、Ｒ／Ｂ線、Ｉ／Ｏ線を、夫々、ＣＥ１、Ｒ／Ｂ１、Ｉ／Ｏ−１と表記することとする。
このように、マルチチップパッケージ１０は、各種信号線が内部で同一のマルチチップパッケージ１０を構成するメモリチップ数よりも小さい数のメモリチップ毎に共通接続されるとともに、夫々のメモリチップ１１ａ〜１１ｄは、チップアドレスを製造後に変更可能に構成されていることにより、接続例１、接続例２のうちのどちらの接続も可能となっている。
図４は、マルチチップパッケージ１０が接続例１の接続関係でＳＳＤ１００に実装される場合の配線例を説明する図である。接続例１が採用される場合には、０系の信号線群と１系の信号線群とがマルチチップパッケージ１０の外部で１つの接続配線２１０に結合されて、単一のチャネルの信号線群として転送コントローラ２（正確にはＮＡＮＤコントローラ２３）に接続される。即ち、ＣＥ０とＣＥ１とがマルチチップパッケージ１０の外部で接続されて転送コントローラ２に接続される。同様に、Ｒ／Ｂ０とＲ／Ｂ１とがマルチチップパッケージ１０の外部で接続されて転送コントローラ２に接続され、Ｉ／Ｏ−０とＩ／Ｏ−１とがマルチチップパッケージ１０の外部で接続されて転送コントローラ２に接続される。メモリチップ１１ａ〜１１ｄが夫々備えるチップアドレスレジスタ１２３の内容の書き換えは実行されない。即ち、動作時には、メモリチップ１１ａ〜１１ｄのチップアドレスとして、初期状態のチップアドレスである、“００”、“０１”、“１０”、“１１”が夫々使用される。
図５は、マルチチップパッケージ１０が接続例２の接続関係でＳＳＤ１００に実装される場合の配線例を説明する図である。接続例２が採用される場合には、０系の信号線群と１系の信号線群とが夫々異なる接続配線２１０を用いて夫々異なるチャネルの信号線群として転送コントローラ２（正確にはＮＡＮＤコントローラ２３）に接続される。そして、起動後には、転送コントローラ２によりメモリチップ１１ｃ、１１ｄが夫々備えるチップアドレスレジスタ１２３の内容が、１系の信号線群に接続されたメモリチップ１１ｃ、１１ｄを互いに識別できるチップアドレスに書き換えられる。即ち、メモリチップ１１ｃのチップアドレスとして“００”が、メモリチップ１１ｄのチップアドレスとして“０１”が夫々設定される。
図６は、１個のマルチチップパッケージ１０のレイアウトを示す図である。図７は図６に示したＩＩ−ＩＩ線に沿ったマルチチップパッケージ１０の断面図である。
基板５１上には、メモリチップ１１ａ、スペーサ５３、メモリチップ１１ｂ、スペーサ５３、メモリチップ１１ｃ、スペーサ５３およびメモリチップ１１ｄが順次積層されている。最下層のメモリチップ１１ａは、樹脂からなるアンダーフィル５４によって基板５１に固定されている。
基板５１上には、複数の端子（ボンディングパッド）５２が設けられている。メモリチップ１１ａ〜１１ｄが備える夫々のピンは、ボンディングワイヤ５５を介して基板５１上の端子５２に電気的に接続されている。基板５１上に積層された複数のメモリチップ１１ａ〜１１ｄ及びボンディングワイヤ５５は、モールド樹脂５７によって封止されている。基板５１の下には、半田ボール５６が設けられている。半田ボール５６は、端子５２に電気的に接続されている。ＮＡＮＤメモリ１は、例えば、ＳＳＤ１００が備えるプリント基板に、転送コントローラ２、ＲＡＭ３とともに半田実装される。転送コントローラ２からの各種信号は、半田ボール５６、端子５２およびボンディングワイヤ５５を介してメモリチップ１１ａ〜１１ｄが備える対応するピンに入力される。
なお、ここではマルチチップパッケージ１０はＢＧＡ（Ball Grid Array）のパッケージ構造を有するとして説明しているが、ＰＧＡ（Pin Grid Array Package）など他のパッケージ構造で構成するようにしてもよい。
図８は、マルチチップパッケージ１０の半田ボール５６の配列例を説明する図である。図示するように、基盤５１には、０系の信号線群を構成するＣＥ０、ＣＬＥ０、ＡＬＥ０、ＷＥ０、ＲＥ０、ＷＰ０、ＤＱＳ０、Ｉ／Ｏ−０（Ｉ／Ｏ０−０〜Ｉ／Ｏ７−０）およびＲ／Ｅ０の端子としての半田ボール５６と、１系の信号線群を構成するＣＥ１、ＣＬＥ１、ＡＬＥ１、ＷＥ１、ＲＥ１、ＷＰ１、ＤＱＳ１、Ｉ／Ｏ−１（Ｉ／Ｏ０−１〜Ｉ／Ｏ７−１）およびＲ／Ｅ１の端子としての半田ボール５６とが配設されている。なお、Ｉ／Ｏ信号線は、ここでは８ビットの信号線であるとしている。本図において、空白の半田ボール５６は不使用の半田ボール５６であることを示す。
次に、メモリチップ１１ａ〜１１ｄの詳細な構成を説明する。メモリチップ１１ａ〜１１ｄは、同一の構成を備えているので、ここでは代表としてメモリチップ１１ａの構成について説明する。
図９は、メモリチップ１１ａの構成を説明するブロック図である。図示するように、メモリチップ１１ａは、Ｉ／Ｏ信号処理回路１１１、制御信号処理回路１１２、チップ制御回路１１３、コマンドレジスタ１１４、アドレスレジスタ１１５、データレジスタ１１６、メモリセルアレイ１１７、カラムデコーダ１１８、センスアンプ１１９、ロウデコーダ１２０、ＲＹ／ＢＹ生成回路１２１、チップアドレス設定回路１２２、および上述したチップアドレスレジスタ１２３を備えている。
チップ制御回路１１３は、制御信号処理回路１１２を介して受信する各種制御信号に基づいて状態（ステート）遷移する状態遷移回路（ステートマシン）であって、メモリチップ１１ａ全体の動作を制御する。ＲＹ／ＢＹ生成回路１２１は、チップ制御回路１１３による制御の下でＲＹ／ＢＹ信号線の状態をレディー状態（Ｒ）とビジー状態（Ｂ）との間で遷移させる。
Ｉ／Ｏ信号処理回路１１１は、Ｉ／Ｏ信号線を介して転送コントローラ２との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路１１１がＩ／Ｏ信号として取り込んだコマンド、アドレス、データ（書き込みデータ）は、夫々、アドレスレジスタ１１５、コマンドレジスタ１１４、データレジスタ１１６に振り分けられて格納される。
なお、Ｉ／Ｏ信号線は、ここでは８ビットの信号線であるとしているので、Ｉ／Ｏ信号線は、一度に８桁のアドレスを転送することができる。これに対して、メモリチップ１１ａ当たりの記憶容量が大容量化している現在、転送コントローラ２から送信されてくるアドレスの桁数は８よりも多い場合が多い。したがって、Ｉ／Ｏ信号処理回路１１１には、８ビットのＩ／Ｏ信号線を介してアクセス先のアドレスが複数回に分けて送信されてくる。アドレスレジスタ１１５は、複数回に分けて送信されてきたアドレスを蓄積し、１つに結合する。
なお、結合されたアドレスのうちの上位２ビットは、メモリチップ１１ａを識別するためのチップ識別ビットとして用いられる。すなわち、結合されたアドレスは、上位から、チップ識別ビット（チップアドレス）、ロウアドレス、カラムアドレスを含んでいる。チップアドレスはチップ制御回路１１３、ロウアドレスはロウデコーダ１２０、カラムアドレスはカラムデコーダ１１８に夫々読み出される。
メモリセルアレイ１１７は、ＮＡＮＤ型のメモリセルが配列されて構成されており、ホスト装置２００からの書き込みデータが格納される。
ロウデコーダ１２０、カラムデコーダ１１８、センスアンプ１１９は、チップ制御回路１１３による制御に基づいて、メモリセルアレイ１１７に対するアクセスを実行する。具体的には、ロウデコーダ１２０は、読み出したロウアドレスに対応したワード線を選択して、選択したワード線を活性化する。カラムデコーダ１１８は、読み出したカラムアドレスに対応したビット線を選択して活性化する。センスアンプ１１９は、カラムデコーダ１１８により選択されたビット線に電圧を印加して、ロウデコーダ１２０が選択したワード線とカラムデコーダ１１８が選択したビット線との交点に位置するメモリセルトランジスタに、データレジスタ１１６に格納されているデータを書き込む。また、センスアンプ１１９は、該メモリセルトランジスタに記憶されているデータをビット線を介して読み出し、読み出したデータをデータレジスタ１１６に格納する。データレジスタ１１６に格納されたデータは、データ線を通してＩ／Ｏ信号処理回路１１１に送られ、Ｉ／Ｏ信号処理回路１１１から転送コントローラ２へ転送される。
制御信号処理回路１１２は、各種制御信号の入力を受け付け、受け付けた制御信号に基づいて、前記Ｉ／Ｏ信号処理回路１１１が受け付けたＩ／Ｏ信号の格納先のレジスタの振り分けを実行する。また、制御信号処理回路１１２は、受け付けた制御信号をチップ制御回路１１３に転送する。
チップアドレス設定回路１２２は、起動時に、チップアドレス設定ピン１３０ａ、１３０ｂを介して外部から入力される２ビットのチップアドレスの設定値（ＣＡＤＤ０、ＣＡＤＤ１）を、初期状態のチップアドレスとしてチップアドレスレジスタ１２３に設定する。チップ制御回路１１３は、チップアドレスレジスタ１２３に格納されているチップアドレスと、コマンドレジスタ１１４から入力されたチップアドレスとを比較することによって、自メモリチップ１１ａが動作の要求をされているのか否かを判定することができる。
Ｉ／Ｏ信号処理回路１１１、制御信号処理回路１１２、チップ制御回路１１３、コマンドレジスタ１１４、およびアドレスレジスタ１１５は、転送コントローラ２からの操作によりチップアドレスレジスタ１２３に格納されているチップアドレスを書き換えるアドレス書き換え部として機能する。
次に、マルチチップパッケージ１０のＳＳＤ１００への実装方法を説明する。図１０は、第１の実施形態のマルチチップパッケージ１０をＳＳＤ１００に実装する方法を説明するフローチャートである。まず、製造者は、接続例１を採用するか接続例２を採用するかを決定する（ステップＳ１）。接続例２を採用する場合には（ステップＳ１、Ｎｏ）、製造者は、内部配線１４０毎に別々の信号線群（接続配線２１０）で転送コントローラ２とマルチチップパッケージ１０とを接続する（ステップＳ２）。そして、製造者は、転送コントローラ２が起動時にチップアドレスレジスタ１２３の内容を書き換えるように転送コントローラ２を設定する（ステップＳ３）。なお、起動時にチップアドレスレジスタ１２３の内容を書き換えるように転送コントローラ２を設定するとは、メモリチップ１１ｃのチップアドレスを“００”で書き換え、メモリチップ１１ｄのチップアドレスを“０１”で書き換えるように、メモリチップ１１ｃ〜１１ｄの夫々にテストコマンドを発行するようにＣＰＵ２４を制御するファームウェアを設定することをいう。接続例１を採用する場合には（ステップＳ１、Ｙｅｓ）、製造者は、一端を転送コントローラ２に接続するとともに他端を内部配線１４０毎の半田ボール５６に共通接続する信号線群（接続配線２１０）で、転送コントローラ２とマルチチップパッケージ１０とを接続する（ステップＳ４）。ステップＳ３またはステップＳ４の動作により、マルチチップパッケージ１０の実装が完了する。
図１１は、接続例１が採用された場合のＳＳＤ１００の動作を説明するフローチャートである。ＳＳＤ１００の起動時には、チップアドレス設定回路１２２は、チップアドレス設定ピン１３０ａ、１３０ｂに設定された内容を初期状態のチップアドレスとしてチップアドレスレジスタ１２３に格納する（ステップＳ１１）。すると、転送コントローラ２は、ステップＳ３にて設定されたファームウェアに基づいて、チップアドレスレジスタ１２３の内容を、同一の内部配線１４０が共通接続されたメモリチップ間で識別可能なチップアドレスで書き換える（ステップＳ１２）。即ち、転送コントローラ２は、メモリチップ１１ｃのチップアドレスを“００”で書き換えるテストコマンドと、メモリチップ１１ｄのチップアドレスを“０１”で書き換えるテストコマンドとを発行する。起動直後においては、メモリチップ１１ａ〜１１ｄのチップアドレスレジスタ１２３には、メモリチップ１１ａ〜１１ｄを夫々識別することが可能な初期状態のチップアドレスが設定されているので、転送コントローラ２は、初期状態のチップアドレスを用いてテストコマンドの発行先を指定することができる。メモリチップ１１ｃでは、テストコマンドを受信すると、Ｉ／Ｏ信号処理回路１１１、制御信号処理回路１１２、チップ制御回路１１３、コマンドレジスタ１１４、およびアドレスレジスタ１１５は、協働して、チップアドレスレジスタ１２３の内容を“００”で書き換える。また、メモリチップ１１ｄでは、テストコマンドを受信すると、Ｉ／Ｏ信号処理回路１１１、制御信号処理回路１１２、チップ制御回路１１３、コマンドレジスタ１１４、およびアドレスレジスタ１１５は、協働して、チップアドレスレジスタ１２３の内容を“０１”で書き換える。その後、転送コントローラ２は、書き換え後のチップアドレスとＣＥ信号とを用いて、メモリチップ１１ａ〜１１ｄのうちのアクセス先のメモリチップを選択し（ステップＳ１３）、選択したメモリチップとホスト装置２００との間のデータ転送を実行し（ステップＳ１４）、動作を終了する。
図１２は、接続例２が採用された場合のＳＳＤ１００の動作を説明するフローチャートである。ＳＳＤ１００の起動時には、チップアドレス設定回路１２２は、チップアドレス設定ピン１３０ａ、１３０ｂに設定された内容を初期状態のチップアドレスとしてチップアドレスレジスタ１２３に格納する（ステップＳ２１）。そして、転送コントローラ２は、チップアドレスレジスタ１２３に格納された初期状態のチップアドレスとＣＥ信号とを用いて、メモリチップ１１ａ〜１１ｄのうちのアクセス先のメモリチップを選択し（ステップＳ２２）、選択したメモリチップとホスト装置２００との間のデータ転送を実行し（ステップＳ２３）、動作を終了する。
このように、本発明の第１の実施形態によれば、マルチチップパッケージ１０は、１以上の数（第１の数）のメモリチップ１１ａ〜１１ｄと、１以上でかつメモリチップ１１ａ〜１１ｄの数よりも小さい数（第２の数）のメモリチップ毎にＣＥ信号を共通接続する内部配線１４０と、外部からのＣＥ信号を内部配線１４０に供給する内部配線１４０毎の半田ボール５６と、を備え、メモリチップ１１ａ〜１１ｄの夫々は、チップアドレスを記憶する書き換え可能なチップアドレス記憶部としてのチップアドレスレジスタ１２３と、外部からの操作によりチップアドレスレジスタ１２３に格納されているチップアドレスを書き換えるアドレス書き換え部としてのＩ／Ｏ信号処理回路１１１、制御信号処理回路１１２、チップ制御回路１１３、コマンドレジスタ１１４、およびアドレスレジスタ１１５を備えているので、ＳＳＤ１００の製造者は、接続例１および接続例２のうちの所望の接続関係を採用することができるので、ＳＳＤ１００の設計に柔軟性を持たせることができるようになる。即ち、転送コントローラ２は、接続例１が採用されている場合には、初期状態のチップアドレスとＣＥ信号とを用いてアクセス先のメモリチップを指定することができる。また、転送コントローラ２は、接続例２が採用されている場合には、チップアドレスレジスタ１２３に格納された初期状態のチップアドレスを内部配線１４０によって共通接続されたチップアドレス間（即ち第２の数のメモリチップ間）を識別可能なチップアドレスに書き換え、書き換え後のチップアドレスとＣＥ信号とを用いてアクセス先のメモリチップを指定することができる。
また、メモリチップ１１ａ〜１１ｄの夫々は、起動時に、メモリチップ１１ａ〜１１ｄを夫々識別可能な初期状態のチップアドレスを同一のメモリチップに属するチップアドレス記憶部に設定する初期値設定部としてのチップアドレス設定回路１２２を備える、ように構成したので、転送コントローラ２は起動直後に初期状態のチップアドレスを用いることでメモリチップ１１ａ〜１１ｄを識別することができる。
なお、初期状態のチップアドレスの供給元は、チップアドレス設定ピン１３０ａ、１３０ｂだけに限定されない。例えば、ＲＯＭヒューズなどの不揮発性メモリに初期状態のチップアドレスが予め設定され、チップアドレス設定回路１２２は当該不揮発性メモリから初期状態のチップアドレスを読み出してチップアドレスレジスタ１２３に格納するようにしてもよい。
（第２の実施形態）
第２の実施形態によれば、初期状態のチップアドレスが書き換え可能な不揮発性メモリであるＲＯＭヒューズに予め設定されている。製造者は、マルチチップパッケージ１０をＳＳＤ１００に実装する際に、当該不揮発性メモリ内のチップアドレスを直接書き換えることができる。
図１３は、第２の実施形態が適用されたマルチチップパッケージ１０を構成するメモリチップ１１ａ〜１１ｄの構成を説明する図である。メモリチップ１１ａ〜１１ｄは、同一の構成を備えるので、代表としてメモリチップ１１ａの構成を説明する。なお、第１の実施形態と同一の構成要素には同じ名称および符号を付し、重複する説明を省略する。
図示するように、メモリチップ１１ａは、Ｉ／Ｏ信号処理回路１１１、制御信号処理回路１１２、チップ制御回路１１３、コマンドレジスタ１１４、アドレスレジスタ１１５、データレジスタ１１６、メモリセルアレイ１１７、カラムデコーダ１１８、センスアンプ１１９、ロウデコーダ１２０、およびＲＹ／ＢＹ生成回路１２１を備えている。また、メモリセルアレイ１１７のうちの一部は、チップアドレスが格納されるＲＯＭヒューズ１２４として使用される。
ＲＯＭヒューズ１２４には、初期状態のチップアドレスが予め格納されている。Ｉ／Ｏ信号処理回路１１１、制御信号処理回路１１２、チップ制御回路１１３、コマンドレジスタ１１４、およびアドレスレジスタ１１５は、協働して、転送コントローラ２からの操作によりＲＯＭヒューズ１２４に格納されているチップアドレスを書き換えるアドレス書き換え部として機能する。
図１４は、第２の実施形態のマルチチップパッケージ１０をＳＳＤ１００に実装する方法を説明するフローチャートである。まず、製造者は、接続例１を採用するか接続例２を採用するかを決定する（ステップＳ３１）。接続例２を採用する場合には（ステップＳ３１、Ｎｏ）、製造者は、所定の装置を用いてチップアドレス書き換え部を操作して、同一の内部配線１４０に共通接続されているメモリチップ間でメモリチップを互いに識別できるように、ＲＯＭヒューズ１２４の内容を書き換える（ステップＳ３２）。即ち、製造者は、メモリチップ１１ｃのチップアドレスを“００”で書き換え、メモリチップ１１ｄのチップアドレスを“０１”で書き換える。そして、内部配線１４０毎に別々の信号線群（接続配線２１０）で転送コントローラ２とマルチチップパッケージ１０とを接続する（ステップＳ３３）。接続例１を採用する場合には（ステップＳ３１、Ｙｅｓ）、製造者は、一端を転送コントローラ２に接続するとともに他端を内部配線１４０毎の半田ボール５６に共通接続する信号線群（接続配線２１０）で、転送コントローラ２とマルチチップパッケージ１０とを接続する（ステップＳ３４）。ステップＳ３３またはステップＳ３４の動作により、マルチチップパッケージ１０の実装が完了する
このように、第２の実施形態によれば、初期状態のチップアドレスを書き換え可能な不揮発性メモリであるＲＯＭヒューズに格納し、ＲＯＭヒューズの内容を外部から書き換え可能に構成したので、ＳＳＤ１００の製造者は、接続例１および接続例２のうちの所望の接続関係を採用することができるので、ＳＳＤ１００の設計に柔軟性を持たせることができるようになる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ ＮＡＮＤメモリ、２ 転送コントローラ、１０ マルチチップパッケージ、１１ａ〜１１ｄ メモリチップ、２２ ＤＲＡＭコントローラ、２３ ＮＡＮＤコントローラ、５６ 半田ボール、１００ ＳＳＤ、１２２ チップアドレス設定回路、１２３ チップアドレスレジスタ、１２４ ＲＯＭヒューズ、１４０ 内部配線、２００ ホスト装置、２１０ 接続配線。

Claims (4)

  1. ２以上の第１の数のメモリチップと、１以上でかつ第１の数よりも小さい第２の数のメモリチップ毎に前記複数のメモリチップのチップイネーブル信号を共通接続する内部配線と、前記内部配線が内部配線毎に接続される複数の端子と、を備えるマルチチップパッケージと、
    前記第１の数のメモリチップのうちのアクセス先のメモリチップを選択し、前記選択したメモリチップとホスト装置との間のデータ転送を実行する転送コントローラと、
    前記端子と前記転送コントローラとを端子毎に個別に接続する接続配線と、
    を備え、
    前記第１の数のメモリチップの夫々は、
    書き換え可能なチップアドレス記憶部と、
    外部からの操作により前記チップアドレス記憶部の記憶内容を書き換えるアドレス書き換え部と、
    起動時に、前記第１の数のメモリチップを夫々識別可能な第１のチップアドレスを同一のメモリチップに属するチップアドレス記憶部に設定する初期値設定部と、
    を備え、
    前記転送コントローラは、
    前記アドレス書き換え部を操作することによって前記チップアドレス記憶部に格納された第１のチップアドレスを前記第２の数のメモリチップを夫々識別可能な第２のチップアドレスに書き換えて、前記接続配線と前記端子と前記内部配線とを介して前記第２の数のメモリチップ毎にチップイネーブル信号を供給するとともに前記第２のチップアドレスを使用することによって、前記アクセス先のメモリチップを選択する、
    ことを特徴とするメモリシステム。
  2. ２以上の第１の数のメモリチップと、１以上でかつ第１の数よりも小さい第２の数のメモリチップ毎に前記複数のメモリチップのチップイネーブル信号を共通接続する内部配線と、前記内部配線が内部配線毎に接続される複数の端子と、を備えるマルチチップパッケージと、
    前記第１の数のメモリチップのうちのアクセス先のメモリチップを選択し、前記選択したメモリチップとホスト装置との間のデータ転送を実行する転送コントローラと、
    一端を前記転送コントローラに接続し、他端を前記内部配線毎の複数の端子に共通接続する接続配線と、
    を備え、
    前記第１の数のメモリチップの夫々は、
    書き換え可能なチップアドレス記憶部と、
    起動時に、前記第１の数のメモリチップを夫々識別可能な初期状態のチップアドレスを自メモリチップのチップアドレス記憶部に設定する初期値設定部と、
    を備え、
    前記転送コントローラは、前記接続配線と前記端子と前記内部配線とを介して前記第１の数のメモリチップにチップイネーブル信号を供給するとともに前記初期状態のチップアドレスを使用することによって、前記アクセス先のメモリチップを選択する、
    ことを特徴とするメモリシステム。
  3. 前記チップアドレス記憶部は、不揮発性メモリで構成され、前記アドレス書き換え部による書き換え前には、前記第１の数のメモリチップを夫々識別可能な初期状態のチップアドレスを記憶する、
    ことを特徴とする請求項１に記載のメモリシステム。
  4. 前記第１の数のメモリチップの夫々は、外部からの操作により前記チップアドレス記憶部の記憶内容を書き換えるアドレス書き換え部をさらに備え、
    前記チップアドレス記憶部は、不揮発性メモリで構成され、前記アドレス書き換え部による書き換え前には、前記第１の数のメモリチップを夫々識別可能な初期状態のチップアドレスを記憶する、
    ことを特徴とする請求項２に記載のメモリシステム。
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