TWI283048B - New package system for discrete devices - Google Patents

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TWI283048B
TWI283048B TW092107101A TW92107101A TWI283048B TW I283048 B TWI283048 B TW I283048B TW 092107101 A TW092107101 A TW 092107101A TW 92107101 A TW92107101 A TW 92107101A TW I283048 B TWI283048 B TW I283048B
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crystal
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crystal mold
semiconductor
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Inventor
David Chong
Hun-Kwang Lee
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Fairchild Semiconductor Corpor
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Description

1283048 玖、發明說明: 【發明所屬之技術領域】 本發明整體而言係關於製造積體電路(ICs)及半導體裝置 之方法及其所形成的結構。詳言之,本發明整體而言係關 於使用KIC及半導體裝置之封裝。更確切地說,本發明係 關於具有較低之汲極/源極阻抗、較小的足印面積、極佳封 裝電感、極佳熱性能及簡化製程之封裝的積體電路。 【先前技術】 半導體處理係在一晶圓上建構數百個各別的IC(亦稱之為 半導體)晶片。接著,針對其各種不同用途而將這些各別晶 片加以測試、組裝及封裝。在成本及可靠度的觀點上,封 裝步騾係一個很重要的步驟。各別IC晶片必須適當連接至 導線(導引至外邵電路)及封裝,俾使其可以方便地使用在 較大型電路或電氣系統中。 在封裝 < 則,包含有眾多Ic晶片之晶圓係自其背對該晶 片之表面來進行薄化處理。接著,將晶圓安置於一膠帶 t,且通常利用一晶格蘇來將其切割成各別的晶片。接 者,便將晶片*置在一金屬導線架或一絕緣基板之金屬化 P位上在此秸序中,一金屬薄層(諸如鋁,且選擇性結 ά褚或/、他元素以増進金屬接觸)係設置在晶片底部與金屬 導線架/絕緣基板之間。接著,可施加熱(且可視情況略施 以壓力)’以形成一堅固結合來將晶片牢固至基板。 :旦晶片以此方式加以安裝之後,該晶片便可引線連接 至導、泉木匕引線連結通常係藉由自IC晶片上之各個掮 84437-960108.doc 1283048 觸塾上將引線互連至導線架上之對應柱而達成。用 線分別連結至射裝μ + I ^ ^ ' 逆。主對裝上<母一接觸墊所需使用的時間,可以 由數種利用同步連結的方法來克服,亦即藉由倒裝晶片 (m^hip)方法來達成。在此—方法中,在晶片與晶圓=開 •^則,在接觸墊上係沉積有較厚的金屬***。在基板上亦 提供有一相配合之金屬化圖樣。在與晶圓分離之後,每: 晶片係被上下顛倒,且使該***正確地對齊基板上之金屬 化圖樣。接下來’超音波結合或烊接合成係辅助每—*** 連結至基板上之對應的金屬化圖樣。 接著,便可將形成之裝置封裝在任何適當的媒質中,該 媒質可以將裝置與其所欲使用之環境隔開。在大部分的情 況中,這表示該裝置係與水氣、污染物及腐蝕性物質隔 離。用於此類保護之封裝可以為密封性陶材或塑膠。在一 塑膠封裝中’晶片係由樹脂材料所封包,且通常由環氧基 樹脂所封包。 圖5及6描示一具有一典型塑膠封裝之1(:晶片,其具有一 源極201、閘極202及汲極203。晶片/晶模206係連接至導線 架之中央支撐部207。由蝕刻或衝壓薄金屬(例如,鐵-鎳或 銅合金)所製成之導線架係包括外部導線205,且由連結引 線204所提供之互連部通常係細金線。封包208通常係由 一模塑處理來達成,其中該模塑處理係採用一環氧樹脂來 覆蓋該晶片,且同時形成封裝之外部形狀。導線架外面部 分的形狀可以設計成鷗翼狀導線或一 j形導線(如圖6所 示)。 84437-960108.doc 1283048 然而,此一習知技術會遭遇到許多問題。亦即,此一裝 置具有較高的汲極源極阻抗(RDS{()n))、較大的足印面積、 較高的輪廓、較差的封裝電感、不足的熱性能、且通常需 要複雜的製造程序。 【發明内容】 本發明提供一種積體電路(1C)晶片之封裝系統及製造此 一封裝系統之方法。該方法採用一焊錫球倒裝晶片技術, 以將1C晶片連接在一導線架上,其中該導線架僅在晶片之 源極/閘極側具有預形成之鷗翼狀導線。採用一波區曼 (boschman)模塑技術來進行包封處理,而留下外露的陸部 及晶模底邵以直接連接至一電路板。所形成之封裝IC晶片 的源極係藉由焊錫球而直接連接至導線架。尚且,晶片之 汲極及閘極係直接安裝至電路板,毋需由晶片之汲極侧延 伸出導線。 【實施方式】 以下之說明提供特定的細節,以有助於全盤瞭解本發 明。然而’習於此技者應可瞭解,本發明在不具備這些特 定細節的情況下仍可具體實施。的確,本發明可以藉由修 改在此所說明之方法及所形成之產品而實施,並且可以與 業界習用的裝置及技術配合使用。事實上,如以下將簡要 說明者,本發明亦可應用於電子裝置之封裝系統,而非僅 應用於ICs的封裝系統。 本發明之封裝Ic晶片具有幾個挣徵。首先,扣晶片之源 極係藉由坪錫球而直接連接至導線架。第二,導線及1C晶 84437-960108.doc 1283048 片之底部並未完全封包。第三,1(:之汲極及閘極係直接安 裝至電路板’而不需要由1C之汲極側延伸出導線。 可形成此一封裝Ic晶片之任何方法皆可使用於本發明 中。在本發明之—樣態+,以下將說明之方法係用以形成 此一封裝1C晶片。起先,各種1(:晶片係先製作在一晶圓 上,並且由晶圓切割出來,然後再加以測試。接著,各別 之晶片便連結至一業界所習知的模塊(且組合成之晶片及模 塊在下文中將之為晶模10)。在製程期間,且如旧所示, 該1C晶片係形成—直線狀陣列之i/(mn,以使晶片之内部 电路可以與使用該封裝晶片纟電子裝置的外部電路相連 通。當製造1C晶片時’該1/〇點之直線狀陣列係可利用業界 習知的任何方法來製成。 玲片亦可Ik成具有複數金屬化襯墊2〇,且該襯墊通常 係由銘(A1)所製成。襯㈣係藉由業界習知的方法而分別 ’成在I/O點。這些金屬化觀整20可作為測試塾、*** 墊或兩者兼之。 道 日曰模1 0便藉由業界習知的倒裝晶片技術而連接 示導=、包括圖_2C中所示之方法。如圖2B詳細描 金屬化# ^仃***處理’以在整個半導體晶模1〇之每一 業界”、2〇上形成—焊料***4〇。該焊料***40可以由 之方法可以由業界習“屬所I成’且形成該烊料***40 ^ 果界自知的万法來執行。 所形成之***結構係 。 “ y成在半導肢晶模10上,如圖2B所 、 此—***結構係用以將半導體晶模H)連結至一 84437-960108.doc 1283048 基板,在本發明之一樣態中,該基板為一導線架30。該導 線架支撐該晶模,用以作為1/〇互連系統之一基礎部分,並 ^亦提供-熱傳導路徑,以排除由晶模所產生之大部分熱 里此〜5處理係藉由將晶模10對齊在導線架30之適當 4置的焊料***4〇,然後將該晶模丨〇與導線架3〇在熱作 用下壓。在一起,使得***4〇(其已連結至晶模1〇)變成連 結至導線架3 0。 在連結處理之前,導線架30係先藉由衝壓或藉由光罩蝕 刻方式來製成。導線架具有一互連金屬化圖樣,該圖樣係 由以下構件所組成:一定位在中央之支撐件M吏包含晶片 H)之晶模可以附接於其上,以及—由該支撐件延伸而出之 導線網路35。作為堪條之金屬帶(未示出)係定位在導 線之間,其中該位i恰位Μ終完全封裝總成之外側邊 緣。,在封包處理期間,這些堰條有助於防止封包劑由模具 中溢流在導線上,而這後續將會對於導線修齊及成型操作 有不當的影響。額外的堰條(未示出)亦可定位在導線末 端:以避免導線在處理及持置期間受到機械損害。所製成 之導線架係具有如業界所習知的鷗翼造型。 在進行“倒裝-晶片,,技術之後,所形成之結構係顯示在圖 2C中。接下來’便可包封此一結構。此一包封可以由任何 習知的包封方法來進行,而得到如圖3 Α及3 Β所描示之社 構。此-包封方法的實例包括預模塑、後模塑或波區: (boschman)模塑方法。在預模塑方法中,其係先模塑—塑膠 基座;然後將晶模放置在該基座上,並且連接至適當的ι/〇 84437-960108.doc -10- 1283048 取後’將—分離罩蓋(或頂蓋)結合至該基座。在後模 "万,中’具有—附接晶模之導線架係裝人-多穴模塑固定 座中’並且利用-單-模塑方法將其包封在模塑化合物中。 在本發明〈-樣態中,在包封期間係採用—波區曼模塑 技術。在/卜技財,在進行包封程序之前,-薄膜係附 、、在日日模ίο之反面(或表面37)。此一反面即是該晶模⑺ ^含沒極及導線架之導線對應侧面之表面。薄膜係藉由在 挺具的底部内襯-張薄膜而附接至晶模。接著,將此一結 構放置在模具中,然後將包封劑材料輸入至模具中。一層 登,具係放置在堪條或導線架表面上,以將導線架層壓在 居薄膜上。接著,封合該模具而使包封劑材料硬化以形成 包封劑45。接著,在包封之後,便可將此一模塑結構取 出,且將薄膜剝離,以獲得如圖3Α&3Β所示之結構。利用 此方去,便可以製造出未具有任何剩餘黏膠殘留物之結 構0 在藉由模塑操作來製造相同裝置時,可以瞭解的是,其 將具有某些缺點。在包封及後續移除多餘材料期間,該包 封劑係同時包封晶模及晶模連結部,並且沿著晶模安裝基 板之表面而延伸出。接著,過多的包封劑,有時亦稱之為 模溢(亦即,超出用以封包該晶模及晶模連結部所需之包封 劑),係必須藉由一後續處理方法來移除。 一種用以移除模溢之方法便是剥離之簡單的機械動作。 然而’某些模溢係附著在基板表面上,因此當將多餘包封 劑由基板表面上剝離時,會扭曲該基板及撕裂/破損該基板 84437-960108.doc -11 - 1283048 表面。封裝晶片之此一損害將是表面性損害(亦即,基板表 面之冷點)及/或功能性損害(例如,基板破損;在基板表面 上之導電軌跡的破壞;將基板表面上之焊料遮罩撕離而使 得譬如銅不當地露出;以及/或_或打破包封劑與基板表 面《間的密封)°然而’藉由使用上述之模塑技術,便可以 避免模溢及移除模溢所造成之損害。 在包封之後,所獲得之本發明封裝晶片係描示在圖从及 扣中。如圖所示,封裝之10晶片5係包含外露的陸部及晶模 展邵表面22。這些表面係用以將封裝之ic晶片直接連接(或 安裝)至-使用該封裝IC晶片5之電予裝置或系統的電路板。 在本發明中可以使用任何能將封㈣晶片安裝至一電子 裝置《電路板的万法,以在封裝晶片之外露部分與電路板 接的連接β舉例來說’可以採用—BGA(球狀 阳格陣列)技術。BGA係使用一封裝晶片,該封裝晶片的背 =係設置有—晶格陣狀焊錫球或烊騎。在安裝處理期 封裝晶片可以藉由焊錫而機械式地連結且電性地镇合 至一印刷電路板(PCB)。 口 插圖4A-C係本發明之-樣態的概要截面視圖’其中描示— t用以將封裝晶片連結至—電路板的方法。如圖4A所示, i万法係用以將一封裝晶片1〇〇連結至一電路板"。。該 :裝晶片100係先在其背面形成複數連結墊1〇1(稱之為封裝 ,連結#)。該連結塾1G1可以由業界習知的方法來形成。 :發明《一樣態中,該連結墊係形成在封裝晶片 外露部位上。 < 84437-960108.doc -12- 1283048 接著’在電路板no上形成複數個連結墊m(在下文中稱 之為板側連結墊)。這些連結墊i i i亦可由業界習知的方式 所形成。每一連結墊11丨係與一對應之封裝側連結墊1〇1之 對準並連結之。 封裝晶片100接著便可安裝至電路板11〇。第一步驟係準 備一層焊錫膏120(通常包含鉛(Pb)/錫(Sn))該焊錫膏12〇係 插置在封裝側連結墊101與對應之板侧連結墊lu之間。因 此,在安裝之前,可將焊錫膏施加在封裝晶片或電路板上 的適當位置處,然而其一般係施加在電路板上,亦即,施 加在電路板之陸部圖樣(連結墊)上。封裝晶片接著便可安 裝在電路板上而使兩組連結墊相對準。 接著,藉由將焊錫膏120加熱至其熔點來進行焊料再熔處 理。此一加熱處理係可熔化該焊錫球12〇,並使其在板側 連結墊111上再熔。在此一處理中,烊錫球12〇係同時潤溼 該封裝侧連結墊101及板側連結墊m,藉以將封裝晶片1〇〇 連結至電路板11 〇。 本發明之封裝晶片提供數個優於習知技術封裝晶片的優 點。首先,本發明之封裝晶片具有較低的汲極/源極阻抗。 在封裝曰曰片中,源極係精由坪锡球而直接連接至導線架。且 由於汲極及導線架的導線係直接裝設在電路板上而不需要中 間插置包封劑,因此可以產生一較短的電氣阻抗路徑。 第二個優點在於,本發明之封裝晶片係具有較小的足印面 和及較低的輪廓。在封裝晶片中,於封裝體汲極側的導線係 已取消。尚且,閘極及汲極係直接連接至導線架,因而使得 84437-960108.doc -13- 1283048 導線可以定位成更靠近該晶模之邊緣。再者,封裝晶片在模 塑封裝體的底部並未加以包封(亦即,使晶模外露)。 第三個優點在#,本發明之封裝晶片具有增的封裝電 感。此-優點係、由封裝晶片之兩個特徵所產生。第一,已 毋需使用金H第二’閑極及源極針腳係直接連接至導 線架。 第四個優點在於,本發明之封裝晶片I有較佳的熱性 能。封裝晶片之汲極係由晶模背面直接安裝至電路板而毋 需任可包封。因此’晶片在操作期間所產生之熱量便可以 很快地排散至電路板中。 最後-個優點在於,本發明之封裝晶片基於以下之理由 而具有較簡單的製程。第一,採用倒裝晶片技術以取代須 雜且耗時的線連結操作。第二,其係藉由一内襯在模具底 4之薄膜層具有外露晶模背面之封裝體的底面而映圖 模塑成型’因此幾乎不會產生模溢。最後,由於採用後續 處理,因此1C晶片可以鋸片及/或切割成適當的封裝尺寸。 乂上已針對本發明較佳實施例加以闡述,然而應瞭解的 是,本發明由後附申請專利範圍所定義,其並未侷限於上 1說明的特定細節+,且在不達背本發明之精神及範圍的 b況下,仍可對上述實施例進行各種不同的修飾變化。 【圖式簡單說明】 本發明以上之說明可參照圖i、圖2A_2C、圖3A_3B、圖 4A-4C及圖5_6而獲致更深入之瞭解,其中: 圖1描示一使用在本發明之一樣態中之IC晶片; 84437-960108.doc -14- 1283048 圖2A、B及C描示本發明之一樣態中用以封裝一 1C晶片之 部分方法; 圖3 A及B描示本發明之一樣態中之一已封裝的1C晶片; 圖4A、B及C描示本發明之一樣態中將一封裝1C晶片附接 至一電路板的部分方法;及 圖5及6描示習知的封裝1C晶片。 圖1、圖2A-2C、圖3A-3B、圖4A-4C及圖5-6描示本發明 之詳細特徵,且構成本說明書之一部分。配合上述之說 明,該圖式可顯示及闡述本發明之原理。 【圖式代表符號說明】 5 封裝1C晶片 10 晶模 11 I/O點 20 金屬化襯墊 22 底部表面 30 導線架 35 導線之網路 37 反面 40 *** 45 包封劑 100 封裝晶片 101 封裝侧連結蟄 110 電路板 111 板侧連結墊 84437-960108.doc -15- 1283048 120 焊錫膏 201 源極 202 閘極 203 汲極 204 連結線 205 外部導線 206 晶片/晶模 207 中央支撐件 208 包封體 84437-960108.doc -16-

Claims (1)

1283048 拾、申請專利範園: 1· 一種半導體裝置,包含: 一半導體晶模;及 一導線架,附接至該半導體晶模; 其中除了该晶模及導線架之底邵的一部分以外,該晶 模及導線架係大致被包封。 2·根據申請專利範圍第丨項之裝置,其中該導線架底部未 包封部分係要附接至一電路板。 3 ·根據申請專利範圍第1項之裝置,其中該晶模底部未包 封部分係要附接至一電路板。 4·根據申請專利範圍第1項之裝置,其中該導線架及晶模 之底邵未包封邵分係要附接至一電路板。 5. 根據申請專利範圍第丨項之裝置’其中該晶模係經由烊 錫球而附接至該導線架。 6. 根據申請專利範圍第3項之裝置,其中該晶模欲連接至 該電路板之部分係包含一提供給半導體裝置之汲極。 7. 根據申請專利範圍第2項之裝置,其中該晶模欲連接至 孩導線架I部分係包含提供給半導體裝置之一源極及一 閘極。 8. 根據申請專利範圍第丨項之裝置,其中該裝置在其汲極 侧未包含任何導線。 9. 根據申請專利範圍第1項之裝置,其中在裝置之源極侧 的導線係鷗翼狀導線。 10. —種半導體裝置,包含: 84437-960108.doc 1283048 一半導體晶模,其具有一源極及一汲極;及 導、、泉采,附接至該半導體晶模,該導線架在晶模之 汲極側未具有任何導線; 其中除了該晶模及導線架之底部的一部分以外,該晶 模及導線架係大致被包封。 11. 12. 13. 14. 15. 16. 根據申請專利範圍第10項之裝置,其中該導線架及晶模 之底部未包封部分係要附接至一電路板。 根據申請專利範圍第1〇項之裝置,其中該晶模係經由焊 錫球而附接至該導線架。 根據申請專利範圍第丨丨項之裝置,其中該晶模欲連接至 遠電路板之邵分係包含晶模之沒極。 根據申請專利範圍第11項之裝置,其中該晶模欲附接至 導線架的部分係包含晶模之源極。 一種包含一半導體裝置之電子設備,其中該半導體裝置 包含: 一半導體晶模,其具有一源極及一汲極;及 一導線架’附接至該半導體晶模,該導線架在晶模之 沒極侧未具有任何導線; 其中除了該晶模及導線架之底部的一部分以外,該晶 模及導線架係大致被包封。 一種製造一半導體裝置之方法,包含: 提供一半導體晶模; 將一導線架附接至該半導體晶模;及 大致包封該晶模與導線架,除了該晶模與導線架底部 84437-960108.doc 1283048 之—部分以外。 17. 18. 19. 20. 21. 22. 23. 24. 25. 根據申請專利範圍第16項之方法,尚包含將該導線架底 邵未包封部分附接至一電路板。 根據申請專利範圍第16項之方法,尚包含將該晶模底部 未包封部分附接至一電路板。 根據申請專利範圍第16項之方法,包括經由焊錫球來將 晶模附接至導線架。 根據申請專利範圍第18項之方法,其中該晶模欲連接至 孩電路板之部分係包含一提供給半導體裝置之汲極。 根據申請專利範圍第17項之方法,其中該晶模欲連接至 琢導線架之部分係包含提供給半導體裝置之一源極及一 閘極。 根據申請專利範圍第16項之方法,其中該裝置在其汲極 側未包含任何導線。 根據申請專利範圍第16項之方法,其中該包封係藉由一 波區曼(boschman)模塑技術來達成。 一種製造一半導體裝置之方法,包含: 提供一半導體晶模,其具有一源極及一汲極; 將一導線架附接至該半導體晶模,該導線架在晶模之 沒極側未包含任何導線;及 大致包封該晶模與導線架,除了該晶模與導線架底部 之一部分以外。 根據申請專利範圍第24項之方法,尚包含將該導線架及 曰口模底邵未包封部分附接至一電路板。 84437-960l08.doc 1283048 26.根據申請專利範圍第24項之方法,包括經由焊錫球來將 晶模附接至導線架。 27·根據申請專利範圍第25項之方法,其中該晶模欲連接至 該電路板之部分係包含一提供給半導體装置之汲極。 28·根據申請專利範圍第25項之方法,其中該晶模欲連接至 該導線架之部分係包含提供給半導體裝置之一源極及一 閘極。 29.根據申請專利範圍第24項之方法,其中該包封係藉由一 波區曼(boschman)模塑技術來達成。 3〇. —種封裝一半導體裝置之方法,包含: 提供一半導體晶模,其係附接至一導線架;及 藉由一波區曼(boschman)模塑技術而大致包封該晶模 與導線架,除了該晶模與導線架底部之一部分以外。 31· —種封裝一半導體裝置之方法,包含: 提供一半導體晶模,其具有一源極及一汲極,該晶模 係附接至一導線架,該導線架在晶模之汲極側未包含任 何導線;及 藉由一波區曼(b〇schman)模塑技術而大致包封該晶模 與導線架’除了該晶模與導線架底部之一部分以外。 32· —種製造一包含一封裝之半導體裝置之電子設備的方 法,該方法包含: 提供一封裝之半導體裝置,該裝置包含一具有一源極 及一汲極之晶模,以及一在晶模之汲極侧未包含任何導 線之導線架,其中該晶模與導線架係大致被包封,除了 84437-960108.doc 1283048 該晶模與導線架底部之一部分以外;及 利用該裝置之未包封部分將封裝之半導體裝置附接至 該電子設備的一部分。 84437-960108.doc 1283048 柒、指定代表圖: (一) 本案指定代表圖為:第(2C )圖。 (二) 本代表圖之元件代表符號簡單說明: 10 晶模 11 I/O點 20 金屬化襯塾 30 導線架 37 反面 40 *** 捌、本案若有化學式時,請揭示最能顯示發明特徵的化學式: 84437-960108.doc
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323361B2 (en) 2002-03-29 2008-01-29 Fairchild Semiconductor Corporation Packaging system for semiconductor devices
US7408245B2 (en) * 2006-12-22 2008-08-05 Powertech Technology Inc. IC package encapsulating a chip under asymmetric single-side leads
US9536800B2 (en) 2013-12-07 2017-01-03 Fairchild Semiconductor Corporation Packaged semiconductor devices and methods of manufacturing

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8203253A (nl) * 1982-08-19 1984-03-16 Arbo Handel Ontwikkeling Werkwijze en inrichting voor het met kunststof omhullen van elektronische componenten.
US5202849A (en) * 1989-10-20 1993-04-13 Fujitsu Limited Dynamic semiconductor memory device
JP3138159B2 (ja) * 1994-11-22 2001-02-26 シャープ株式会社 半導体装置、半導体装置実装体、及び半導体装置の交換方法
US5530284A (en) * 1995-03-06 1996-06-25 Motorola, Inc. Semiconductor leadframe structure compatible with differing bond wire materials
SG45122A1 (en) * 1995-10-28 1998-01-16 Inst Of Microelectronics Low cost and highly reliable chip-sized package
US5844315A (en) 1996-03-26 1998-12-01 Motorola Corporation Low-profile microelectronic package
US5894108A (en) 1997-02-11 1999-04-13 National Semiconductor Corporation Plastic package with exposed die
US5925384A (en) * 1997-04-25 1999-07-20 Micron Technology, Inc. Manual pellet loader for Boschman automolds
KR100246366B1 (ko) * 1997-12-04 2000-03-15 김영환 에리어 어레이형 반도체 패키지 및 그 제조방법
US6249041B1 (en) * 1998-06-02 2001-06-19 Siliconix Incorporated IC chip package with directly connected leads
KR100293815B1 (ko) * 1998-06-30 2001-07-12 박종섭 스택형 패키지
US6077724A (en) 1998-09-05 2000-06-20 First International Computer Inc. Multi-chips semiconductor package and fabrication method
JP4260263B2 (ja) * 1999-01-28 2009-04-30 株式会社ルネサステクノロジ 半導体装置
JP3871486B2 (ja) * 1999-02-17 2007-01-24 株式会社ルネサステクノロジ 半導体装置
JP4408475B2 (ja) * 1999-02-23 2010-02-03 三洋電機株式会社 ボンディングワイヤを採用しない半導体装置
US6265761B1 (en) * 1999-05-07 2001-07-24 Maxim Integrated Products, Inc. Semiconductor devices with improved lead frame structures
US6307755B1 (en) * 1999-05-27 2001-10-23 Richard K. Williams Surface mount semiconductor package, die-leadframe combination and leadframe therefor and method of mounting leadframes to surfaces of semiconductor die
JP4077118B2 (ja) * 1999-06-25 2008-04-16 富士通株式会社 半導体装置の製造方法および半導体装置製造用金型
US6448110B1 (en) * 1999-08-25 2002-09-10 Vanguard International Semiconductor Corporation Method for fabricating a dual-chip package and package formed
JP3215686B2 (ja) * 1999-08-25 2001-10-09 株式会社日立製作所 半導体装置及びその製造方法
US6198163B1 (en) * 1999-10-18 2001-03-06 Amkor Technology, Inc. Thin leadframe-type semiconductor package having heat sink with recess and exposed surface
US6744124B1 (en) * 1999-12-10 2004-06-01 Siliconix Incorporated Semiconductor die package including cup-shaped leadframe
US6337510B1 (en) * 2000-11-17 2002-01-08 Walsin Advanced Electronics Ltd Stackable QFN semiconductor package
US6717260B2 (en) * 2001-01-22 2004-04-06 International Rectifier Corporation Clip-type lead frame for source mounted die
US6528880B1 (en) * 2001-06-25 2003-03-04 Lovoltech Inc. Semiconductor package for power JFET having copper plate for source and ribbon contact for gate
US7084488B2 (en) * 2001-08-01 2006-08-01 Fairchild Semiconductor Corporation Packaged semiconductor device and method of manufacture using shaped die
JP3868777B2 (ja) * 2001-09-11 2007-01-17 株式会社東芝 半導体装置
US7323361B2 (en) 2002-03-29 2008-01-29 Fairchild Semiconductor Corporation Packaging system for semiconductor devices

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