TWI278970B - Method for manufacturing flash memory device - Google Patents

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TWI278970B
TWI278970B TW093119296A TW93119296A TWI278970B TW I278970 B TWI278970 B TW I278970B TW 093119296 A TW093119296 A TW 093119296A TW 93119296 A TW93119296 A TW 93119296A TW I278970 B TWI278970 B TW I278970B
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Kwang-Chul Joo
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Hynix Semiconductor Inc
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Description

1278970 九、發明說明： 【發明所屬之技術領域】 本發明係關於-種製造快閃記憶體裝置之方法，具體而 言，係關於-種能夠改良-浮動問極與一介電層之界面特 性的製造快閃記憶體裝置之方法。 【先前技術】 近年來，在實施資料（DATA)快閃裝置過程中，會藉由自 對位淺渠溝隔離（SA-ST!)製程來形成一絕緣層。接^來簡 短解說SA-STI製程。相繼形成—隧穿氧化物層、一第一; 晶矽層及一襯墊氮化物層。接著蝕刻該襯墊氮化物層、^ 第一多晶石夕層及該随穿氧化物層，並且繼續執行蝕刻直到 -半導體基板，藉此形成-渠溝。接著，該渠溝被一絕緣 材料埋入，藉此形成一 STI結構之絕緣層。 之後’在整個結構上开> 成一要摻雜一雜質的第二多晶石夕 層。蝕刻位於該絕緣層上之該第二多晶矽層的一部份。在 包含該第二多晶矽層之整個結構上相繼形成一氧化物/氮 化物/氧化物（ΟΝΟ)介電層、一第三多晶矽層及一矽化物 層。然後藉由一使用一控制閘極光罩的蝕刻製程，來執行 一圖案化製程。以此方式形成一具有該第一多晶矽層與該 第二多晶石夕層的浮動閘極，並且形成一具有該第三多晶珍 層的控制閘極，藉此完成一快閃記憶胞。 在前文中，該0Ν0介電層具有一由一第一氧化物層/一氮 化物層/一第二氧化物層所組成的堆疊結構，其中會使用 DCS-HT0來形成該氧化物層。此時，在高溫下裝載一半導 94398.doc 1278970 、 體基板至一船形容器以形成該第一氧化物層的過程中，會 在該第二多晶矽層的界面處形成一不規則之氧化物層。其 間’在形成該ΟΝΟ介電層之後，會在750 或以上溫度下以 溼式氧化模式來實行一高溫退火製程，以便去除如該介電 層之密度和針孔（Pin-hole)等造成洩漏電流的起因。由於該 咼溫退火製程，而導致位於該第一氧化物層與該第二多晶 €之界面處的該第二多晶石夕層氧化’而造成該介電層不 規則。 曰 另外，為了形成該控制閘極，會在形成該第三多晶矽層 後只行一蝕刻製程。為了緩和該蝕刻製程所曝露之該第三 多晶矽層側壁處產生的蝕刻應力，會在80(rc溫度下執行一 作錢續製程的退火製程。在此情況下，為了增加該退火 製釭之效應’會以一預先決定厚度來氧化該第三多晶矽層 側壁。在此製程中’會在該氧化物層與該多晶矽層之界層 處形成該氧化物層。基於此職，介於問極㈣之該介: 層的有效氧化物層厚度⑽)與該閘極側壁的有效氧化: 層厚度發生差異，造成的有效氧化物層厚度不規則。另外， 會由於該介電層變厚而導致有效氧化物層厚度增加，進而 減小容量。另外，此類不規則氧化會成為茂漏電流的起因， 而且還會降低崩潰電壓，進而對記憶胞運作 【發明内容】 知響 本發明揭示一種製造快閃記憶體裝置的方法，其中一用 於洋動問極之多晶石夕層具有—由一摻雜型多晶石夕層與一未 摻雜型多晶石夕層所組成之叠層結構，藉此在形成_介電層 94398.doc ^ 6 - 1278970 、 製程或一後續製程期間， 的界而考沾兮夕θ 止位於該多晶矽層與該介電層 的界面處的该多晶矽層發生氧化。 另外，本發明的另—項 前杏&、的疋，藉由在形成一介電層之 ,之夕日日矽層的表面，以便進一步 口強該多晶矽層的抗氧化屬性。 根據本發明，藉此，得二 、 改良該多晶矽層與該介電層的 I面特性，並且得以改良該 ;丨弘層的層品質，同時防止該 介電層之邊緣變薄。 置的方法，在形成一用於浮動閘 ’先在該矽層的整個表面上形成 根據製造快閃記憶體裝 極之矽層及一介電層之前 一抗氧化層。 j在前文中，該矽層的底部係由一摻雜型矽層所組成，而 该矽層的頂部係由一未摻雜型矽層所組成。 根據本發明另一項態樣，本發明提供一種製造快閃記憶 體裝置之方法，包括下列㈣：形成一隧穿氧化物層、一 第石夕層及#見墊氮化物層，藉此以一疊層結構來曝露一 半導體基板的一絕緣區；在該絕緣區中形成一渠溝，·在整 個結構上形成一絕緣材料層，然後剝除位於該襯墊氮化物 層上的該絕緣材料層，以此方式在該渠溝中形成一絕緣 層；剝除該襯墊氮化物層；在整個結構上形成一第二碎層， 該第二矽層的底部係由一摻雜型矽層所組成，且該第二石夕 層的頂部係由一未摻雜型矽層所組成。圖案化該第二矽 層，促使該絕緣層的中心部分被曝露，並且該絕緣層的邊 緣局部重疊於該絕緣層；在該第二矽層之整個表面上形成 94398.doc 1278970 一抗虱化層；在包含該第二矽芦 人兩 3之正個結構上相繼形成一 %層、一第三矽層及一石夕化物 心 化物層，以及藉由-使用-控 制閘極光罩的蝕刻製程，來圖荦 既 : 〇系化5亥矽化物層及該第二矽 曰，藉此形成一控制閘極，然後_ 交稭由一自對位蝕刻製程來 圖案化該第一石夕層及該第二石夕層 _ /嘈精此形成一浮動閘極。 在前文中，該第一石夕層係由-未摻雜型非晶石夕層或一多 晶石夕層所組成。在此情況下，在⑽至峨溫度及〇ι W至3 T。讀壓下，使用SiH4#做—來源氣體，藉由一低 壓化學氣體沉積(LP-CVD)方法來形成該第一矽層。 :在形成該渠溝之後，在 氫退火製程，促使該渠溝 清潔製程，藉此剝除一目 該方法可進一步包括下列步驟 形成该絕緣材料層之前，實行一 的頂邊緣及底邊緣圓化；實行一 標量的該隧穿氧化物層之曝露側邊，同時剝除一形成該渠 溝之側壁和底部的大然氧化物層，以此方式控制一通道寬 度；以及在整個結構上形成一由HT〇薄層組成的内襯氧化 物層’藉此保護該隧穿氧化物層之曝露側邊。 此時，在600。(：至1050。0：溫度及50Τοπ^38〇τ〇ΓΓ低壓下， 以快速熱處理模式來執行該氫退火製程，其中供應1〇〇 sccm 至2000 seem之氫體。 在480 C至620 C溫度及0· 1 Torr至3 丁orr壓力下，使用 SiH4或Si#6和PH3氣體，藉由一LP-CVD方法來形成該摻雜 型矽層。 使用SiKU或3丨2^來形成該未摻雜型矽層，並且可以在
510°C 至 55 0°C 溫度及 〇·1 Torr至 3 Torr壓力，藉由一 LP-CVD 94398.doc 1278970 方去來形成該未摻雜型矽層。 石夕層時形成-目標厚度之該換雜刑# “形成該摻雜型 式來形成該未摻雜型石夕層，其中;^則可用一原位模 的添加氣體，而、阻止一用於摻雜一雜質 其間，較佳方式為，該摻雜型#的二' 矽層的厚度厚4至9倍。 夕層的厗度比該未摻雜型 幵/成-玄第—石夕層之步驟 成一罩苗氣 下歹J V驟··在整個結構上形 现. 層；圖案化該罩蓋氮化物声，_ &戚+ # 於該絕緣層上的該第二硬 ：層肖此曝路位 的詨置芸友儿4 在位於曝路之該第二矽層上 X 4》層上形成一間隔氮化物 露區中的該案-访成 别I示徂於忑曝 氮化物層。…，以及剝除該間隔氮化物層及該罩蓋 可使用―氮化物材料來形成該抗氧 化該第^層的表面來形成該抗氧化層。了猎由鼠 二用—模式來執行該氮化製程中，其中在形成該第二石夕 ^，在200 C至5〇〇t溫度之叫氣壓或蘭2氣麼下使用 ’黎在原位或非原位氮化該第二梦層表面長達H0分鐘》 W可用-模式來執行該氮化製程中，其中在·。〔至_^ 又之見氣壓下藉由快速熱處理製程來執行退火處理。 可在550 C至800 C溫度之題3氣麼的火爐令執行該氮化 製程。 '‘ ：· ^ . ,較佳方式為’當在該半導體基板被裝載至一船形容器以 心成°亥；|電層時’—船形容器裝載溫度之範圍為室溫至 300〇C。 94398.doc 1278970 【實施方式】 將參考附圖來說明本發明的較佳具體實施例。僅基於讓 熟習此項技術者瞭解本發明之目的來提供這些具體實施 例，請注意，熟習此項技術者可用各種方式來修改所說明 的具體實施例，並且本發明之範疇不限定於本文所說明的 具體實施例。 同牯，假使描述某一層膜位於其他層膜或一半導體基板 「之上」時，該層膜可能直接接觸於該其他層膜或該半導 體基板。或者，一第三層膜可被***在該層膜與該其他層 膜或該半導體基板之間。另外，在圖式中，基於便於解說 且清楚明白考量而誇大各層的厚度及大小。會使用相似的 參考數字標示相同或相似的零件。 圖1A到圖1M示用於解說根據本發明一具體實施例之製 造快閃記憶體裝置方法的斷面圖。 請參考圖1A，在一半導體基板101上形成一遮蔽氧化物層 1 02。接著，執行用於控制將形成於該半導體基板中元件（例 如，電晶體或快閃記憶胞）之臨限電壓的離子植入製程，或 執行用於形成一井的離子植入製程。 在750 c至800 C溫度範圍内，藉由乾式氧化方法或溼式氧 化方法，來形成厚度為50埃至70埃之該遮蔽氧化物層1〇2。 其間’在形成該遮蔽氧化物層1 〇2之前，先執行一清潔製 程。在此情況下，執行該清潔製程的方式為，相繼使用稀 釋的HF溶液（其中H2〇:HF的混合比率為5〇: 1至1 〇〇: 1)及一 SC-1 (NH4〇H/H2〇2/H2〇)溶液，或相繼使用 b〇e (Buffered Oxide 94398.doc -10- 1278970
Etchant，緩衝氧化物I虫刻劑，其命以1⑻至u⑽之比率， 將混合比率為4 ·· 1至7:1的NHJ: HF溶液放置在h2〇中稀釋） 及 scm(nh4oh/h2o2/h2o)溶液。 請參考圖1B，剝除該遮蔽氧化物層（圖1A中的102)。接 著’在包含該半導體基板1 〇 1之整個結構上相繼形成一隧穿 氧化物層103及一第一石夕層1〇4。 在前文中，藉由一清潔製程來剝除該遮蔽氧化物層（圖1A 中的102)，該清潔製程相繼使用稀釋的hf溶液（其中h2〇:hf 的混合比率為 50:1 至 100:1)及一 SC-1 (NH4〇H/H2〇2/H20)溶液。 其間，形成該隧穿氧化物層103的方式為，在750〇c至 800°C溫度下執行該溼式氧化方法，並且在9〇〇1至91 〇°C溫 度之氮氣壓下執行長達20至30分鐘之退火處理，藉此最小 化介於該半導體基板1 01與該隧穿氧化物層1 〇3之間的界面 缺陷密度。使用一未摻雜型非晶矽層或一多晶矽層來形成 該第一矽層104，並且係在450°C至600。(：溫度及0.1 Τοιτ至3 Ton*低壓下，使用SiH4當做一来源氣體，藉由一低壓化學氣 體沉積（LP-CVD)方法來形成厚度為250埃至500埃之該第一 石夕層104 〇 請參考圖1C ’在該第一;5夕層1 〇 4上形成一襯塾氮化物層 105。藉由LP-CVD方法來形成厚度為900埃至丨5〇〇埃之該襯 墊氮化物層105 〇 請參考圖1D，使用。一絕緣光罩，藉由一蝕刻製程來相繼 蝕刻該襯墊氮化物層105、該第一矽層1〇4及該隧穿氧化物 層103，以此方式曝露該半導體基板1 〇 1的絕緣區。用於曝 94398.doc - π . 1278970 路5亥半‘體基板l 〇 1之該絕緣區的該隧穿氧化物層1 〇 3、該 第一石夕層104及該襯墊氮化物層1〇5具有一疊層結構，而且 用於形成一浮動閘極的該第一矽層1 〇4被絕緣。 之後，該半導體基板101之該曝露絕緣區被蝕刻直到一預 先決疋深度，藉此形成一渠溝1 〇6。形成之該渠溝1 的側 壁傾斜角為75°至85°。 請參考圖1Ε，為了圓化該渠溝的側壁和底部邊緣1〇6a， 在迅速熱處理（RTP)(或快速熱處理（FTP》設備_執行一氫 退火製程。如果執行該氫退火製程，則會因Si原子遷移現 象而使該渠溝的側壁和底部邊緣丨0以被圓化。 在600〇至1050〇溫度及50丁〇1：1：至380 丁〇1：1：低壓下，使用 氫來執行長達1至10分鐘的RTP退火製程，同時供應 lOOsccm 至 2000sccm 之氫體。 請參考圖1F，在包含該渠溝1 〇6的側壁和底部的整個結構 上形成一内襯氧化物層107。形成該内襯氡化物層1〇7，藉 此防止因一後續製程來損壞該隧穿氧化物層1〇3的邊緣。這 疋使用DCS(SiH2C12)當做一來源氣體，使用HT0 (Hot Temperature Oxide ;熱溫氧化物）薄層來形成此一内襯氧化物層 1〇7。另外，在800。(：至名儿^溫度及〇1 7〇汀至1 T〇rr壓力的 處理室中，藉由LP-CVD方法來形成厚度為100埃至2〇〇埃之 該内襯氧化物層107。形成該内襯氧化物層ι〇7之後，在一 氮氣壓下執行一退火製程，促使該隧穿氧化物層1〇7的層品 質變密集。以10001至ll〇〇°C之溫度來執行該氮氣壓退火 處理長達20至30分鐘。 94398.doc -12- 1278970 其間，在形成該内襯氧化物層107之前，可執行一清潔製 程，藉此剝除在該渠溝1〇6的側壁和底部上形成的天然產氧 化物層（圖中未描繪）。另外，在該清潔製程期間，藉由剝除 該隧穿氧化物層103之曝露邊緣部分直到所要的程度，就可 以減小或最小化快閃記憶胞的通道寬度。執行該清潔製程 的方式為，相繼使用稀釋的HF溶液（其中只2〇:1^的混合比 率為50:1至1〇0:1)及一 scm^oh^g/^o)溶液，或相繼使 用BOE (Buffered Oxide Etchant;缓衝氧化物蝕刻劑，其中以丨·丨〇 〇 至1:300之比率，將混合比率為4.〗至7:1的NI^F hf溶液放 置在HA中稀釋）及SC-1 (NH4〇H/H2〇2/h2〇)溶液。 請參考圖1G，在整個結構上形成一絕緣材料層（圖甲未描 繪），促使介於該隧穿氧化物層103、該第一矽層1〇4與該襯 墊氮化物層105等各層之中的間隔及該渠溝（圖1F中的1〇6) 被徹底埋入。在此情況下，使用一高密度電紫(HDp)氧化物 層來形成厚度為4000埃至loooo埃之該絕緣材料層。 在形成該絕緣材料層之後，實行一化學機械研磨製程來 剝除位於該襯墊氮化物層1 〇5上的該絕緣材料層。在此情況 下’執行該化學機械研磨製程，藉此剝除位於該襯墊氮化 物層105上的該内襯氡化物層ι〇7及部分襯墊氮化物層 105 ’而且還剝除該絕緣材料層，促使該襯墊氮化物層1〇5 餘留一目標厚度。據此，該絕緣材料層僅會殘留在該渠溝 (圖1F中的106)中以及位於該渠溝（圖1F中的1〇6)上之介於 該随穿氧化物層103、該第一石夕層ι〇4與該襯螯氣化物層1〇5 等各層之中的間隔中。以此方式形成具有該内襯氧化物層 94398.doc •13- 1278970 107及一絕緣材料l〇8的絕緣層109。也就是說，該絕緣層109 係由該内襯氧化物層與該高密度電槳氧化物層1〇8所組 成。 依據在一後續製程中徹底剝除該襯墊氮化物層105後之 餘留的襯墊氮化物層105厚度，來決定高於該半導體基板 1 01之表面的餘留絕緣層1 09之高度。另外，依據該突出絕 緣層109之南度’來決定一第二碎層（圖中未描、纟會，將形成 於該第一矽層104及該絕緣層1〇9上）的形狀及表面面積。因 此，考慮到兩項事實來使該襯墊氮化物層1〇5餘留足夠的厚 度。 請參考圖1H’徹底剝除該襯塾氮化物層（圖ig中的1〇5)。 在此情況下，由於剝除該襯墊氮化物層而曝露之該内襯氧 化物層可被剝除。因此曝露出該第一矽層1〇4之表面。使用 一磷酸（H3P〇4)來剝除該襯墊氮化物層（圖中的1〇5)。 請參考圖II，在整個結構上形成一摻雜型矽層11〇a。在 480 C至620 C溫度及〇·ι 丁0〇*至3 τ〇ΓΓ壓力下，使用SiH4或 卟出和PH3氣體，藉由LP-C VD方法，使用一要摻雜磷（p) 的多晶矽層來形成該摻雜型矽層u〇a。該摻雜型矽層 不僅被形成在該絕緣層1〇9上，而且還會形成在介於該等絕 緣層109之間的該第一矽層1〇4上。以此方式，在可最大化 耦口比率範圍内’以高低不平形狀來形成厚度為400埃至 1〇〇〇埃之該摻雜型矽層u〇a。 其間，在形成該摻雜型矽層丨丨〇a之前，可執行一清潔製 程，藉此剝除在剝除該襯墊氮化物層（圖1G中的105)之後而 94398.doc -14- 1278970 如同圖π所示之在第一石夕層ι〇4上形成該穆雜型石夕層 在形成該未摻雜型梦以之前，可執行—清潔製 程’ ,1:除在該摻雜型矽層UOa表面上的天然產二: 層，並且最小化介於該摻雜型石夕層110a與該未擦雜型石夕層 嶋之間的界面效應。讀㈣釋的HF料的座式清潔^ 式來執行該清潔m佳方式為，在執行該清潔製程之 後直到沉積該未摻雜型矽層110b為止的延遲時間在兩小時 範圍内。 ' 其間，在形成該摻雜型矽層i丨0a之後，可用原位模式來 形成該未摻雜型矽層U0b。詳言之，如果當形成該摻雜型 夕層110 a時φ成一目標厚度之該摻雜型石夕層11 〇 a，則可藉 由僅阻止供應一用於摻雜一雜質的添加氣體（例如，pH3)來 形成該未摻雜型矽層ll〇b，而不會破壞同一處理室甲的真 空狀態。在此情況下，在形成該摻雜型矽層丨〗〇a之後，可 省略執行該清潔製程。 請參考圖1K，剝除位於該絕緣層109頂部中心形成的該第 二矽層11 0 ’促使該絕緣層丨〇9的頂部中心被曝露，並且該 第二矽層110局部重疊於該第二矽層11〇的邊緣。藉此，當 在該絕緣層109的頂部中心中形成一開口 u丨時，該第二矽 層110的絕緣寬度小於該絕緣層1 〇9的絕緣寬度。 實際上，會在該第二矽層11 〇上形成一罩、蓋氮化物層（圖 中未描緣）。使用一浮動閘極光罩，藉由二姓刻製程來剝除 位於該絕緣層109上之預先決定區處的該罩蓋氮化物層（圖 中未描繪）。接著在整個結構上相繼形成一用於間隔的氮化 94398.doc -16 - 1278970 物層（圖中未描繪）。藉由一毯覆蝕刻製程，促使僅有該罩蓋 氮化物層（圖中未描繪）側壁上的該用於間隔的氮化物層才 會餘留，藉此僅在該罩蓋氮化物層（圖中未描繪）側壁上形成 一間隔氮化物層（圖中未描繪）。由於該間隔氮化物層（圖中 未描繪）被形成’導致該第二破層110的曝露區變窄。之後， 使用該罩蓋氮化物層（圖中未描繪）及該間隔氮化物層（圖中 未描繪）當做一蝕刻光罩，藉由一蝕刻製程來剝除該第二矽 層110的曝露區。由於該第二矽層110被蝕刻，因而曝露該 絕緣層109上的中心表面。接著，去除該罩蓋氮化物層（圖 中未描繪）及該間隔氮化物層（圖中未描繪）。以此方式就能 夠以〇· 1 um以下之距離（蝕刻設備容許的設計規則）來絕緣 該第二矽層丨10。還可以實施一具有間隔的晶格，該晶格的 間隔足以防止在沉積一當做一控制閘極的矽化物層（圖中 未描繪）時形成一接合處。 請參考圖1L，在形成該第二矽層11〇之後，為了防止在該 第二矽層11〇界面處形成一低介電氧化物層（Si〇2)，可在該 第一矽層11〇表面上形成一抗氧化層112，或使用一預先決 定厚度之抗氧化層112來形成該第二矽層u〇表面。在此情 況下’可使用一氮化物材料來形成該抗氧化層112 ,並且可 藉由如下文所述之方法來形成該抗氧化層112。 首先’其中在形成該第二矽層11〇後，在2〇攸至5〇〇〇c溫 度之ΝΑ氣壓或乂况2氣壓下使用電漿在原位或非原位氮化該 第二矽層11〇表面長達丨至⑺分鐘，就可形成該抗氧化層112〇 其-人，在700 C至900。(：溫度之ΝΗ3氣壓下使用RTP來執行 94398.doc •17- 1278970 4.防止一額外隧穿氧化物層受損， Φ g； ^ ^ 、、准持一通道區内之隧 牙虱化物層的均勻度，促進裝置特性。 5 ·在形成用於多晶石夕閘極（丨 ,,^ ^ /抑⑷的弟二矽層時，以原 位杈式使用一未摻雜型矽層來形 成該第二矽層的頂部。因 此，甚至不需要額外製程，就能 —摻雜型^成化屬性優於 :在沉積一作為0N0介電薄層之第―薄層的第—氧化物 、 元在用於/予動閘極之第二矽層上形 成一抗氧化層。因此，甚至在宾、 在呵，皿下裝載半導體基板至一 船形容器以形成該第一氧化物声 乳化物層的過程令，仍然會防止該 第二石夕層的表面被氧化。 ,7·猎由形成該抗氧化層，就能夠在，或以上的高溫溼 式退火製程期間防止該第二矽層被氧化，促使在形成介電 層之後’層品質密集、去除該介電層t存在的針孔並且增 tt電!數。/外，甚至執行乃㈣或以上的高溫乾式退火 製程’藉此緩和在圖案化閘極後閘極側壁發生之受損或應 力’仍然能夠防止該第二矽層及該介電層被氧化，並且防 止一有效氧化層厚度增加。 8.用於浮動閘極之第二石夕衫規則氧化作料{堇會降低 介電常數，而且還會由於局部氧化而產生易損壞點。這些 易損裒，.沾a成為洩漏電流的起因，並且降低滿潰電壓。藉 由使用抗氧化層來解決這些問題，就可以防止晶格電屬^ 降級。 如上文所述，除了前述製程以外，當沉積該介電層之 94398.doc -21 - 1278970 第一虱化物層時，會在高溫下將該半導體基板裝載至該船 开乂今裔。此時，由於空氣中的〇2而發生氧化。因此，如果 沉積ΟΝΟ-1時的船形容器裝載溫度被降至300。(：以下，就可 以防止由於空氣中的氧而發生氧化。此措施可進一步抑制 該用於汙動閘極之第二矽層氧化。因此，能夠進一步改良 晶格屬性。 10·可以使用現有设備及製程，而不需要使用額外且複雜 的設備及製程。得以形成低成本且高可靠度之裝置。 【圖式簡單說明】 圖1Α到圖11V[不用於解說根據本發明一具體實施例之製 造快閃記憶體裝置方法的斷面圖。 【主要元件符號說明】 101 半導體基板 102 遮蔽氧化物層 103 隧穿氧化物層 104 第一矽層 105 襯墊氮化物層 106 渠溝 107 内襯氧化物層 108 絕緣材料 109 絕緣層 110a 掺雜型矽層 110b 未摻雜型矽層 110 第二矽層 94398.doc • 22 - 1278970 111 112 113 114 115 116 117 開口 抗氧化層 介電層 第三矽層 矽化物層 控制閘極 浮動閘極 94398.doc

Claims (1)

  1. 妒更)吞替換頁 ---乾09311929ο號專I利申請案 中文申請專利範圍替換本(95年4月） 十、申請專利範圍： 1· 一種製造快閃記憶體裝置之方法，包括下列步驟： 在一半導體基板上形成一隧穿氧化物層； 在該隧穿氧化物層上形成一第一矽層； 在該第一矽層上形成一襯墊氮化物層； 圖案化該襯墊氮化物層、該第一矽層及該隧穿氧化物 層，藉此曝露一半導體基板的一絕緣區； 在該絕緣區中形成一渠溝； 在整個結構上形成一絕緣材料層，然後去除位於該襯 墊氮化物層上的該絕緣材料層，以此方式在該渠溝中形 成一絕緣層； 去除該襯墊氮化物層； 在整個結構上形成一第二矽層，該第二矽層的底部係 由一摻雜型矽層所組成，且該第二矽層的頂部係由一未 摻雜型矽層所組成； 圖案化該第二矽層，促使該絕緣層的中心部分被曝 露，並且該絕緣層的邊緣局部重疊於該絕緣層； 在該第二矽層之整個表面上形成一抗氧化層； 在包含該第二矽層之整個結構上相繼形成一介電層、 一第三矽層及一矽化物層；以及 藉由一使用一控制閘極光罩的蝕刻製程，來圖案化該 矽化物層及該第二矽層，藉此形成一控制閘極，然後藉 由一自對位蝕刻製程來圖案化該第一矽層及該第二矽 層，藉此形成一浮動閘極。 94398-950413.doc 1278970 2.如申請專利範圍第！項之方法，其中該第一石夕層係由一未 摻雜型非晶矽層或一多晶矽層所組成。 3·如申請專利|色圍第2項之方法，其中在45〇0(：至綱。c溫度 及o.iw至3TorrMT，使用SiIi4當做一來源氣體皿^ 由一低壓化學氣體沉積（LP_CVD)方法來形成該第一^ 層。 4·如申請專利範圍第丨項之方法，進一步包括下列步驟·· 在形成該渠溝之後，在形成該絕緣材料層之前，實行 一氫退火製程，促使該渠溝的頂邊緣及底邊緣圓化，· 實行一清潔製程，藉此剝除一目標量的該隧穿氧化物 層之曝露側邊，同時去除一形成該渠溝之側壁和底部的 大然氧化物層，以此方式控制一通道寬度；以及 在整個結構上形成一由HT0薄層組成的内襯氧化物 層，藉此保護該隧穿氧化物層之曝露側邊。 5·如申請專利範圍第3項之方法，其中在6001至1〇5〇〇c溫 度及50T〇rr至380 T〇rr低壓下，以快速熱處理模式來執行 該氫退火製程’其中供應1〇〇 seem至2000 seem之氫體。 6·如申請專利範圍第1項之方法，其中在‘go至620°C溫度 及0.1 Torr至3 Torr壓力下，使用SiH44Si2H#PH3氣體， 藉由一LP-CVD方法來形成該摻雜型矽層。 7·如申凊專利範圍第1項之方法，其中使用§出4或Si2H6來形 成該未摻雜型矽層，並且可以在51〇°c至550°C溫度及0.1 Ton*至3 Ton:壓力，藉由一LP-CVD方法來形成該未摻雜型 碎層。 94398-950413.doc 1278970 · 8. 如申請專利範圍第1項之方法’其中如果當形成該摻雜型 =層時形成—目標厚度之該摻雜型石夕層，則可用-原位 模式來形成該未摻雜財層，其中僅阻止—用於推雜一 雜質的添加氣體，而不會破壞同一處理室中的真空狀態。 9. 如申明專利範圍第旧之方法，其中該推雜型石夕層的厚度 比該未摻雜型矽層的厚度厚4至9倍。 H).如申請專利範圍約項之方法，丨中形成該第二梦層之步 驟包括下列步驟： 在整個結構上形成一罩蓋氮化物層； 圖案化該罩蓋氮化物層，藉此曝露位於該絕緣層上的 該第二石夕層； 在位於曝露之該第二矽層上的該罩蓋氮化物層上形成 一間隔氮化物層； 去除位於該曝露區中的該第二矽層；以及 去除該間隔氮化物層及該罩蓋氮化物層。 11·如申請專利範圍第1項之方法，其中使用一氮化物材料來 形成該抗氧化層。 其中藉由氮化該第二;^層 12·如申請專利範圍第1項之方法 之表面來形成該抗氧化層。 13 ·如申請專利範圍第2項之方法，其中該氮化製程中包括： 在形成該第二矽層後，在200°C至500°C溫度之NH3氣壓或 NVH2氣壓下使用電漿在原位或非原位氮化該第二♦層表 面長達1至10分鐘。 14.如申請專利範圍第12項之方法，其中可用一模式來執行 94398-950413.doc 1278970 該氮化製程中，其中在70(TC至900°C溫度之NH3氣壓下藉 由快速熱處理製程來執行退火處理。 15·如申請專利範圍第12項之方法，其中可在55〇t：至8〇(rc 溫度之NH3氣壓的火爐中執行該氮化製程。 16·如申請專利範圍第丨項之方法，其中當在該半導體基板被 裝載至船形谷器以形成該介電層時，一船形容器裝載 溫度之範圍為室溫至3〇〇。〇。 94398-950413.doc 替換頁I 1278970 · 第093119296號專利申請案 中文圖式替換頁(95年9月）
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    圖1M 101 109
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
KR100526575B1 (ko) * 2003-12-11 2005-11-04 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US7115458B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Gate coupling in floating-gate memory cells
KR100597646B1 (ko) * 2004-10-01 2006-07-05 삼성전자주식회사 플래쉬 메모리의 플로팅 게이트 제조 방법
KR100593749B1 (ko) * 2004-10-29 2006-06-28 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자
US7071538B1 (en) * 2004-12-10 2006-07-04 Spansion,Llc One stack with steam oxide for charge retention
JP4961668B2 (ja) * 2005-01-11 2012-06-27 富士電機株式会社 半導体装置の製造方法
TWI254410B (en) * 2005-05-05 2006-05-01 Powerchip Semiconductor Corp Method of fabricating semiconductor device
JP2007005380A (ja) * 2005-06-21 2007-01-11 Toshiba Corp 半導体装置
KR100655435B1 (ko) * 2005-08-04 2006-12-08 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2007194333A (ja) * 2006-01-18 2007-08-02 Elpida Memory Inc 半導体装置の製造方法
US7998809B2 (en) * 2006-05-15 2011-08-16 Micron Technology, Inc. Method for forming a floating gate using chemical mechanical planarization
US7553729B2 (en) * 2006-05-26 2009-06-30 Hynix Semiconductor Inc. Method of manufacturing non-volatile memory device
KR100799024B1 (ko) * 2006-06-29 2008-01-28 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조방법
KR100803663B1 (ko) * 2006-06-29 2008-02-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR100815955B1 (ko) * 2006-09-04 2008-03-21 동부일렉트로닉스 주식회사 Ｅｔｏｘ 셀 플래시 메모리의 자기정렬 ｓｔｉ 및 플로팅게이트 제조 방법
KR100856165B1 (ko) * 2006-09-29 2008-09-03 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100806344B1 (ko) * 2006-10-20 2008-03-03 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
US7641226B2 (en) * 2006-11-01 2010-01-05 Autoliv Development Ab Side airbag module with an internal guide fin
US8138524B2 (en) 2006-11-01 2012-03-20 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby
US8642441B1 (en) * 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
US20080199995A1 (en) * 2007-02-15 2008-08-21 Debra Susan Woolsey Integrated Hydrogen Anneal and Gate Oxidation for Improved Gate Oxide Integrity
KR100847388B1 (ko) * 2007-02-22 2008-07-18 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 제조 방법
KR100805018B1 (ko) * 2007-03-23 2008-02-20 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20090004812A1 (en) * 2007-06-29 2009-01-01 Lee Yung Chung Method for producing shallow trench isolation
KR101002548B1 (ko) * 2007-10-10 2010-12-17 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
JP5086800B2 (ja) * 2007-12-28 2012-11-28 株式会社東芝 半導体装置及びその製造方法
KR20090075064A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 차등 게이트 유전막을 갖는 반도체소자의 제조방법 및관련된 소자
US8551858B2 (en) * 2010-02-03 2013-10-08 Spansion Llc Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory
KR101098113B1 (ko) * 2010-07-07 2011-12-26 주식회사 하이닉스반도체 반도체 소자의 형성방법
TWI499043B (zh) * 2012-07-19 2015-09-01 Winbond Electronics Corp 快閃記憶體元件之製造方法
CN103579122B (zh) * 2012-08-09 2017-03-08 华邦电子股份有限公司 快闪存储器元件的制造方法
US9397040B2 (en) 2014-03-07 2016-07-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device comprising metal plug having substantially convex bottom surface
CN105336701B (zh) * 2014-07-31 2018-09-04 中芯国际集成电路制造(上海)有限公司 用于减少硅损耗的方法
RU207482U1 (ru) * 2021-06-24 2021-10-29 Акционерное общество "Микрон" (АО "Микрон") Кремниевая коммутационная плата для многокристальных интегральных модулей

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140182A (en) * 1999-02-23 2000-10-31 Actrans System Inc. Nonvolatile memory with self-aligned floating gate and fabrication process
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
KR100426485B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100426487B1 (ko) * 2001-12-28 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
KR100476691B1 (ko) * 2002-04-18 2005-03-18 삼성전자주식회사 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성메모리 장치의 제조방법
US6699772B1 (en) * 2002-09-18 2004-03-02 Gian Sharma Hybrid trench isolation technology for high voltage isolation using thin field oxide in a semiconductor process
KR100454135B1 (ko) * 2002-10-10 2004-10-26 삼성전자주식회사 비휘발성 기억소자의 형성방법
KR100454136B1 (ko) * 2002-10-23 2004-10-26 삼성전자주식회사 플로팅 게이트의 전하 손실을 막을 수 있는 비휘발성메모리 장치 및 그 제조방법
US6709924B1 (en) * 2002-11-12 2004-03-23 Advanced Micro Devices, Inc. Fabrication of shallow trench isolation structures with rounded corner and self-aligned gate
KR100537277B1 (ko) * 2002-11-27 2005-12-19 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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