TWI499043B - 快閃記憶體元件之製造方法 - Google Patents

Description

快閃記憶體元件之製造方法

本發明係有關於一種半導體元件之製造方法，特別是有關於一種快閃記憶體元件之製造方法。

近來，快閃記憶體由於兼具高密度、低成本、可重複寫入及電可抹除性等優點，已成為非揮發性記憶體的主流，並被廣泛的應用於各式可攜式電子產品中。第1A~1F圖繪示一傳統NOR型快閃記憶體元件之製作方法。請參照第1A圖，提供一基底102，基底102例如是矽基底。形成氧化矽組成之淺溝槽隔離結構106於基底102中，其中淺溝槽隔離結構106之上部部分係突出於基底102表面，因此，淺溝槽隔離結構106間包括凹槽108。接著，形成穿隧氧化層104(tunnel oxide)於基底102上。請參照第1B圖，形成一多晶矽組成之浮置閘極層110於淺溝槽隔離結構106和基底102上方。請參照第1C圖，進行一化學機械研磨製程，移除部分浮置閘極層110，形成位於淺溝槽隔離結構106間的浮置閘極112。請參照第1D圖，進行一選擇性蝕刻製程，移除部分淺溝槽隔離結構106，使淺溝槽隔離結構106之頂部表面低於浮置閘極112之表面。請參照第1E圖，形成一包括第一氧化矽層、氮化矽層和第二氧化層之絕緣層114於淺溝槽隔離結構106和浮置閘極112上。請參照第1F圖，形成一控制閘極層116於絕緣層114上。

隨著半導體製程的微縮，當製程演進至80nm以下時，上述傳統NOR型快閃記憶體之製作方法會發生以下問題：當填充多晶矽組成的浮置閘極層110時，由於多晶矽的晶粒太大，兩相鄰淺溝槽隔離結構106間的距離隨製程變小會導致浮置閘極層110中形成孔洞(void)或縫隙(seam)，該孔洞於後續研磨浮置閘極時暴露出來，使得下方的穿隧氧化層104在後續清洗步驟中受到酸性或鹼性的溶液侵蝕，而導致電性及可靠度的問題。特別在進入80nm製程後，多晶矽的晶粒直徑甚至會大於兩相鄰淺溝槽隔離結構106間距離的一半，因此，孔洞所造成的問題變得更加重要。

因此，業界需要一快閃記憶體元件之製作方法，可解決上述浮置閘極層110因為於晶粒太大造成空隙的問題。

根據上述，本發明提供一種快閃記憶體元件之製造方法，包括：提供一基底；形成複數個淺溝槽隔離結構於基底中，其中上述淺溝槽隔離結構之上部部分突出基底之表面，使淺溝槽隔離結構間包括凹槽；形成一穿隧氧化層於基底上；及形成一浮置閘極層於基底上方，且填入上述凹槽中，其中形成浮置閘極層包括形成一第一導電層作為種晶層和形成一第二導電層於第一導電層上。

為讓本發明之特徵能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：

以下詳細討論實施本發明之實施例。可以理解的是，實施例提供許多可應用的發明概念，其可以較廣的變化實施。所討論之特定實施例僅用來發明使用實施例的特定方法，而不用來限定發明的範疇。

第2A~2G圖顯示一本發明一實施例NOR型快閃記憶體元件之製作方法。請參照第2A圖，提供一基底202，基底202可以是絕緣層上有矽、矽上有聚合物基底、矽、應變矽、矽鍺、碳化矽和/或其它材料，基底202較佳為矽。形成淺溝槽隔離結構206於基底202中，其中淺溝槽隔離結構206之上部部分係突出於基底202表面，因此淺溝槽隔離結構206間包括凹槽208。形成淺溝槽隔離結構206之方法可包括以下步驟：以適合的微影和蝕刻技術於基底202中形成複數個溝槽，後續於溝槽中填入例如氧化物、氮化物或氮氧化物之介電材料。進行一化學機械研磨製程，移除超過基底202表面多餘的介電材料。接著，進行一選擇性蝕刻製程，使基底之頂部表面低於淺溝槽隔離結構206之表面，於淺溝槽隔離結構206間形成凹槽208。形成穿隧氧化層204(tunnel oxide)於基底202上，穿隧氧化層204可以熱氧化法、化學氣相沉積法形成，穿隧氧化層204較佳為氧化矽。

請參照第2B圖，形成浮置閘極層於淺溝槽隔離結構206和基底202上方。為改善習知技術因為多晶矽之浮置閘極層晶粒太大造成空隙的問題，本實施例採用多層的浮置閘極結構，以下將詳細描述：首先，以沉積第一導電層 212作為後續沉積之層的種晶層，第一導電層212可以為非晶矽或多晶矽，第一導電層212之厚度可以為3nm~40nm，形成第一導電層212之方法可以為化學氣相沉積法。由於本實施例第一導電層212之厚度相當薄，因此可形成晶粒尺寸較小之第一導電層212。後續可進行一退火製程，使非晶矽轉換成多晶矽，若沉積之第一導電層212後即為多晶矽，仍以進行一退火製程較佳。在本發明一實施例中，退火製程之溫度約為700℃~1100℃。若形成之第一導電層212有暴露在空氣下，則需進行一清洗製程，移除原生氧化層(native oxide)。後續，如第2C圖所示，可視需要(例如浮置閘極層218的厚度)，依序於第一導電層212上形成第二導電層214和第三導電層216，以構成本實施例之浮置閘極層218。值得注意的是，雖然本實施例浮置閘極層218為包括三層導電層212、214、216之結構，本發明不限於此，浮置閘極層218可包括更多層(例如可更包括第四導電層、第五導電層、第六導電層...)，或更少層(例如僅包括第一導電層和第二導電層)。

請參照第2D圖，進行一研磨製程，移除部分浮置閘極層218，形成位於淺溝槽隔離結構206間的浮置閘極220。本實施例之研磨製程可以為化學機械研磨製程或其它適合之製程。如第2D圖所示，進行研磨製程後，浮置閘極220之頂部表面可與淺溝槽隔離結構206之頂部表面共面。請參照第2E圖，進行一選擇性蝕刻製程，移除部分淺溝槽隔離結構206，使淺溝槽隔離結構206之頂部表面低於浮置閘極220之表面。本實施例選擇性蝕刻製程可採用 例如浸泡HF的濕式蝕刻法。在一實施例中，蝕刻後淺溝槽隔離結構206之頂部表面可低於浮置閘極之表面50nm~500μm。請參照第2F圖，形成一絕緣層222於淺溝槽隔離結構206和浮置閘極220上。絕緣層222可以化學氣相沉積法或類似的方法形成，絕緣層222可為氧化矽、氮化矽、氮氧化矽或為包括第一氧化矽層、氮化矽層和第二氧化層之三層結構。後續，請參照第2G圖，形成一控制閘極層224於絕緣層222上。控制閘極層224可以化學氣相沉積法或類似的方法形成，控制閘極層224可以為多晶矽或其它的導電層。

本發明上述實施例由於形成浮置閘極層是先行成晶格尺寸較小的種晶層，使得後續之浮置閘極層導電層可依種晶層之晶格長成晶格尺寸較小層，因此，在填入淺溝槽隔離結構間的凹槽時，較不會形成空隙，可改善因浮置閘極層之空隙造成產品電性和可靠度的問題。

雖然本發明之較佳實施例說明如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧基底

104‧‧‧穿隧氧化層

106‧‧‧淺溝槽隔離結構

108‧‧‧凹槽

110‧‧‧浮置閘極層

112‧‧‧浮置閘極

114‧‧‧絕緣層

116‧‧‧控制閘極層

202‧‧‧基底

204‧‧‧穿隧氧化層

206‧‧‧淺溝槽隔離結構

208‧‧‧凹槽

212‧‧‧第一導電層

214‧‧‧第二導電層

216‧‧‧第三導電層

218‧‧‧浮置閘極層

220‧‧‧浮置閘極

222‧‧‧絕緣層

224‧‧‧控制閘極層

第1A~1F圖顯示一傳統NOR型快閃記憶體元件之製作方法各製程階段的剖面圖。

第2A~2G圖顯示一本發明一實施例NOR型快閃記憶體元件之製作方法各製程階段的剖面圖。

202‧‧‧基底

204‧‧‧穿隧氧化層

206‧‧‧淺溝槽隔離結構

212‧‧‧第一導電層

214‧‧‧第二導電層

216‧‧‧第三導電層

218‧‧‧浮置閘極層

Claims (10)

1. 一種快閃記憶體元件之製造方法，包括：提供一基底；形成複數個淺溝槽隔離結構於該基底中，其中該些淺溝槽隔離結構之上部部分突出該基底之表面，使該些淺溝槽隔離結構之間包括凹槽；形成一穿隧氧化層於該基底上；及形成一浮置閘極層於該基底上方，且填入該些凹槽中，其中形成該浮置閘極層之步驟包括形成一第一導電層作為種晶層和形成一第二導電層於該第一導電層上，且該第一導電層鄰接該些淺溝槽隔離結構之上部部分的側壁。
2. 如申請專利範圍第1項所述之快閃記憶體元件之製造方法，其中形成該浮置閘極層之步驟尚包括形成至少一導電層於該第二導電層上。
3. 如申請專利範圍第1項所述之快閃記憶體元件之製造方法，其中該第一導電層是非晶矽或多晶矽。
4. 如申請專利範圍第1項所述之快閃記憶體元件之製造方法，其中在形成該第二導電層前，尚包括進行一退火製程。
5. 如申請專利範圍第4項所述之快閃記憶體元件之製造方法，其中該退火製程之溫度約為700℃~1100℃。
6. 如申請專利範圍第4項所述之快閃記憶體元件之製造方法，尚包括進行一清洗製程。
7. 如申請專利範圍第1項所述之快閃記憶體元件之製造方法，尚包括研磨該浮置閘極層，形成複數個浮置閘極。
8. 如申請專利範圍第7項所述之快閃記憶體元件之製造方法，尚包括：選擇性蝕刻該些淺溝槽隔離結構；形成一絕緣層於該些淺溝槽隔離結構和該些浮置閘極上；及形成一控制閘極層於該絕緣層上。
9. 如申請專利範圍第8項所述之快閃記憶體元件之製造方法，其中該絕緣層包括一第一氧化矽層、一氮化矽層和一第二氧化矽層。
10. 如申請專利範圍第1項所述之快閃記憶體元件之製造方法，其中該第一導電層之厚度為3nm~40nm。