KR100426487B1 - 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 - Google Patents
플래쉬 메모리 소자의 플로팅 게이트 형성 방법 Download PDFInfo
- Publication number
- KR100426487B1 KR100426487B1 KR10-2001-0086878A KR20010086878A KR100426487B1 KR 100426487 B1 KR100426487 B1 KR 100426487B1 KR 20010086878 A KR20010086878 A KR 20010086878A KR 100426487 B1 KR100426487 B1 KR 100426487B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- polysilicon layer
- floating gate
- trench
- oxide film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 111
- 230000008569 process Effects 0.000 claims abstract description 66
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 229920005591 polysilicon Polymers 0.000 claims abstract description 50
- 230000003647 oxidation Effects 0.000 claims abstract description 13
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000000280 densification Methods 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- -1 boron ions Chemical class 0.000 claims 1
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 7
- 239000000126 substance Substances 0.000 abstract description 4
- 210000003323 beak Anatomy 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 3
- 238000007517 polishing process Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 39
- 239000003990 capacitor Substances 0.000 description 10
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 소자 분리막 형성시 플로팅 게이트용 하부 폴리 실리콘층의 스페이스를 정의하고, 후속 월 희생 산화공정 및 월 산화공정을 실시하여 트랜치 내부면에 버드 비크를 형성한 후 플로팅 게이트용 상부 폴리 실리콘층을 형성하여 플로팅 게이트의 스페이스를 형성함으로써 기존의 스텝퍼 방식에 비해 마스크 공정이 스킵(Skip)되어 비용이 감소되고, 자기 정렬 플로팅 방식에 비해 CMP(Chemical Mechanical Polishing)를 이용한 평탄화 공정이 스킵되어 공정 비용 감소의 효과를 얻을 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 제시한다.
Description
본 발명은 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 특히, 플로팅 게이트의 스페이스를 확보할 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다.
일반적으로, 플래쉬 메모리 소자의 제조 방법은 소자 분리막을 형성한 후에 플로팅 게이트용 폴리 실리콘층을 형성하는 방법을 사용하고 있는데, 플로팅 게이트는 플로팅 게이트용 폴리 실리콘층을 먼저 식각한 후에 게이트 전극을 정의(Define)하고 자기 정렬 식각(Self Aligned Etch; SAE) 공정을 실시하여 게이트 전극 하부에 플로팅 게이트용 폴리 실리콘층을 형성한다. 최근에는 플로팅 게이트용 폴리 실리콘층의 스페이스(Space)를 확보하기 위해 스텝퍼(Stepper) 방식을 이용한 형성방법과 자기 정렬 플로팅 게이트(Self Aligned Floating Gate) 방식을 이용한 형성방법이 널리 이용되고 있다.
스텝퍼 방식을 이용한 방법은 플로팅 게이트용 폴리 실리콘층을 증착한 후 마스크 공정을 통해 스페이스를 정의하는 방법으로서, 플로팅 게이트용 폴리 실리콘층을 바 타입(Bar Type)으로 정의한다. 이 때, 인접한 플로팅 게이트용 폴리 실리콘층 간의 스페이스를 얼마나 작게 정의할 수 있는지가 가장 중요한 문제로 작용하는데, 이 방법은 플로팅 게이트용 폴리 실리콘층 간의 스페이스를 확실하게 정의할 수 있으나, 마스크 공정이 추가되고, 디자인 룰(Design Rule)이 감소할수록 고가의 스텝퍼가 사용되므로 플래쉬 메모리 소자의 비용을 상승시키는 주요한 요인으로 작용한다.
한편, 자기 정렬 플로팅 게이트 방식을 이용한 방법은 마스크 공정없이 습식 딥(Wet Dip)과 폴리 CMP(Poly Chemical Mechanical Polishing) 공정으로 플로팅 게이트용 폴리 실리콘층을 정의하는 방법으로서, 마스크 공정이 실시되지 않기 때문에 스텝퍼에 의존하지 않는다는 장점이 있다. 그러나, 습식 딥 타임(Time)에 따라 스페이스 변화(Space Variation)가 심하게 발생할 수 있으며, 폴리 CMP 공정이 추가로 실시되어 공정 단가가 증가하는 원인이 된다. 또한, 습식 딥에 의해 플로팅 게이트용 폴리 실리콘층과 필드 산화막(Field Oxide; FOX) 간의 중첩(Overlay)이 결정됨에 따라 심한 모트(Moat)가 발생하게 되며, 모트가 발생하는 부위는 채널 이온이 주입되지 않는 영역으로서 후속 플래쉬 메모리 소자의 동작에 악영향을 미치게 된다.
특히, 자기 정렬 플로팅 게이트 방식을 이용한 방법에서는 모트의 발생으로 인해 플래쉬 메모리 소자의 소거 동작(Erase Operation)이 문제가 되는데, 커플링비(Coupling Ratio)가 감소하면 0소거 동작시 더 높은 바이어스가 필요하게 되며, 이는 플래쉬 메모리 소자에서 캐패시터 크기를 증가시켜 결국 칩 크기를 증가시키는 원인이 된다. 따라서, 모든 플래쉬 메모리 소자 설계시 게이트 커플링비를 최대한 확보하는게 중요한 문제로 대두되고 있다.
여기서, 플래쉬 메모리 소자의 캐패시터는 플로팅 게이트와 컨트롤 게이트 간의 캐패시터(Cg), 플로팅 게이트와 드레인 접합영역 간의 중첩 캐패시터(Cd), 플로팅 게이트와 소오스 접합영역 간의 중첩 캐패시터(Cs), 플로팅 게이트와 반도체 기판 간의 FOX 캐패시터(Cb) 및 자유 전하(Free Charge) 캐패시터(Cf)로 구성되며,이들의 총 캐패시터(Ct)는 하기의 수학식 1로 나타낸다.
또한, 게이트 커플링비(kg)는 하기의 수학식 2로 나타낸다.
소거 동작시 게이트 커플링비가 중요한 이유는 컨트롤 게이트에 인가되는 전압(Vg)이 하기의 수학식 3으로 정의되는 플로팅 게이트 전압(Vfg)으로 나타나기 때문이다.
F-N 터널링(Fowler-Nordheim tunneling)은 컨트롤 게이트와 반도체 기판 간의 전압차에 의해 이루어지는 방식으로서, 실제적으로 플로팅 게이트에 인가되는 바이어스에 의존하게 된다. 또한, 게이트 커플링비에 영향을 미치는 요소는 ONO 구조(Oxide/Nitride/Oxide)로 이루어지는 유전체막의 두께와 반도체 기판과 플로팅 게이트를 둘러싸고 있는 유전체막의 면적이 중요하다. 따라서, 다른 캐패시터에 비해 유전체막의 캐패시터가 큰 비중을 차지하고 있다.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 소자 분리막 형성시 플로팅 게이트용 하부 폴리 실리콘층의 스페이스를 정의하고, 후속 월 희생 산화공정 및 월 산화공정을 실시하여 트랜치 내부면에 버드 비크를 형성한 후 플로팅 게이트용 상부 폴리 실리콘층을 형성하여 플로팅 게이트의 스페이스를 형성함으로써 기존의 스텝퍼 방식에 비해 마스크 공정이 스킵(Skip)되어 비용이 감소되고, 자기 정렬 플로팅 방식에 비해 CMP(Chemical Mechanical Polishing)를 이용한 평탄화 공정이 스킵되어 공정 비용 감소의 효과를 얻을 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위해 도시한 플래쉬 메모리 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 버퍼 산화막
14 : 터널 산화막 16 : 하부 폴리 실리콘층
18 : 패드 산화막 20 : 패드 질화막
22 : 트랜치 24 : HDP 산화막
26 : 소자 분리막 28 : 상부 폴리 실리콘층
30 : 플로팅 게이트
본 발명은 반도체 기판 상에 터널 산화막을 형성하는 단계; 상기 터널 산화막 상에 하부 폴리 실리콘층을 형성하는 단계; 상기 하부 폴리 실리콘층 상에 패드 산화막 및 패드 질화막을 형성하는 단계; 상기 반도체 기판에 트랜치를 형성하는 단계; 전체 구조 상부에 산화막을 형성한 후 평탄화 공정을 실시하여 상기 트랜치를 매립시키는 단계; 상기 패드 질화막 및 패드 산화막을 제거하는 동시에 상기 산화막을 과도 식각하기 위해 제 1 식각공정을 실시하는 단계; 및 전체 구조 상부에 상부 폴리 실리콘층을 형성한 후 제 2 식각공정을 실시하여 플로팅 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1a 내지 도 1g은 본 발명의 실시예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위해 도시한 플래쉬 메모리 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 버퍼 산화막(12)을 50Å의 두께로 형성한 후 웰 이온 주입 공정 및 문턱전압 이온 주입 공정을 실시하여 웰 영역 및 불순물 영역(도시하지 않음)을 형성한다. 이때, 문턱전압 이온 주입 공정은 셀 영역만 마스크를 한 후 이온 주입 공정을 실시한다.
한편, 버퍼 산화막(12)을 형성하기전에 반도체 기판(10)에 대해 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액) 또는 BOE(Buffer Oxide Etchant; HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)를 이용한 전처리 세정공정을 실시한다.
도 1b를 참조하면, DHF 또는 BOE를 이용한 세정공정을 실시하여 버퍼 산화막(12)을 제거한 후 버퍼 산화막(12)이 제거된 부위에 터널 산화막(14)을 90 내지 100Å의 두께로 형성한다.
이어서, 전체 구조 상부에 플로팅 게이트용 하부 폴리 실리콘층(16)(이하, '하부 폴리 실리콘층'이라 함)을 800 내지 1000Å의 두께로 형성한 후 그 상부에 패드 산화막(18) 및 패드 질화막(20)을 순차적으로 형성한다. 이때, 하부 폴리 실리콘층(16)은 도프트(Doped) 폴리 실리콘층과 언도프트(Undoped) 폴리 실리콘층의 적층 구조로 형성하되, 하부 폴리 실리콘층(16)을 800Å으로 형성할 경우 도프트 폴리 실리콘층은 600Å으로 형성하고, 언도프트 폴리 실리콘층은 200Å으로 형성한다. 또한, 패드 산화막(18)은 100Å으로 형성하고, 패드 질화막(20)은 1200Å으로 형성한다.
도 1c를 참조하면, 아이솔레이션(ISO) 마스크를 이용한 식각공정을 실시하여 패드 질화막(20), 패드 산화막(18), 하부 폴리 실리콘층(16) 및 터널 산화막(14)을 순차적으로 식각한 후 반도체 기판(10)을 3000Å의 깊이로 식각하여 트랜치(22)을 형성한다.
도 1d를 참조하면, 월(Wall) 희생(SACrificial; SAC) 산화공정을 건식 또는 습식 산화방식으로 실시하여 희생 산화막(도시하지 않음)을 형성한 후 월(Wall) 산화공정을 건식 또는 습식 산화방식으로 실시하여 월 산화막(도시하지 않음)을 형성한다. 여기서, 월 희생 산화공정은 트랜치(22)를 형성하기 위한 식각공정시 손상되거나, 결정 탈구(Crystal Dislocation)되는 반도체 기판(10)의 소정 부위를 완화시키기 위해 실시되고, 월 산화공정은 식각된 반도체 기판(10)의 모서리 부위에 라운딩을 형성시키기 위해 실시된다.
이어서, 하부 폴리 실리콘층(16)과 터널 산화막(14) 사이와, 하부 폴리 실리콘층(16)과 패드 산화막(20) 사이에 건식 또는 습식 산화공정을 실시하여 도시된 'A'와 같이 버드 비크(Birds Beak)를 형성한다. 상기 버드 비크 형성으로 인해, 게이트 전극의 커플링비(coupling ratio)를 높이고, 이후 산화막에 의해 매립된 트렌치로 인해 모트(moat)가 발생되지 않도록 하기 위해 형성한다.
도 1e를 참조하면, 트랜치(22) 내부면에 이온을 주입시키기 위해 필드 블럭킹 이온 주입 공정(Field Blocking Implant)을 실시하되, NMOS의 경우 20KeV의 주입에너지를 인가하는 상태에서 보론(Boron)을 5E13ions/cm2의 도즈량으로 유입시켜 실시한다.
이어서, 전체 구조 상부에 DCS(SiH2Cl2)을 기본으로 하는 HTO(High Temperature Oxide)를 얇게 증착한 후 고온에서 치밀화 공정을 실시하여 라이너(Liner) 산화막(도시하지 않음)을 형성한다. 이때, 치밀화 공정은 1000 내지 1100℃ 고온에서 N2분위기에서 20 내지 30분 동안 실시하며, 이 치밀화 공정에 의해 라이너 산화막의 조직이 치밀해져 식각 저항성이 증가함에 따라 STI 공정시 발생하는 모트의 형성을 억제함과 아울러 누설 전류(Leakage current)를 방지할 수 있다.
이어서, 전체 구조 상부에 트랜치 절연막용 HDP 산화막(24)을 증착한 후 트랜치(22)를 매립하도록 CMP를 이용한 평탄화 공정을 실시하되, 패드 질화막(20)의 두께가 900Å로 남도록 평탄화 공정을 실시한다. 이때, 트랜치 절연막용 HDP 산화막은 트랜치(22) 내부에 보이드(Void)가 발생하지 않도록 하기 위해 갭 필링(Gap filling) 공정을 통해 형성한다.
도 1f를 참조하면, 전체 구조 상부에 대해 산화막 건식 식각공정을 실시하되, 식각 타겟을 1000Å하고, 산화막과 질화막의 선택비를 1:1로 하며, 폴리와 산화막의 선택비를 1:10으로 하여 실시한다. 이로써, 패드 질화막(20)이 모두 제거됨에 따라 종래 기술에서 이루어지는 질화막 스트립 공정을 스킵(Skip)할 수 있다. 또한, 건식 식각공정시 식각 타겟을 잔재하는 패드 질화막(20)의 두께보다 크게 하여 공정을 실시함으로써 HDP 산화막(24)이 과도 식각(Over Etch)되어 하부 폴리 실리콘층(16)보다 낮은 곳에 소자 분리막(26)이 형성된다.
이어서, 전체 구조 상부에 대해 DHF 또는 BOE를 이용한 전처리 세정공정을 실시하되, 식각 타겟을 200Å의 두께 이하로 설정하여 실시한 후 300 내지 900Å의 두께로 플로팅 게이트용 상부 폴리 실리콘층(28)(이하' 상부 폴리 실리콘층'이라 함)을 형성한다.
도 1g를 참조하면, 상부 폴리 실리콘층(28)에 대해 건식 식각공정을 실시하되, 식각 타겟을 상부 폴리 실리콘층(28)의 증착 두께로 실시하여 플로팅 게이트(30)를 형성한다. 이로써, 인접한 플로팅 게이트(30) 간의 스페이는 최소 0.1㎛까지 확보할 수 있다.
이어서, 전체 구조 상부에 ONO 구조의 유전체막(도시하지 않음)을 형성한 후 그 상부에 컨트롤 게이트용 폴리 실리콘층을 2000Å의 두께로 형성한다. 이후의 공정은 일반 공정과 동일함으로 여기서는 생략하기로 한다.
상기에서 설명한 바와 같이 본 발명은 소자 분리막 형성시 플로팅 게이트용 하부 폴리 실리콘층의 스페이스를 정의하고, 후속 월 희생 산화공정 및 월 산화공정을 실시하여 트랜치 내부면에 버드 비크를 형성한 후 플로팅 게이트용 상부 폴리실리콘층을 형성하여 플로팅 게이트의 스페이스를 형성함으로써 기존의 스텝퍼 방식에 비해 마스크 공정이 스킵(Skip)되어 비용이 감소되고, 자기 정렬 플로팅 방식에 비해 CMP(Chemical Mechanical Polishing)를 이용한 평탄화 공정이 스킵되어 공정 비용 감소의 효과를 얻을 수 있다.
Claims (12)
- 반도체 기판 상에 터널 산화막을 형성하는 단계;상기 터널 산화막 상에 하부 폴리 실리콘층을 형성하는 단계;상기 하부 폴리 실리콘층 상에 패드 산화막 및 패드 질화막을 형성하는 단계;상기 반도체 기판에 트랜치를 형성하는 단계;상기 트랜치를 포함한 결과물 전면에 월 희생 산화공정 및 월 산화공정을 순차적으로 수행하는 단계;상기 하부 폴리실리콘층과 상기 터널 산화막 사이와, 상기 하부 폴리실리콘층과 상기 패트 산화막 사이에 버드 비크의 형성을 위한 산화공정을 실시하는 단계;상기 산화공정이 완료된 결과물의 트랜치 내부면에 이온주입공정을 수행하는 단계;상기 이온주입공정이 완료된 결과물의 트랜치 내부면에 라이너 산화막을 형성하는 단계;전체 구조 상부에 산화막을 형성한 후 평탄화 공정을 실시하여 상기 트랜치를 매립시키는 단계;상기 패드 질화막 및 패드 산화막을 제거하는 동시에 상기 산화막을 과도 식각하기 위해 제 1 식각공정을 실시하는 단계; 및전체 구조 상부에 상부 폴리 실리콘층을 형성한 후 제 2 식각공정을 실시하여 플로팅 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 하부 폴리 실리콘층은 도프트 폴리 실리콘층과 언도프트 폴리 실리콘층의 적층구조로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 2 항에 있어서,상기 도프트 폴리 실리콘층은 600Å의 두께로 형성되고, 상기 언도프트 폴리 실리콘층은 200Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 하부 폴리 실리콘층은 800 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- (삭제)
- 제 1 항에 있어서, 상기 이온주입공정은상기 트랜치를 형성한 후 상기 트랜치 내부면에 20KeV의 주입에너지를 인가하는 상태에서 5E13ions/cm2의 도즈량으로 보론을 유입시켜 보론 이온을 주입시켜 수행되는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서, 상기 라이너 산화막은상기 트랜치를 형성한 후 상기 트랜치 내부면에 DCS을 기본으로 하는 HTO를 얇게 증착한 후 고온에서 치밀화 공정을 실시하여 형성하는 단계를 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 평탄화 공정은 CMP 방식으로 실시하되, 상기 패드 질화막이 900Å의 두께로 잔재하도록 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 1 식각공정은 건식 식각공정으로 실시하되, 식각 타겟을 1000Å하고, 산화막과 질화막의 선택비를 1:1로 하며, 폴리와 산화막의 선택비를 1:10으로 하여 실시하는 것을 특징으로 하는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 1 식각공정 후 전체 구조 상부에 대해 DHF 또는 BOE를 이용한 전처리 세정공정을 실시하되, 식각 타겟을 200Å의 두께 이하로 설정하여 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 상부 폴리 실리콘층은 300 내지 900Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 2 식각공정은 건식 식각공정으로 실시하되, 상기 플로팅 게이트의 스페이스를 최소한 0.1㎛가 되도록 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0086878A KR100426487B1 (ko) | 2001-12-28 | 2001-12-28 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
| US10/286,980 US6743676B2 (en) | 2001-12-28 | 2002-11-04 | Method of forming a floating gate in a flash memory device |
| JP2002353517A JP2003229500A (ja) | 2001-12-28 | 2002-12-05 | フラッシュメモリ素子のフローティングゲート形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0086878A KR100426487B1 (ko) | 2001-12-28 | 2001-12-28 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030056613A KR20030056613A (ko) | 2003-07-04 |
| KR100426487B1 true KR100426487B1 (ko) | 2004-04-14 |
Family
ID=19717778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0086878A KR100426487B1 (ko) | 2001-12-28 | 2001-12-28 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6743676B2 (ko) |
| JP (1) | JP2003229500A (ko) |
| KR (1) | KR100426487B1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1518264A1 (en) * | 2002-06-20 | 2005-03-30 | Koninklijke Philips Electronics N.V. | Conductive spacers extended floating gates |
| KR20050048114A (ko) * | 2003-11-19 | 2005-05-24 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100567530B1 (ko) * | 2003-12-30 | 2006-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 산화막 형성 방법 |
| KR100550779B1 (ko) * | 2003-12-30 | 2006-02-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100602322B1 (ko) * | 2004-04-20 | 2006-07-14 | 에스티마이크로일렉트로닉스 엔.브이. | 플래시 메모리 소자의 제조방법 및 이를 통해 제조된플래시 메모리 소자 |
| KR100597646B1 (ko) * | 2004-10-01 | 2006-07-05 | 삼성전자주식회사 | 플래쉬 메모리의 플로팅 게이트 제조 방법 |
| KR100607351B1 (ko) * | 2005-03-10 | 2006-07-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| US20060231908A1 (en) * | 2005-04-13 | 2006-10-19 | Xerox Corporation | Multilayer gate dielectric |
| KR100685730B1 (ko) * | 2005-05-02 | 2007-02-26 | 삼성전자주식회사 | 절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법 |
| US7144773B1 (en) * | 2005-06-01 | 2006-12-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for preventing trenching in fabricating split gate flash devices |
| KR100672164B1 (ko) * | 2005-12-20 | 2007-01-19 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100650857B1 (ko) * | 2005-12-23 | 2006-11-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100731069B1 (ko) * | 2005-12-28 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 플로팅 게이트 및 그 형성방법 |
| US7998809B2 (en) * | 2006-05-15 | 2011-08-16 | Micron Technology, Inc. | Method for forming a floating gate using chemical mechanical planarization |
| US7928499B2 (en) * | 2007-03-07 | 2011-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Profile of flash memory cells |
| KR100885383B1 (ko) * | 2007-09-27 | 2009-02-23 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| JP7164271B2 (ja) * | 2017-10-10 | 2022-11-01 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法および半導体装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012813A (ja) * | 1998-04-22 | 2000-01-14 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| KR20010036044A (ko) * | 1999-10-05 | 2001-05-07 | 윤종용 | 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법 |
| KR20010064595A (ko) * | 1999-12-29 | 2001-07-09 | 윤종용 | 플래시 메모리 장치 제조방법 |
| KR20010065186A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 플래쉬 메모리 소자의 제조방법 |
| EP1179839A2 (en) * | 2000-07-11 | 2002-02-13 | STMicroelectronics S.r.l. | Process for manufacturing a non-volatile memory cell |
| KR20030002352A (ko) * | 2001-06-29 | 2003-01-09 | 삼성전자 주식회사 | 자기정렬된 셸로우 트렌치 소자분리방법 및 이를 이용한불휘발성 메모리장치의 제조방법 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3764177B2 (ja) * | 1994-03-16 | 2006-04-05 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JP3383140B2 (ja) * | 1995-10-02 | 2003-03-04 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| US5840607A (en) * | 1996-10-11 | 1998-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming undoped/in-situ doped/undoped polysilicon sandwich for floating gate application |
| JP3735426B2 (ja) * | 1996-12-11 | 2006-01-18 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP4237344B2 (ja) * | 1998-09-29 | 2009-03-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3173652B2 (ja) * | 1998-10-15 | 2001-06-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3540633B2 (ja) * | 1998-11-11 | 2004-07-07 | 株式会社東芝 | 半導体装置の製造方法 |
| TW490860B (en) * | 1998-12-24 | 2002-06-11 | United Microelectronics Corp | Manufacturing of flash memory cell |
| JP3651760B2 (ja) * | 1999-03-18 | 2005-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
| US6153494A (en) * | 1999-05-12 | 2000-11-28 | Taiwan Semiconductor Manufacturing Company | Method to increase the coupling ratio of word line to floating gate by lateral coupling in stacked-gate flash |
| JP2001068468A (ja) * | 1999-08-30 | 2001-03-16 | Tokyo Electron Ltd | 成膜方法 |
| JP2001118921A (ja) * | 1999-10-19 | 2001-04-27 | Nec Corp | 半導体装置の製造方法 |
| JP3492279B2 (ja) * | 2000-03-21 | 2004-02-03 | Ｎｅｃエレクトロニクス株式会社 | 素子分離領域の形成方法 |
| JP2001284557A (ja) * | 2000-04-03 | 2001-10-12 | Sharp Corp | 不揮発性半導体記憶装置の製造方法 |
| US6358820B1 (en) * | 2000-04-17 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| KR100339890B1 (ko) * | 2000-08-02 | 2002-06-10 | 윤종용 | 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 |
| US6495853B1 (en) * | 2000-08-10 | 2002-12-17 | Advanced Micro Devices, Inc. | Self-aligned gate semiconductor |
| US6326263B1 (en) * | 2000-08-11 | 2001-12-04 | United Microelectronics Corp. | Method of fabricating a flash memory cell |
| JP2002203894A (ja) * | 2001-01-04 | 2002-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6559008B2 (en) * | 2001-10-04 | 2003-05-06 | Hynix Semiconductor America, Inc. | Non-volatile memory cells with selectively formed floating gate |
| US6451654B1 (en) * | 2001-12-18 | 2002-09-17 | Nanya Technology Corporation | Process for fabricating self-aligned split gate flash memory |
| US6475894B1 (en) * | 2002-01-18 | 2002-11-05 | Nanya Technology Corporation | Process for fabricating a floating gate of a flash memory in a self-aligned manner |
-
2001
- 2001-12-28 KR KR10-2001-0086878A patent/KR100426487B1/ko not_active IP Right Cessation
-
2002
- 2002-11-04 US US10/286,980 patent/US6743676B2/en not_active Expired - Fee Related
- 2002-12-05 JP JP2002353517A patent/JP2003229500A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012813A (ja) * | 1998-04-22 | 2000-01-14 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| KR20010036044A (ko) * | 1999-10-05 | 2001-05-07 | 윤종용 | 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법 |
| KR20010064595A (ko) * | 1999-12-29 | 2001-07-09 | 윤종용 | 플래시 메모리 장치 제조방법 |
| KR20010065186A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 플래쉬 메모리 소자의 제조방법 |
| EP1179839A2 (en) * | 2000-07-11 | 2002-02-13 | STMicroelectronics S.r.l. | Process for manufacturing a non-volatile memory cell |
| KR20030002352A (ko) * | 2001-06-29 | 2003-01-09 | 삼성전자 주식회사 | 자기정렬된 셸로우 트렌치 소자분리방법 및 이를 이용한불휘발성 메모리장치의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6743676B2 (en) | 2004-06-01 |
| KR20030056613A (ko) | 2003-07-04 |
| US20030124800A1 (en) | 2003-07-03 |
| JP2003229500A (ja) | 2003-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100426483B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100406180B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100475081B1 (ko) | Sonos형 eeprom 및 그 제조방법 | |
| KR100426487B1 (ko) | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 | |
| US6878588B2 (en) | Method for fabricating a flash memory cell | |
| KR100766232B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| JP2005322928A (ja) | 不揮発性メモリ装置及びその製造方法 | |
| TWI325163B (en) | Method for manufacturing flash memory device and flash memory device | |
| KR20080099460A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100593599B1 (ko) | 반도체 소자의 제조 방법 | |
| US7214586B2 (en) | Methods of fabricating nonvolatile memory device | |
| KR100466188B1 (ko) | 플래시 메모리 셀의 플로팅 게이트 제조방법 | |
| KR20080001272A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR19990017051A (ko) | 반도체 장치의 소자분리 방법 | |
| KR100623339B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| US20100163961A1 (en) | Method for manufacturing semiconductor flash memory and flash memory cell | |
| KR100912961B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR101094522B1 (ko) | 불휘발성 메모리 소자 및 그의 제조방법 | |
| KR101086496B1 (ko) | 비휘발성 메모리 소자의 플로팅 게이트 형성방법 | |
| KR100628245B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100542497B1 (ko) | 반도체 소자의 제조 방법 | |
| Chang et al. | RTCVD oxide and N 2 O anneal for top oxide of ONO film | |
| KR20080086184A (ko) | 반도체 소자의 소자 분리막 및 그 형성 방법 | |
| KR20050086297A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20100127115A (ko) | 전하트랩층을 구비하는 플래시 메모리소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120222 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |