TWI224850B - Lead frame, and method for manufacturing semiconductor device and method for inspecting electrical properties of small device using the lead frame - Google Patents
Lead frame, and method for manufacturing semiconductor device and method for inspecting electrical properties of small device using the lead frame Download PDFInfo
- Publication number
- TWI224850B TWI224850B TW092106017A TW92106017A TWI224850B TW I224850 B TWI224850 B TW I224850B TW 092106017 A TW092106017 A TW 092106017A TW 92106017 A TW92106017 A TW 92106017A TW I224850 B TWI224850 B TW I224850B
- Authority
- TW
- Taiwan
- Prior art keywords
- lead
- frame
- wires
- wire
- semiconductor wafer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/1016—Shape being a cuboid
- H01L2924/10161—Shape being a cuboid with a rectangular active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
1224850 玖、發明說明 【發明所屬之技術領域】 本發明係關於引線框架、使用該引線框架之半導體裝置 之製造方法及小型元件之電氣特性檢查方法。 【先前技術】 廉價的小針腳1C用封裝體已有普及如採用引線框架的 樹脂封裝型半導體裝置,其針腳數量及封裝體尺寸有各種 多樣化。 圖9所示係習知採用S Ο P ( S m a 11 Ο u tl i n e P a C k a g e )型封裝 體的元件中,將在引線框架上已搭載著的IC晶片,利用樹 脂進行模塑之狀態平面透視圖。在圖中,2 2係將半導體晶 片施行樹脂模塑而所形成的封裝體,23係與封裝體22形 成一體的引線框架。引線框架23係具備有:晶片焊墊24、 導線2 5、懸吊導線2 6及連結桿(t i e b a r) 2 7。半導體晶片 2 8係黏晶於晶片焊墊2 4上。導線2 5係由位於封裝體2 2 內的內導線2 5 a、及從內導線2 5 a朝封裝體外側延伸而出 的外導線2 5 b所構成。內導線2 5 a係經由半導體晶片2 8 上的電極焊墊2 9與金屬線3 0而線連結。從內導線2 5 a所 延伸出去的外導線2 5 b乃其前端連接於框架3 1。懸吊導線 26係在半導體晶片28與框架31之間,依橫切外導線25b 之方式而設置著,具有防止在對封裝體2 2進行樹脂模塑 時,產生樹脂流出於外導線2 5 b現象的功能。懸吊導線2 6 係朝平行於晶片焊墊24長度方向的方向延伸,且二端連接 於框架3 1上,具有支撐著晶片焊墊24的功能。 6 312/發明說明書(補件)/92·06/92106017 1224850 其次,針對採用圖9所示引線框架,進行半導體裝置之 製造的方法進行說明。首先’在晶片焊墊2 4上搭載著半導 ife曰b j~i 2 8 ’然後將半導體晶片2 8與內導線2 5 a,利用打線 接合(w i r e b ο n d i n g )法透過金屬線3 0而線連結。接著,利 用轉移模塑(t r a n s f e r m ο 1 d i n g )法,將內導線 2 5 a、半導體 晶片28及金屬線30利用樹脂進行封裝而形成封裝體22。 實際的引線框架係如圖1 0所示,具有元件3 2在引線框架 3 3長度方向上複數並設的構造,各元件3 2係配置呈平行 於外導線3 4長度方向與引線框架3 3長度方向的狀態。其 次’在圖9中,將連結桿27、外導線25b前端及懸吊導線 2 6予以切斷,並藉由將外導線2 5 b彎曲加工爲既定形狀, 而完成樹脂封裝型半導體裝置。圖1 1 ( a)所示係經完成樹脂 封裝型半導體裝置的平面圖,圖1 1 (b)係其側視圖。 【發明內容】 (發明所欲解決之問題) 但是,習知依此被各個切開的半導體裝置,便藉由在各 導線部上連接著電極端子,而執行電氣特性的檢查。可是, 在爲針對一個個半導體裝置進行檢查方面,因爲必須再每 次測量時便將半導體裝置設置於既定的檢查位置,因此便 產生在作業上需要時間的問題。此外,各半導體裝置因爲 較小,因此將產生較難取用,且在檢查時或搬送時等之時 所產生的脫落現象,而容易發生;ί AM(阻塞)的問題。此外, 必須配合封裝體尺寸準備檢查用夾具,因此亦將造成成本 負擔的問題。 7 312/發明說明書(補件)/92-06/92106017 1224850 本發明乃有鑒於此類問題點。即,本發明之目的在於提 供一種可有效率執行電氣特性檢查的引線框架及使用該引 線框架的半導體裝置之製造方法。 再者,本發明的另一目的再於提供一種效率佳的小型元 件z電氣特性檢查方法。 本發明的再另一目的及優點,由下述中可明顯得知。 (解決問題之手段) 本案申請專利範圔第1項的發明乃一種引線框架,係具 備有: 框架; 二端連接於上述框架上的懸吊導線; 由上述懸吊導線所支撐著,並搭載著半導體晶片的晶片 焊墊; 前端透過金屬線連接於上述半導體晶片上之電極的複 數個內導線; 從上述內導線末端朝上述半導體晶片下上延伸而出,前 端呈未連接於其他任何部分之自由狀態的複數個外導線; 位於上述內導線附近,且橫切上述外導線,而二端則連 接於上述框架上的第1連結桿; 位於上述外導線前端附近,且橫切上述外導線,而二端 則連接於上述框架上的第2連結桿;以及 從上述框架之上述外導線前端的相對向面,朝上述外導 線前端突設而出,長邊爲平行於上述複數個外導線所排列 方向,且長度爲與上述複數個外導線整體所佔長度大致相 8 312/發明說明書(補件)/92-06/92106017 1224850 等長度的矩形狀支撐部; 其中’上述框架係在上述外導線延伸方向的垂直方向上 排列複數個’相鄰上述框架間的上述外導線間隔,實質上 爲上述框架內的上述外導線間隔η倍(n爲整數)。 本案申請專利範圍第2項的發明乃一種半導體裝置之製 造方法,係包括有: 準備下述引線框架的步驟,該引線框架係具備有: 框架; 二端連接於上述框架上的懸吊導線; 由上述懸吊導線所支撐著,並搭載著半導體晶片的晶片 焊墊; 前端透過金屬線連接於上述半導體晶片上之電極的複 數個內導線; 從上述內導線末端朝上述半導體晶片下上延伸而出,前 端呈未連接於其他任何部分之自由狀態的複數個外導線; 位於上述內導線附近,且橫切上述外導線,而二端則連 接於上述框架上的第1連結桿; 位於上述外導線前端附近,且橫切上述外導線,而二端 則連接於上述框架上的第2連結桿;以及 從上述框架之上述外導線前端的相對向面,朝上述外導 線前端突設而出,長邊爲平行於上述複數個外導線所排列 方向’且長度爲與上述複數個外導線整體所佔長度大致相 等長度的矩形狀支撐部; 其中’上述框架係在上述外導線延伸方向的垂直方向上 9 312/發明說明書(補件)/92-06/92]06017 1224850 排列複數個’相鄰上述框架間的上述外導線間隔,實質上 爲上述框架內的上述外導線間隔n倍(11爲整數); 在上述晶片焊墊上搭載著半導體晶片的步驟; 將上述內導線透過上述金屬線而電氣連接於上述半導 體晶片上的步驟; 將上述半導體晶片、上述晶片焊墊、上述金屬線、及上 述內導線,利用樹脂進行封裝而形成小型元件的步驟; 將上述外導線前端與上述導線支撐部,利用樹脂進行封 裝的步驟; 將上述第1連結桿與上述第2連結桿予以切斷,而將上 述外導線呈電氣獨立狀態的步驟; 採用複數電極端子實質上在上述框架內,依上述外導線 間隔之1 / m倍(m爲整數)間隔排列的檢查用夾具,將上述 電極端子連接於上述外導線,而執行上述小型元件之電氣 特性檢查的步驟; 切斷去除上述懸吊導線的步驟;
將上述導線支撐部切離開上述框架的步驟; H 對上述外導線施行加工的步驟;以及 將上述導線支撐部予以切斷去除的步驟。 本案申請專利範圍第3項的發明乃一種小型元件之電氣 特性檢查方法,係在將複數個半導體晶片搭載於共通的引 線框架中’並將複數導線連接於各個半導體晶片之後,再 利用樹脂將此半導體晶片進行封裝而所形成的複數個小型 元件之電氣特性檢查方法;乃 10 312/發明說明書(補件)/92-06/92106017 1224850 採用將電子端子依等間隔複數排列的檢查用夾具; 將上述檢查用夾配置呈使上述導線的排列方向、與上述 端子的排列方向爲相同之狀態; 將上述電極端子連接於,實質上依上述電極端子間之間 隔的η倍(n爲整數)間隔所配置的上述導線。 本案申請專利範圍第4項的發明乃申請專利範圍第3項 所述之小型元件之電氣特性檢查方法,其中,上述導線係 朝上述半導體晶片的上下延伸; 上述小型元件係排列於上述導線延伸方向的垂直方向 上。 【實施方式】 以下,針對本發明實施形態,參照圖式進行詳細說明。 圖1所示係本發明的引線框架及使用該引線框架之半導 體裝置的較佳態樣平面透視圖。如圖所示,本發明的引線 框架1係具備有:框架2、晶片焊墊3、內導線4、外導線5、 懸吊導線6、第1連結桿7、第2連結桿8及導線支撐部 9 (以下亦有將「內導線」與「外導線」合倂統稱「導線」 的情況)。晶片焊墊3係由朝平行於其長度方向之方向延伸 的懸吊導線6所支撐著。懸吊導線6二端係連接於框架2。 內導線4之一端係透過金屬線1 2,而連接於晶片焊墊3上 所載置的半導體晶片1 〇上所設置的電極焊墊1 1。而內導 線4的另一端則連設於外導線5,外導線5由圖1中觀之, 係朝上下延伸。 本發明的特徵在於:外導線前端 5 a並未連接於框架 2 11 312/發明說明書(補件)/92-06/92106017 1224850 上,各個前端將呈自由狀態。此處所謂的「自由狀態」,係 指外導線前端並未連接於其他任何部分,利用切斷後述的 第1連結桿與第2連結桿,俾使各外導線呈電氣獨立狀態。 再者,本發明的特徵在於:藉由將從框架2所突設的導線 支撐部9與外導線前端部5 b,利用絕緣性樹脂1 3進行模 塑,而支撐固定著各外導線5。導線支撐部9係從外導線5 的相對向面1 4朝外導線前端5 a突設而出。此外,導線支 撐部9係具有矩形形狀,其長邊係平行於外導線排列的方 向。導線支撐部9的長邊長度最好爲外導線整體所佔的長 g 度,即大致等於從其中一端的外導線起至另一端外導線間 的長度d ^。若過短的話,將頗難適當的支撐著外導線;反 之,若過長的話,因爲在與框架2間的間隔將變短,因此 將造成模塑作業上的困難。此外,相關導線支撐部9的短 邊,若此長度過長的話,則因爲與外導線前端5 a間的間隔 將縮短,因此外導線間恐將形成導通狀態,另一方面,若 過短的話,將難適當地支持外導線。所以,導線支撐部9 的短邊長度最好設定爲在此之間的既定長度。 着 再者,本發明的特徵在於:在外導線上,設置著第1連結 桿與第2連結桿。 在圖1中,第1連結桿7係如同習知,位於內導線4附 近,且設置於橫切外導線5的方向。藉此,當利用樹脂將 半導體晶片1 〇等進行模塑之際,便可防止樹脂〗5滲出於 外導線5俾可進行高精度的模塑。此外,第2連結桿8乃 本發明所新設置的連結桿,位於外導線前端部5 b附近,並 12 3^/發明說明書(補件)/9106/92106017 1224850 設置在橫切外導線5的方向上。第2連結桿8的寬度係可 等於第1連結桿7的寬度。藉由設置第2連結桿s ’便可 防止在將外導線前端部5 b與導線支撐部9 ’利用樹脂13 進行模塑之際’可防止樹脂13滲出於外導線5的現象發 生。另外,第1連結桿7與第2連結桿8均爲二端連接於 框架2上。 在本發明中,利用樹脂1 3與樹脂1 5進行模塑之後,便 切斷第1連結桿7與第2連結桿8 °因爲外導線前端部5 b 並未連接於框架2上而呈自由狀態’因此藉由切斷第1連 φ 結桿7與第2連結桿8,便可使各外導線5呈電氣獨立狀 態。 圖2所示係本發明的引線框架整體圖之一例。在本發明 中,框架1 6係具有在引線框架1 7長邊方向上複數個排列 的構造,各框架1 6的特徵在於:配設於外導線1 8延伸方向 的垂直方向上。藉此各元件的外導線1 8便配置呈朝引線框 架1 7長邊方向整齊排列的狀態。本發明的特徵在於:將各 元件配置呈相鄰元件間的外導線間隔d2,爲各元件中的外 ® 導線間隔d3之η倍(η爲整數)的狀態。譬如當各元件中的 外導線依0.4mm間距排列的情況下,便將各元件配置爲相 鄰元件間的外導線間隔(〇 · 4 X n) m m的狀態。 在圖3中,直線A與直線A’係安裝著未圖示的電氣特性 評估用電極端子的檢查用夾具。電極端子間隔乃配設呈譬 如與屬於測量對象的元件1 9的外導線2 0間隔爲相等的間 隔。換句話說,在各元件中,當外導線依0.4mm間距排列 13 312/發明說明書(補件)/92-06/92106017 1224850 的情況時,電極端子亦依〇 . 4 m m間距排列著。此情況下’ 即便在無外導線(對應於元件間)的處所,亦無須拔除電極 端子,橫跨直線A與直線A ’整體均依0.4 m m間距排列著 電極端子。因爲依元件1 9間的外導線2 0間隔,爲各元件 1 9中之外導線2 0間隔的n倍(n爲整數)之方式,配置著各 元件1 9,因此對任何元件1 9而言,外導線2 0均不致產生 偏離電極端子的情形。換句話說,各元件1 9的各外導線 2 0與電極端子間的接觸可在一次的操作中便完成。此外, 無須將各元件1 9切離開引線框架1 7之後才進行測量,可 在引線框架1 7與元件1 9呈一體的狀態下,檢查各元件1 9 的電氣特性。 再者,僅要屬於元件的外導線5係依電極端子間間隔m 倍(m爲整數)之間隔進行配設的話,便可採用共通的檢查 用夾具進行電氣特性的檢查。譬如電極端子依〇 . 4 m m間距 排列的檢查用夾具,不僅可適用於外導線依〇 . 4 m m間距排 列的元件,亦可適用於依〇 . 8 mm間距排列的元件。所以, 即便元件的針腳數、封裝體尺寸、封裝體厚度等產生變化 的情況下’仍可在無須改變檢查用夾具的情況下進行檢查。 其次’針對在本發明的引線框架中搭載著半導體晶片而 製丰導體裝置的方法,採用圖1〜圖7進行說明。 首先’準備本發明的引線框架。如圖2所示,藉由衝孔 由如鎳(N i)-鐵(F e)合金所構成的金屬板,便形成如圖1所 示形狀的圖案爲朝長邊方向排列的引線框架丨7。各圖案係 如圖1所示,具備有:框架2、懸吊導線6、晶片焊墊3、 14 312/發明說明書(補件)/92-06/92106017 A^485〇 內導線4、外導線5、第1連結桿7、第2連結桿8及導線 支撐部9,該等可一體形成。此外,如圖2所示,在本發 明中,各圖案係形成框架1 6的長邊方向垂直於引線框架 1 7的長邊方向之狀態,同時配置呈相鄰圖案間的外導線1 8 間隔d2,爲各圖案中的外導線1 8間隔之η倍(n爲整數)。 其次,採用圖1與圖3〜7,針對在本發明的引線框架中 搭載著半導體晶片而製造半導體裝置的方法,進行說明。 如圖1所示’在晶片焊墊3上黏晶著半導體晶片1 0。然後, 將半導體晶片1 〇表面上所形成的電極焊墊1 1與內導線4 ^ 進行導線搭接。具體而言,將電極焊墊i〗與內導線4利用 金屬線1 2進行線連結。金屬線1 2係可採用如高純度的金 (A u )細線。 其次,利用轉移模塑法,將半導體晶片1 〇、晶片焊墊3、 金屬線1 2及內導線4利用樹脂1 5進行封裝而形成封裝 體。在本發明中,特徵在於:更將外導線前端部5 b與導線 支撐部9利用樹脂1 3進行封裝。該等封裝可同時進行。此 外,樹脂1 5與樹脂1 3可爲相同的樹脂,可採用如環氧樹 着 脂或矽膠樹脂等。本發明的引線框架1乃因爲在內導線4 附近設置著第1連結桿7,同時在外導線前端部5b附近設 置著第2連結桿8,因此便可分別防止在封裝時,樹脂1 5 與樹脂1 3滲出於外導線5的現象發生,可依高精度進行封 裝。 其次’切斷第1連結桿7與第2連結桿8而形成如圖4 所示狀態。藉此各外導線5便處於電氣獨立狀態。但是, 15 312/發明說明書(補件)/92-06/92106017 1224850 因爲其他處所並未切斷,因此如圖3所示,各元件1 9仍處 於與引線框架2 1 —體化的狀態。在此狀態下,針對各元件 1 9的電氣特性進行檢查之後,便切斷去除圖1中的懸吊導 線6。此外,將導線支撐部9從框架2切斷。經由以上的 操作,各元件1 9便將切離開引線框架2 1而呈個別化。 依此的話,在本發明中,特徵在於:當元件從引線框架切 離開之際,並非切斷外導線部分,而是將導線支撐部切離 開框架。所以,如圖5所示,在經個別化的元件中,導線 支撐部便透過樹脂1 3而連接於外導線5前端部。在此狀態 g 下,將外導線5彎曲加工呈既定形狀。因爲外導線5乃利 用導線支撐部而支撐固定著,因此可安定的施行彎曲加工 處理。譬如若外導線間的間距變狹窄的話,因爲外導線本 身的寬度將變細,因此當考慮外導線截面的情況時,此截 面將形成相對於橫(相當於導線寬度方向)向爲縱方向的長 形狀。所以,在彎曲加工時,外導線便將容易朝橫向產生 變形。但是,依照本發明的話,因爲在利用導線支撐部支 撐固定著外導線的狀態下進行彎曲加工,因此外導線便不 · 致此種變形,可加工爲所需的形狀。圖6所示係經彎曲加 工後的本發明元件側視圖。 其次,在圖6中,藉由切斷外導線5而將導線支撐部切 一齊離開樹脂13,便可製造樹脂封裝型半導體裝置。圖7(a) 所示係已完成的本實施形態半導體裝置之平視圖,圖7(b) 所示係其側視圖。 其次,針對採用本發明的引線框架,檢查元件電氣特性 16 312/發明說明書(補件)/92-06/92106017 1224850 的方法進行說明。在切斷第1連結桿與 外導線呈電氣獨立狀態之後,如圖3 j 之外導線2 0排列方向的平行方向(外導 直方向)上,配置著直線 A 5 A ’所示的檢 安裝著檢查用夾具之未圖示電極端子, 與外導線2 0排列方向爲相同方向的狀1 夾具乃連接著未圖示的測量裝置,藉由 具上的電極端子連接於外導線2 0上, 的電氣特性。 圖8所示係圖3中直線A所示檢查用 放大平視圖。電極端子3 5係譬如依與各 d 3爲相等的間隔d 3進行配置。此外,各 間的外導線間隔d 2爲各元件中之外導I 爲整數)之狀態。藉此,僅要使測量用夾 接觸到元件之一個外導線的話,便可使 接觸於外導線,任何元件均不致產生外 的現象。所以,因爲可在元件與引線框 執行電氣特性的檢查,因此可大幅縮短 且不需要因爲在經個別化的較小半導體 查,因此即便封裝體變小的情況時,亦 落等問題。 再者,僅要屬於具有依電極端子間間 間隔進行配置之外導線的元件的話,便 用夾具進行電氣特性的檢查。此事項亦 312/發明說明書(補件)/92-06/92106017 .第2連結桿而使各 听示,在各元件19 線2 0延伸方向的垂 查用夾具。藉此已 便將配置呈排列於 酵、。此外,各檢查用 將安裝於檢查用夾 便可檢查各元件1 9 夾具與導線部分的 元件的外導線間隔 元件係配置呈元件 泉間隔d3的η倍(n 具之一個電極端子 其他所有電極端子 導線偏離電極端子 架成一體的狀態下 檢查所需時間。而 裝置狀態下進行檢 可消除從夾具上脫 鬲之η倍(η爲整數) 可採用共通的檢查 可換成下述說法。 17 1224850 換句話說,針對依元件間之外導線間隔配置呈元件內之外 導線間隔的N !倍(N!爲整數)之狀態的引線框架’可採用電 極端子間間隔爲元件內之外導線間隔的1/N2(N2爲整數)之 檢查用夾具進行檢查° 譬如,電極端子依0 · 4 m m排列著的檢查用夾具,不僅可 適用於外導線依〇 · 4 ( N 2 = 1 ) 111 111間距排列的元件’亦可適用 於依0.8 (N 2 = 2) mm間距排列的元件。此外’此情況下’相 鄰元件間的間隔將爲(0.4 x N 1 )倍或(0 · 8 x N 1 )倍。所以’即 便元件的針腳數量、封裝體尺寸、封裝體厚度等產生變化 _ 的狀況下,仍可在無須更換檢查用夾具的情況下進行檢查。 再者,如圖1所示,利用半導體晶片1 〇所封裝的封裝 體將利用懸吊導線6而支撐著’同時亦透過外導線5與樹 脂1 3而被導線支撐部9所支撐著。一般懸吊導線爲當利用 爾後步驟切離開框架時’能減輕對封裝體造成損傷(樹脂斷 裂等),便設定爲寬度較狹窄的構造。所以,當僅利用懸吊 導線支撐著封裝體的情況時,在步驟過程中,恐將產生懸 吊導線的變形或斷裂現象。因爲若懸吊導線產生變形或斷 · 裂的話,封裝體將產生偏離既定位置現象,因而外導線的 位置亦將產生偏離既定位置的現象。隨此現象,外導線與 檢查用夾具之電極端子間的接觸便將較爲困難,而無法執 行適當的檢查。但是,依照本發明的話,因爲封裝體乃利 用導線支撐部而支撐著,因此懸吊導線產生變形或斷裂的 可能性較低。此外,即便懸吊導線產生變形或斷裂的情況 時,因爲導線支撐部仍支撐著外導線與封裝體,因此該等 18 312/發明說明書(補件)/92-06/92106017 1224850 將不致偏離既定位置,可執行適當的檢查。 再者,因爲外導線乃利用導線支撐部而支撐固定著,因 此即便電極端子接觸到外導線的情況下,外導線亦不致產 生變形,可執行適當的檢查。 再者,在本實施形態中’雖採用η倍(η爲整數)、m倍(m 爲整數)等表達方式,但是並未必一定要屬於數學上正確涵 義的整數倍,僅要實質上爲整數倍的話便可。譬如當元件 內的外導線間隔依0.4mm間距進行配置的情況時,所採用 的檢查用夾具之電極端子即便並非正確的依〇.4mm間距排 列,僅要屬於測量上不致產生問題之範圍內的話便可,可 些微偏離0.4mm。元件間的外導線間隔亦同。 在本實施形態中,雖例示著元件僅朝引線框架長邊方向 排列呈一列的例子,惟本發明並不僅限於此。譬如亦可適 用於圖2所示元件在圖中上下排列複數段的情況。 再者,在本實施形態中,雖針對具S OP型封裝體的半導 體裝置進行說明,惟本發明並不僅限於此。譬如亦可適用 具 TSOP(Thin Small Outline Package)的半導體裝置。 (發明之效果) 依照本發明申請專利範圍第1項所述之引線框架的話, 可在元件與引線框架呈一體的狀態下執行電氣特性檢查。 此外,因爲導線支撐部支撐著封裝體與外導線,因此便可 減少懸吊導線或外導線產生變形的現象。 依照本發明申請專利範圍第2項所述之半導體裝置之製 造方法的話,因爲可大幅縮短檢查所需的時間,同時可解 19 312/發明說明書(補件)/92-06/92106017 1224850 除半導體裝置從夾具上產生脫落等問題,因此可提升生產 性。此外,即便元件的針腳數等產生變化的情況下,因爲 可採用共通的檢查用夾具進行檢查,因此可降低製造成本。 依照本發明申請專利範圍第3或4項所述之小型元件之 電氣特性檢查方法的話,因爲可在元件與引線框架呈一體 狀態下進行電氣特性的檢查,因此可大幅縮短檢查所需的 時間。此外,即便元件的針腳數等產生變化的情況下,仍 可採用共通的檢查用夾具進行檢查。 【圖式簡單說明】 圖1爲本發明之引線框架及使用該引線框架之元件的平 面透視圖。 圖2爲本發明之引線框架的平面圖。 圖3爲針對本發明之電氣特性檢查方法的說明圖。 圖4爲本發明之引線框架及使用該引線框架之元件的電 氣特性檢查時之示意平面圖。 圖5爲本發明之切離開引線框架後之元件的平面圖。 圖6爲本發明之切離開引線框架後之元件,經彎曲加工 後的側視圖。 圖7(a)、(b)爲本實施形態的半導體裝置,其中,(a)爲 平面圖,(b )爲側視圖。 圖8爲針對本發明之電氣特性檢查方法的說明圖。 圖9爲習知引線框架及使用該引線框架之元件的平面透 視圖。 圖1 0爲習知引線框架的平面圖。 20 312/發明說明書(補件)/92-06/92106017 1224850 圖11(a)、(b)爲習知半導體裝置,其中,(a)爲平面圖, (b)爲側視圖。 (元件符號說明) 1 引線框架 2 框架 3 晶片焊墊 4 內導線 5 外導線 5 a 外導線前端 5 b 外導線前端部 6 懸吊導線 7 第1連結桿 8 第2連結桿 9 導線支撐部 10 半導體晶片 11 電極焊墊 12 金屬線 13 樹脂 14 外導線的相對向面 15 樹脂 16 框架 17 引線框架 18 外導線 19 元件 21
312/發明說明書(補件)/92-06/92106017 1224850 2 0 外 導 線 2 1 引 線 框 架 22 封 裝 體 23 引 線 框 架 24 晶 片 焊 墊 2 5 導 線 2 5a 內 導 線 25b 外 導 線 26 懸 吊 導 線 27 連 結 桿 2 8 半 導 體 晶片 29 電 極 焊 墊 3 0 金 屬 線 3 1 框 架 32 元 件 3 3 引 線 框 架 34 外 導 線 3 5 電 極 端 子
312/發明說明補件)/92-06/92106017 22
Claims (1)
1224850 拾、申請專利範圍 1.一種引線框架,係具備有: 框架; 二端連接於上述框架上的懸吊導線; 由上述懸吊導線所支撑著,並搭載著半導體晶片的晶片 焊墊; 前端透過金屬線連接於上述半導體晶片上之電極的複 數個內導線; iAt上述內導線末端朝上述半導體晶片下上延伸而出’則 端呈未連接於其他任何部分之自由狀態的複數個外導線; 位於上述內導線附近,且橫切上述外導線,而二端則連 接於上述框架上的第1連結桿; 位於上述外導線前端附近,且橫切上述外導線,而二端 則連接於上述框架上的第2連結桿;以及 從上述框架之上述外導線前端的相對向面,朝上述外導 線前端突設而出,長邊爲平行於上述複數個外導線所排列 方向,且長度爲與上述複數個外導線整體所佔長度大致相 · 等長度的矩形狀支撐部; 其中’上述框架係在上述外導線延伸方向的垂直方向上 排列複數個,相鄰上述框架間的上述外導線間隔,實質上 爲上述框架內的上述外導線間隔n倍(n爲整數)。 2·—種半導體裝置之製造方法,係包括有: 準備下述引線框架的步驟,該引線框架係具備有: 框架; 312/發明說明書(補件)/92-06/92106017 23 1224850 二端連接於上述框架上的懸吊導線; 由上述懸吊導線所支撐著,並搭載著半導體晶片的晶 片焊墊; 前端透過金屬線連接於上述半導體晶片上之電極的 複數個內導線; 從上述內導線末端朝上述半導體晶片下上延伸而 出,前端呈未連接於其他任何部分之自由狀態的複數個 外導線; 位於上述內導線附近,且橫切上述外導線,而二端則 連接於上述框架上的第1連結桿; 位於上述外導線前端附近,且橫切上述外導線,而二 端則連接於上述框架上的第2連結桿;以及 從上述框架之上述外導線前端的相對向面,朝上述外 導線前端突設而出,長邊爲平行於上述複數個外導線所 排列方向,且長度爲與上述複數個外導線整體所佔長度 大致相等長度的矩形狀支撐部; 其中’上述框架係在上述外導線延伸方向的垂直方向 上排列複數個,相鄰上述框架間的上述外導線間隔,實 質上爲上述框架內的上述外導線間隔n倍(n爲整數); 在上述晶片焊墊上搭載著半導體晶片的步驟; 將上述內導線透過上述金屬線而電氣連接於上述半 導體晶片上的步驟; 將上述半導體晶片、上述晶片焊墊、上述金屬線及上 述內導線’利用樹脂進行封裝而形成小型元件的步驟; 312/發明說明書(補件)/92-06/92106017 24 1224850 將上述外導線前端與上述導線支撐部,利用樹脂進行 封裝的步驟; 將上述第1連結桿與上述第2連結桿予以切斷,而將 上述外導線呈電氣獨立狀態的步驟; 採用複數電極端子實質上在上述框架內,依上述外導 線間隔之1 /m倍(m爲整數)間隔排列的檢查用夾具,將 上述電極端子連接於上述外導線,而執行上述小型元件 之電氣特性檢查的步驟; 切斷去除上述懸吊導線的步驟; 將上述導線支撐部切離開上述框架的步驟; 對上述外導線施行加工的步驟;以及 將上述導線支撐部予以切斷去除的步驟。 3 . —種小型元件之電氣特性檢查方法,係在將複數個半 導體晶片搭載於共通的引線框架中,並將複數導線連接於 各個半導體晶片之後,再利用樹脂將此半導體晶片進行封 裝而所形成的複數個小型元件之電氣特性檢查方法,其特 徵在於: _ 採用將電子端子依等間隔複數排列的檢查用夾具; 將上述檢查用夾配置呈使上述導線的排列方向、與上 述端子的排列方向爲相同之狀態; 將上述電極端子連接於,實質上依上述電極端子間之 間隔的η倍(η爲整數)間隔所配置的上述導線。 4 .如申請專利範圍第3項之小型元件之電氣特性檢查方 法,其中,上述導線係朝上述半導體晶片的上下延伸;而 25 312/發明說明書(補件)/92-06/92106017 1224850 上述小型元件係排列於上述導線延伸方向的垂直方向上。
312/發明說明書(補件)/92-06/92106017 26
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002217694A JP4111767B2 (ja) | 2002-07-26 | 2002-07-26 | 半導体装置の製造方法および小型素子の電気特性検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200405537A TW200405537A (en) | 2004-04-01 |
TWI224850B true TWI224850B (en) | 2004-12-01 |
Family
ID=30437653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW092106017A TWI224850B (en) | 2002-07-26 | 2003-03-19 | Lead frame, and method for manufacturing semiconductor device and method for inspecting electrical properties of small device using the lead frame |
Country Status (6)
Country | Link |
---|---|
US (1) | US6836004B2 (zh) |
JP (1) | JP4111767B2 (zh) |
KR (1) | KR100538020B1 (zh) |
CN (1) | CN1288736C (zh) |
DE (1) | DE10306286A1 (zh) |
TW (1) | TWI224850B (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004253706A (ja) * | 2003-02-21 | 2004-09-09 | Seiko Epson Corp | リードフレーム、半導体チップのパッケージング部材、半導体装置の製造方法、及び、半導体装置 |
US7271471B2 (en) * | 2003-06-17 | 2007-09-18 | Dai Nippon Printing Co., Ltd. | Metal substrate apparatus, method of manufacturing an IC card module apparatus, and an IC card module apparatus |
US7709943B2 (en) * | 2005-02-14 | 2010-05-04 | Daniel Michaels | Stacked ball grid array package module utilizing one or more interposer layers |
US20060202320A1 (en) * | 2005-03-10 | 2006-09-14 | Schaffer Christopher P | Power semiconductor package |
US20080265923A1 (en) * | 2007-04-27 | 2008-10-30 | Microchip Technology Incorporated | Leadframe Configuration to Enable Strip Testing of SOT-23 Packages and the Like |
TW200921880A (en) | 2007-11-12 | 2009-05-16 | Orient Semiconductor Elect Ltd | Lead frame structure and applications thereof |
CN103855119A (zh) * | 2012-12-07 | 2014-06-11 | 三垦电气株式会社 | 半导体模块、半导体装置及其制造方法 |
JP6673012B2 (ja) * | 2016-05-26 | 2020-03-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5541447A (en) * | 1992-04-22 | 1996-07-30 | Yamaha Corporation | Lead frame |
US5539251A (en) * | 1992-05-11 | 1996-07-23 | Micron Technology, Inc. | Tie bar over chip lead frame design |
JPH06132464A (ja) | 1992-10-15 | 1994-05-13 | Fuji Xerox Co Ltd | 半導体集積回路の組立方法 |
GB2320965B (en) | 1993-11-25 | 1998-08-26 | Motorola Inc | Method for testing electronic devices attached to a leadframe |
KR0145768B1 (ko) * | 1994-08-16 | 1998-08-01 | 김광호 | 리드 프레임과 그를 이용한 반도체 패키지 제조방법 |
JP2806328B2 (ja) * | 1995-10-31 | 1998-09-30 | 日本電気株式会社 | 樹脂封止型半導体装置およびその製造方法 |
JPH09129815A (ja) | 1995-11-07 | 1997-05-16 | Hitachi Ltd | 半導体装置の製造方法およびその製造方法に用いるリードフレーム |
JP3420057B2 (ja) * | 1998-04-28 | 2003-06-23 | 株式会社東芝 | 樹脂封止型半導体装置 |
JP2000188366A (ja) * | 1998-12-24 | 2000-07-04 | Hitachi Ltd | 半導体装置 |
KR100355796B1 (ko) * | 1999-10-15 | 2002-10-19 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조 |
JP3664045B2 (ja) * | 2000-06-01 | 2005-06-22 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP3470111B2 (ja) * | 2001-06-28 | 2003-11-25 | 松下電器産業株式会社 | 樹脂封止型半導体装置の製造方法 |
-
2002
- 2002-07-26 JP JP2002217694A patent/JP4111767B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-15 US US10/342,398 patent/US6836004B2/en not_active Expired - Fee Related
- 2003-02-14 DE DE10306286A patent/DE10306286A1/de not_active Ceased
- 2003-03-19 TW TW092106017A patent/TWI224850B/zh not_active IP Right Cessation
- 2003-03-26 KR KR10-2003-0018848A patent/KR100538020B1/ko not_active IP Right Cessation
- 2003-03-27 CN CNB031082971A patent/CN1288736C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20040018663A1 (en) | 2004-01-29 |
CN1288736C (zh) | 2006-12-06 |
JP4111767B2 (ja) | 2008-07-02 |
DE10306286A1 (de) | 2004-02-12 |
KR20040010075A (ko) | 2004-01-31 |
KR100538020B1 (ko) | 2005-12-21 |
JP2004063616A (ja) | 2004-02-26 |
US6836004B2 (en) | 2004-12-28 |
CN1471149A (zh) | 2004-01-28 |
TW200405537A (en) | 2004-04-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5413970A (en) | Process for manufacturing a semiconductor package having two rows of interdigitated leads | |
US5817535A (en) | LOC SIMM and method of fabrication | |
US9171766B2 (en) | Lead frame strips with support members | |
US20170005030A1 (en) | Flat No-Leads Package With Improved Contact Pins | |
CN102709268B (zh) | 半导体器件及其制造方法 | |
CN104241238A (zh) | 基于引线框的半导体管芯封装 | |
TWI224850B (en) | Lead frame, and method for manufacturing semiconductor device and method for inspecting electrical properties of small device using the lead frame | |
US20110068445A1 (en) | Chip package and process thereof | |
WO1999054932A1 (en) | Leadless array package | |
JP3160994U (ja) | 樹脂成形リードフレーム | |
CN105609441A (zh) | 用于制造半导体装置的方法 | |
US8610253B2 (en) | Lead frame, semiconductor device, and method of manufacturing semiconductor device | |
JP2003031595A (ja) | 半導体パッケージの製造方法および半導体パッケージ | |
JP2004063616A5 (zh) | ||
CN114300420A (zh) | 半导体封装 | |
CN103730376B (zh) | 封装测试方法 | |
JP2009152324A (ja) | 半導体装置の製造方法 | |
KR970002136B1 (ko) | 반도체 패키지 | |
JPH09330962A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH0334358A (ja) | 樹脂封止型半導体装置の製造方法 | |
CN117393505A (zh) | 封装件和用于制造封装件的方法 | |
JPH09115951A (ja) | 半導体装置及びその製造方法 | |
US20020003301A1 (en) | Method of connecting a die in an integrated circuit module | |
JP2005109007A (ja) | 半導体装置およびその製造方法 | |
JP2009060010A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |