CN1288736C - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN1288736C
CN1288736C CNB031082971A CN03108297A CN1288736C CN 1288736 C CN1288736 C CN 1288736C CN B031082971 A CNB031082971 A CN B031082971A CN 03108297 A CN03108297 A CN 03108297A CN 1288736 C CN1288736 C CN 1288736C
Authority
CN
China
Prior art keywords
lead
mentioned
outer lead
frame
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB031082971A
Other languages
English (en)
Other versions
CN1471149A (zh
Inventor
道井一成
筱永直之
仙波伸二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1471149A publication Critical patent/CN1471149A/zh
Application granted granted Critical
Publication of CN1288736C publication Critical patent/CN1288736C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

本发明的课题是，提供可高效地进行电特性检查的引线框架、使用了它的半导体器件的制造方法和效率高的小型元件的电特性检查方法。具有与框架连接的悬吊引线、安装半导体芯片的管芯底座、前端与该半导体芯片上的电极连接的内引线、从该内引线的末端延伸且前端与其它任何部分都不连接的处于自由状态的外引线、形成树脂封装区的第1连条和第2连条以及从与框架的外引线的前端相向的面向外引线的前端突出的矩形形状的引线支撑部，框架在对外引线延伸的方向垂直的方向呈多个并行排列，使用了相邻框架间的外引线的间隔为框架内的外引线的间隔的整数倍的引线框架。

Description

半导体器件的制造方法
技术领域
本发明涉及引线框架、使用了它的半导体器件的制造方法以及小型元件的电特性检查方法。
背景技术
作为廉价的小管脚IC用封装，应用引线框架的树脂密封型的半导体器件正得到普及，其管脚数和封装尺寸变得多种多样。
图9是示出在使用了现有的SOP(小外形封装)型封装的元件中用树脂将在引线框架上安装的IC芯片进行了模塑的状态的平面透视图。在图中，22是将半导体芯片进行了树脂模塑而成的封装，23是与封装22形成为一体的引线框架。引线框架23包括管芯底座24、引线25、悬吊引线26和连条27，半导体芯片28在管芯底座24上被进行管芯键合。另外，引线25由位于封装22内的内引线25a和从内引线25a延伸至封装外部的外引线25b构成。内引线25a经焊丝30与半导体芯片28上的电极区29连接起来。另一方面，从内引线25a延伸出来的外引线25b的前端与框架31连接。另外，悬吊引线26被设置在半导体芯片28与框架31之间，以便横切外引线25b，起到在将封装22用树脂模塑时防止树脂流到外引线25b的作用。此外，悬吊引线26在与管芯底座24的长边方向平行的方向延伸，其两端与框架31连接，起到支撑管芯底座24的作用。
接着，说明应用图9所示的引线框架制造半导体器件的方法。首先，将半导体芯片28安装于管芯底座24上，应用焊丝键合法经焊丝30将内引线25a与半导体芯片28连接起来。接着，应用压铸法用树脂密封管芯底座24、内引线25a、半导体芯片28和焊丝30，形成封装22。在实际的引线框架中，例如如图10所示，元件32在引线框架33的长边方向具有多个并排设置的结构，各元件32被配置成外引线34的长边方向与引线框架33的长边方向彼此平行。接着，在图9中，通过切断连条27、外引线25b的前端和悬吊引线26，将外引线25b弯曲加工成规定的形状，完成树脂密封型半导体器件。图11(a)是已完成的树脂密封型半导体器件的平面图，图11(b)是其侧视图。
可是，以往对于被如此逐一切割了的半导体器件是通过将电极端子与各引线部连接的方式进行电特性的检查的。然而，为了对一个一个的半导体器件进行检查，由于每次测量都必须将半导体器件设置在规定的位置，存在操作费时的问题。另外，由于各半导体器件很小，操作困难，所以还存在因在检查时及运送时的脱落而堵塞(JAM)容易发生的问题。此外，必须与封装尺寸匹配地准备检查用夹具，因而还存在成本增加的问题。
发明内容
本发明就是鉴于这样的问题而进行的。即，本发明的目的在于提供可高效地进行电特性检查的引线框架和使用这种引线框架的半导体器件的制造方法。
另外，本发明的目的在于提供效率高的、小型元件的电特性检查方法。
本发明的另一目的和优点从以下的记述中变得很明白。
本发明的第1方面涉及一种半导体器件的制造方法，其特征在于：
具有下述工序：
准备引线框的工序，其中，该引线框具有：
框架、
连接到上述框架的悬吊引线、
被上述悬吊引线支撑的管芯底座、
多条内引线、
处于从上述内引线的末端延伸，且前端与其它任何部分都不连接状态的多条外引线、
横切上述外引线，两端与上述框架连接的第1连条、以及
从与上述框架的上述外引线的前端相向的面向上述外引线的前端突出的引线支撑部；
将半导体芯片安装到上述管芯底座的工序；
经焊丝将上述内引线与设置在上述半导体芯片的表面上的电极电连接的工序；
形成密封上述半导体芯片、上述管芯底座、上述焊丝和上述内引线的第1树脂部和密封上述外引线的前端和上述引线支撑部的第2树脂部的工序；
切断上述第1连条，使上述外引线处于电分离状态的工序；
在上述外引线彼此之间被电分离，并且各个外引线经上述第2树脂部和上述引线支撑部被连接到上述框架的状态下，使用多个电极端子并行排列的检查用夹具，将上述电极端子与上述外引线连接起来，进行电特性的检查的工序；
将上述引线支撑部和上述第2树脂部从上述框架分离的工序；
对上述外引线进行加工的工序；以及
切除上述引线支撑部和上述第2树脂部的工序。
本发明的第2方面涉及一种半导体器件的制造方法，其特征在于，
上述框架在垂直于上述外引线延伸的方向上多个并行排列，相邻的上述框架间的上述外引线的间隔为上述框架内的上述外引线的间隔的n倍，其中，n为自然数。
本发明的第3方面涉及一种半导体器件的制造方法，其特征在于，
上述多个电极端子以上述框架内的上述外引线的间隔的1/m倍的间隔并行排列的上述检查用夹具，其中，m为自然数。
本发明的第4方面涉及一种半导体器件的制造方法，其特征在于，
上述多条外引线沿上述半导体芯片的边并行排列，并且上述引线支撑部为矩形形状，其长边与上述多条外引线并行排列的方向平行。
本发明的第5方面涉及一种半导体器件的制造方法，其特征在于，
上述引线支撑部的长边的长度与上述多条外引线并行排列的列的长度相等。
本发明的第6方面涉及一种半导体器件的制造方法，其特征在于，
具有：
位于上述第1连条与上述外引线的前端部之间，并且横切上述外引线，两端与上述框架连接的第2连条。
附图说明
图1是本发明的引线框架和使用了它的元件的平面透视图。
图2是本发明的引线框架的平面图。
图3是关于本发明的电特性的检查方法的说明图。
图4是示出本发明的引线框架和使用了它的元件的电机械特性检查时的形态的平面图。
图5是从本发明的引线框架切离了的元件的平面图。
图6是从本发明的引线框架切离了的元件在弯曲加工后的侧视图。
图7(a)是本实施例的半导体器件的平面图，(b)是其侧视图。
图8是关于本发明的电特性的检查方法的说明图。
图9是现有的引线框架和使用了它的元件的平面透视图。
图10是现有的引线框架的平面图。
图11(a)是现有的半导体器件的平面图，(b)是其侧视图。
具体实施方式
以下，参照附图详细地说明本发明的实施例。
图1是本发明的引线框架和使用了它的半导体器件的理想形态的平面透视图。如图所示，本发明的引线框架1包括框架2、管芯底座3、内引线4、外引线5、悬吊引线6、第1连条7、第2连条8和引线支撑部(以下，往往将内引线和外引线合并起来，仅称为引线)。管芯底座3被在与其长边方向平行的方向延伸的悬吊引线6支撑。悬吊引线6的两端与框架2连接。另外，内引线4的一端经焊丝12与在安装于管芯底座3上的半导体芯片10上所设置的电极区11连接。而且，内引线4的另一端与外引线5连接，在图1中看出，外引线5在上下延伸。
本发明的特征在于：外引线的前端5a不与框架2连接，各前端处于自由状态。这里，所谓自由状态是指外引线的前端也不与其它任何部分连接，通过切断后述的第1连条和第2连条，可使各外引线在电学上处于独立的状态。
另外，本发明的特征在于：通过用绝缘性的树脂13将从框架2突出的引线支撑部9和外引线的前端部5b进行模塑，支撑固定各外引线5。引线支撑部9从与外引线的前端5a相向的面14向外引线的前端5a突出。另外，引线支撑部9具有矩形形状，其长边与外引线并行排列的方向平行。引线支撑部9的长边的长度最好略等于外引线的全体占据的长度，即从一端的外引线至另一端的外引线的长度d1。如果该长边的长度过短，则难以恰当地支撑外引线，如果该长边的长度过长，则由于与框架2的间隔缩短而难以进行模塑操作。另外，关于引线支撑部9的短边，如果该长度过长，则由于与外引线的前端5a的间隔缩短而在外引线间产生了导通的可能性。另一方面，如果该长度过短，则难以恰当地支撑外引线。因此，引线支撑部9的短边的长度最好定为在其间的规定长度。
此外，本发明的特征在于：在外引线上设置第1连条和第2连条。
在图1中，第1连条7与现有的一样，位于内引线4的附近，在横切外引线5的方向被设置。由此，在用树脂密封半导体芯片等时，可防止树脂15溢出到外引线5上而以高精度进行密封。另一方面，第2连条是由本发明新设置的连条，位于外引线的前端部5b附近，在横切外引线5的方向被设置。第2连条8的宽度可设定为与第1连条7的宽度相同。通过设置第2连条8，在用树脂13对外引线的前端部5b和引线支撑部9进行模塑时，可防止树脂13溢出到外引线5上。再有，第1连条7和第2连条8的两端皆与框架2连接。
在本发明中，用树脂13和树脂15密封后，切断第1连条7和第2连条8。由于外引线的前端部5b处于不与框架2连接的自由状态，通过切断第1连条7和第2连条8，可使各外引线5在电学上处于独立的状态。
图2是本发明的引线框架的整体图的一例。本发明的特征在于：框架16具有在引线框架17的长边方向并行排列多个的结构，各框架16在对外引线18延伸的方向垂直的方向被配置。由此，各元件的外引线18在引线框架17的长边方向整齐地并行排列的状态下被配置。此外，本发明的特征在于：使各元件配置成相邻元件间的外引线的间隔d2为各元件中的外引线的间隔d3的n倍(n为自然数)。例如，在各元件中的外引线以0.4mm的间距并行排列的情况下，使各元件配置成相邻元件间的外引线的间隔为(0.4×n)mm。
在图3中，直线A和直线A′是安装了未图示的电特性评价用的电极端子的检查用夹具。电极端子的间隔被配置成与例如作为测量对象的元件19的外引线20的间隔相等的间隔。即，在各元件中，在外引线以0.4mm的间距并行排列的情况下，电极端子也以0.4mm的间距并行排列。此时，即使是没有外引线(与元件间对应)的部位，也不必去除掉电极端子，在遍及直线A和直线A′的全体以0.4mm的间距并行排列电极端子。由于各元件19被设置成元件19间的外引线20的间隔为各元件19中的外引线20的间隔的n倍(n为自然数)，对任何元件19来说，外引线20也不会对电极端子错位。即，各元件19的各外引线20与电极端子的接触仅靠一次操作即可完成。另外，无须将各元件19从引线框架17分离进行测量，可在元件19与引线框架17形成为一体的状态下检查各元件19的电特性。
另外，如果是具有以电极端子间的间隔的m倍(m为自然数)的间隔配置的外引线的元件，则应用共同的检查用夹具来检查电特性是可能的。例如，电极端子以0.4mm的间距并行排列的检查用夹具不仅可应用于外引线以0.4mm的间距并行排列的元件，也可应用于以0.8mm的间距并行排列的元件。因此，即使在元件的插脚数目、封装尺寸、封装的厚度等发生变化的情况下，也可不改变检查用夹具而进行检查。
接着，关于将半导体芯片安装于本发明的引线框架上以制造半导体器件的方法，用图1～图7进行说明。
首先，准备本发明的引线框架。如图2所示，例如通过冲压由镍(Ni)-铁(Fe)合金构成的金属板，形成图1所示形状的图形在长边方向并行排列的引线框架17。如图1所示，各图形包括框架2、悬吊引线6、管芯底座3、内引线4、外引线5、第1连条7、第2连条8和引线支撑部9，它们可形成为一体。另外，如图2所示，在本发明中，各图形形成为外引线16的长边方向与引线框架17的长边方向垂直，同时配置成相邻图形间的外引线18的间隔d2为各图形中的外引线18的间隔的n倍(n为自然数)。
接着，应用图1和图3～图7，说明将半导体芯片安装于本发明的引线框架上以制造半导体器件的方法。如图1所示，将半导体芯片10以管芯键合的方式键合在管芯底座3上。接着，将内引线4以焊丝键合的方式与在半导体芯片10的表面上所形成的电极区11键合。具体地说，用焊丝12将内引线4与电极区11连接起来。作为焊丝12，例如可使用高纯度的金(Au)细丝。
接着，利用压铸法，用树脂15密封半导体芯片10、管芯底座3、焊丝12和内引线4，形成封装。本发明的特征还在于：用树脂13密封外引线的前端部5b和引线支撑部9。这些密封可同时进行。另外，树脂15和树脂13可定为相同的树脂，例如，可用环氧树脂及硅酮树脂。对于本发明的引线框架1，由于将第1连条7设置在内引线4附近，同时将第2连条8设置在外引线的前端部5b附近，所以可分别防止在密封时树脂15和树脂13溢出到外引线5上而以高精度进行封装。
接着，切断第1连条7和第2连条8，形成为图4的状态。由此，各外引线5在电学上处于独立的状态。但是，关于其它部位，由于没有切断，所以如图3所示，各元件19与引线框架21处于一体化的状态不变。在该状态下，对各元件19的电特性进行检查后，切除掉图1中的悬吊引线6。另外，将引线支撑部9从框架2切离。通过以上的操作，各元件19从引线框架21分离，形成单个元件。
这样，本发明的特征在于：将元件从引线框架分离时，不切断外引线部分即可将引线支撑部从引线框架分离。因此，如图5所示，在单个的元件中，引线支撑部经树脂13与外引线5的前端部连接。在该状态下，将外引线5弯曲加工成规定的形状。由于外引线5被引线支撑部支撑固定，可稳定地进行弯曲加工。例如，如果外引线间的间距变窄，则由于外引线本身的宽度必须变窄，当考虑外引线的剖面时，该剖面对横(相当于引线宽度的方向)方向来说，纵方向呈长形。因此，弯曲加工时，外引线在横方向容易变形。但是，按照本发明，由于外引线在被引线支撑部支撑固定的状态下进行弯曲加工，可对外引线加工成所希望的形状而不产生这样的变形。图6是弯曲加工后本发明的元件的侧视图。
接着，在图6中，通过切断外引线5，将引线支撑部连同树脂13一并分离，可制造树脂密封型半导体器件。图7(a)是已完成的本实施例的半导体器件的平面图，图7(b)是其侧视图。
接着，说明使用本发明的引线框架检查元件的电特性的方法。切断第1连条和第2连条，可使各外引线在电学上处于独立的状态后，如图3所示，在与各元件19的外引线20并行排列的方向平行的方向(与外引线20延伸的方向垂直的方向)配置用直线A、A′所示的检查用夹具。通过这样做，被安装在检查用夹具上的未图示的电极端子在与外引线20并行排列的方向相同的方向并行排列的状态下被配置。另外，在各检查用夹具上连接有未图示的测量装置，通过将安装在检查用夹具上的电极端子与外引线20连接，可检查各元件19的电特性。
图8是在图3中用直线A示出的检查用夹具和引线部分的放大平面图。电极端子35例如以与各元件的外引线的间隔d3相等的间隔d3配置。另外，各元件被配置成元件间的外引线的间隔d2为各元件中的外引线的间隔d3的n倍(n为自然数)。由此，如果使测量用夹具的1个电极端子与元件的1条外引导线接触，则可使外引线与其它的全部电极端子接触，对任何元件来说，外引线不会对电极端子错位。因此，由于在引线框架与元件形成为一体的状态下可进行电特性的检查，可大幅度地缩短检查所需要的时间。另外，由于无需在单个的小半导体器件的状态下进行检查，即使在封装尺寸减小的情况下，也可消除从夹具脱落等问题。
另外，如果是具有以电极端子间的间隔的n倍(n为自然数)的间隔配置的外引线的元件，则可使用共同的检查用夹具检查电特性。这可以换成以下那样的说法。即，对于元件间的外引线的间隔相对于元件内的外引线的间隔被设置成N1倍(N1为自然数)的引线框架，可使用电极端子间的间隔为元件内的外引线的间隔的1/N2(N2为自然数)的检查夹具进行检查。
例如，电极端子以0.4mm的间距并行排列的检查用夹具不仅可应用于外引线以0.4(N2＝1)mm的间距并行排列的元件，也可应用于以0.8(N2＝2)mm的间距并行排列的元件。再有，此时相邻元件间的间隔为(0.4×N1)倍或(0.8×N1)倍。因此，即使是元件的插脚数目、封装尺寸、封装的厚度等发生变化的情况，也可不改变检查用夹具而进行检查。
另外，如图1所示，用树脂10密封了的封装被悬吊引线6支撑，同时经外引线5和树脂13也被引线支撑部9支撑。一般来说，为了减轻悬吊引线6在后工序中从框架分离时对封装造成的损伤(树脂的破裂等)，要形成宽度窄的结构。因此，在只用悬吊引线支撑封装的情况下，在工序中有产生悬吊引线的变形及破裂的可能性。由于如果悬吊引线产生变形及破裂，则封装从规定位置移动，外引线的位置也从规定位置移动。由此，外引线与检查用夹具的电极端子的接触变得困难，无法恰当地进行检查。然而，按照本发明，因为封装也被引线支撑部支撑，悬吊引线产生变形及破裂的可能性很小。另外，即使是悬吊引线产生变形及破裂的情况，由于引线支撑部支撑住外引线和封装，它们不从规定位置移动，从而能够恰当地进行检查。
此外，由于外引线被引线支撑部支撑固定，即使电极端子与外引线接触，外引线也不会变形，从而能够恰当地进行检查。
再有，在本实施例中，虽然用了n倍(n为自然数)、m倍(m为自然数)等的表述，但这并非必须是在数学上准确意义上的整数倍，实质上意味着只要是整数倍即可。例如，在元件内的外引线的间隔以0.4mm的间距被配置的情况下，即使所使用的检查用夹具的电极端子并不准确地以0.4mm的间距并行排列，只要在测量没有问题的范围，即便有时稍许偏离0.4mm亦可。关于元件间的外引线的间隔也是一样的。
在本实施例中，叙述了元件只在引线框架的长边方向并行排列成1列的例子，但本发明不限于此。例如，也可应用于图2所示的元件在图的上下被排列成多级的情形。
在本实施例中，叙述了具有SOP型的封装的半导体器件，但本发明不限于此。例如，也可应用于具有TSOP(薄而小的外形封装)型的封装的半导体器件。
按照本发明的第1方面所述的引线框架，在引线框架与元件形成为一体的状态下，可进行电特性的检查。另外，由于引线支撑部支撑封装和外引线，所以可使悬吊引线及外引线的变形减少。
按照本发明的第2方面所述的半导体器件的制造方法，由于可使检查所需的时间大幅度地缩短，同时可消除半导体器件从夹具脱落等问题，从而可使生产率得到提高。另外，即使是元件的插脚数目改变了的情况，由于也可使用共同的检查用夹具进行检查，从而可使制造成本降低。
按照本发明的第3或第4方面所述的小型元件的电特性检查方法，由于可在引线框架与元件形成为一体的状态下进行电特性的检查，可使检查所需的时间大幅度地缩短。另外，即使是元件的插脚数目改变了的情况，也可使用共同的检查用夹具进行检查。

Claims (6)

1.一种半导体器件的制造方法，其特征在于：
具有下述工序：
准备引线框的工序，其中，该引线框具有：
框架、
连接到上述框架的悬吊引线、
被上述悬吊引线支撑的管芯底座、
多条内引线、
处于从上述内引线的末端延伸，且前端与其它任何部分都不连接状态的多条外引线、
横切上述外引线，两端与上述框架连接的第1连条、以及
从与上述框架的上述外引线的前端相向的面，向上述外引线的前端突出的引线支撑部；
将半导体芯片安装到上述管芯底座的工序；
经焊丝将上述内引线与设置在上述半导体芯片的表面上的电极进行电连接的工序；
形成密封上述半导体芯片、上述管芯底座、上述焊丝和上述内引线的第1树脂部和密封上述外引线的前端和上述引线支撑部的第2树脂部的工序；
切断上述第1连条，使上述外引线处于电分离状态的工序；
在上述外引线彼此之间被电分离，并且各个外引线经上述第2树脂部和上述引线支撑部被连接到上述框架的状态下，使用多个电极端子并行排列的检查用夹具，将上述电极端子与上述外引线连接起来，进行电特性的检查的工序；
将上述引线支撑部和上述第2树脂部从上述框架分离的工序；
对上述外引线进行加工的工序；以及
切除上述引线支撑部和上述第2树脂部的工序。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述框架在垂直于上述外引线延伸的方向上多个并行排列，相邻的上述框架间的上述外引线的间隔为上述框架内的上述外引线的间隔的n倍，其中，n为自然数。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述多个电极端子以上述框架内的上述外引线的间隔的1/m倍的间隔并行排列的上述检查用夹具，其中，m为自然数。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述多条外引线沿上述半导体芯片的边并行排列，并且上述引线支撑部为矩形形状，其长边与上述多条外引线并行排列的方向平行。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述引线支撑部的长边的长度与上述多条外引线并行排列的列的长度相等。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，具有：
位于上述第1连条与上述外引线的前端部之间，并且横切上述外引线，两端与上述框架连接的第2连条。
CNB031082971A 2002-07-26 2003-03-27 半导体器件的制造方法 Expired - Fee Related CN1288736C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP217694/2002 2002-07-26
JP217694/02 2002-07-26
JP2002217694A JP4111767B2 (ja) 2002-07-26 2002-07-26 半導体装置の製造方法および小型素子の電気特性検査方法

Publications (2)

Publication Number Publication Date
CN1471149A CN1471149A (zh) 2004-01-28
CN1288736C true CN1288736C (zh) 2006-12-06

Family

ID=30437653

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031082971A Expired - Fee Related CN1288736C (zh) 2002-07-26 2003-03-27 半导体器件的制造方法

Country Status (6)

Country Link
US (1) US6836004B2 (zh)
JP (1) JP4111767B2 (zh)
KR (1) KR100538020B1 (zh)
CN (1) CN1288736C (zh)
DE (1) DE10306286A1 (zh)
TW (1) TWI224850B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004253706A (ja) * 2003-02-21 2004-09-09 Seiko Epson Corp リードフレーム、半導体チップのパッケージング部材、半導体装置の製造方法、及び、半導体装置
US7271471B2 (en) * 2003-06-17 2007-09-18 Dai Nippon Printing Co., Ltd. Metal substrate apparatus, method of manufacturing an IC card module apparatus, and an IC card module apparatus
US7709943B2 (en) * 2005-02-14 2010-05-04 Daniel Michaels Stacked ball grid array package module utilizing one or more interposer layers
US20060202320A1 (en) * 2005-03-10 2006-09-14 Schaffer Christopher P Power semiconductor package
US20080265923A1 (en) * 2007-04-27 2008-10-30 Microchip Technology Incorporated Leadframe Configuration to Enable Strip Testing of SOT-23 Packages and the Like
TW200921880A (en) 2007-11-12 2009-05-16 Orient Semiconductor Elect Ltd Lead frame structure and applications thereof
CN103855119A (zh) * 2012-12-07 2014-06-11 三垦电气株式会社 半导体模块、半导体装置及其制造方法
JP6673012B2 (ja) * 2016-05-26 2020-03-25 三菱電機株式会社 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541447A (en) * 1992-04-22 1996-07-30 Yamaha Corporation Lead frame
US5539251A (en) * 1992-05-11 1996-07-23 Micron Technology, Inc. Tie bar over chip lead frame design
JPH06132464A (ja) 1992-10-15 1994-05-13 Fuji Xerox Co Ltd 半導体集積回路の組立方法
GB2320965B (en) 1993-11-25 1998-08-26 Motorola Inc Method for testing electronic devices attached to a leadframe
KR0145768B1 (ko) * 1994-08-16 1998-08-01 김광호 리드 프레임과 그를 이용한 반도체 패키지 제조방법
JP2806328B2 (ja) * 1995-10-31 1998-09-30 日本電気株式会社 樹脂封止型半導体装置およびその製造方法
JPH09129815A (ja) 1995-11-07 1997-05-16 Hitachi Ltd 半導体装置の製造方法およびその製造方法に用いるリードフレーム
JP3420057B2 (ja) * 1998-04-28 2003-06-23 株式会社東芝 樹脂封止型半導体装置
JP2000188366A (ja) * 1998-12-24 2000-07-04 Hitachi Ltd 半導体装置
KR100355796B1 (ko) * 1999-10-15 2002-10-19 앰코 테크놀로지 코리아 주식회사 반도체패키지용 리드프레임 및 이를 봉지하기 위한 금형 구조
JP3664045B2 (ja) * 2000-06-01 2005-06-22 セイコーエプソン株式会社 半導体装置の製造方法
JP3470111B2 (ja) * 2001-06-28 2003-11-25 松下電器産業株式会社 樹脂封止型半導体装置の製造方法

Also Published As

Publication number Publication date
US20040018663A1 (en) 2004-01-29
JP4111767B2 (ja) 2008-07-02
DE10306286A1 (de) 2004-02-12
KR20040010075A (ko) 2004-01-31
TWI224850B (en) 2004-12-01
KR100538020B1 (ko) 2005-12-21
JP2004063616A (ja) 2004-02-26
US6836004B2 (en) 2004-12-28
CN1471149A (zh) 2004-01-28
TW200405537A (en) 2004-04-01

Similar Documents

Publication Publication Date Title
US20080283980A1 (en) Lead frame for semiconductor package
US8901721B1 (en) Lead frame based semiconductor die package
JPH0546045U (ja) 半導体パツケージ
US9184118B2 (en) Micro lead frame structure having reinforcing portions and method
US4987473A (en) Leadframe system with multi-tier leads
CN107039368B (zh) 树脂密封型半导体装置
CN1288736C (zh) 半导体器件的制造方法
US8659133B2 (en) Etched surface mount islands in a leadframe package
US9673122B2 (en) Micro lead frame structure having reinforcing portions and method
US8017445B1 (en) Warpage-compensating die paddle design for high thermal-mismatched package construction
US20090045491A1 (en) Semiconductor package structure and leadframe thereof
JP3160994U (ja) 樹脂成形リードフレーム
US20060138614A1 (en) Semiconductor device and method of fabricating the same
US20180261568A1 (en) Window Clamp
CN115516626A (zh) 弹簧杆引线框架
US8610253B2 (en) Lead frame, semiconductor device, and method of manufacturing semiconductor device
CN114975337A (zh) 引线框架、半导体器件及封装工艺
JP2004063616A5 (zh)
US9202797B1 (en) Lead frame apparatus and method for improved wire bonding
US9728492B1 (en) Strip testing of semiconductor devices
CN217832198U (zh) 用于引线框架封装的焊线夹具
CN115910974B (zh) 高密度半导体集成电路引线框架
US7944027B2 (en) Lead frame, semiconductor device, and method of manufacturing the semiconductor device
JP3781926B2 (ja) 光結合半導体装置
KR970002136B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20061206

Termination date: 20130327