TWI223891B - Semiconductor device - Google Patents

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TWI223891B
TWI223891B TW092112414A TW92112414A TWI223891B TW I223891 B TWI223891 B TW I223891B TW 092112414 A TW092112414 A TW 092112414A TW 92112414 A TW92112414 A TW 92112414A TW I223891 B TWI223891 B TW I223891B
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Yoshinori Tanaka
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Description

1223891 玖、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置，尤為具體而言，是關於具有 高可靠度的電容器之微細化的半導體裝置。 【先前技術】 圖3 6中，於矽基板1 0 1上積層氧化矽膜等的襯底層間絕 緣膜103，而於其上配置氮化矽膜及/或金屬氧化膜等的絕 緣膜1 0 5。於絕緣膜1 0 5上沉積氧化矽膜等的層間絕緣膜 1 0 7。絕緣膜1 0 5係含於層間絕緣膜1 0 7内，也可認為是層 間絕緣膜1 0 7的一部分。 該半導體裝置分成較大地設置有電容器的電容器區域； 及標記與TEG(Test Element Group)區域。包括DRAM之周 邊電路區域在内，而稱標記與TEG區域等為周邊區域。於 電容器區域的層間絕緣膜1 0 7内，設有構成電容器的下部 電極的儲存節點1 1 1。該儲存節點係由摻雜多晶矽所形 成，但是伴隨著半導體裝置的微細化的進展，為了達成電 容器的大電容化，而不斷將構成儲存節點的摻雜多晶矽膜 的厚度減薄。作為推進該摻雜多晶矽膜的厚度的薄膜化的 弊害，產生有不易確實得到在TEG區域之儲存節點的接觸 的問題（例如，參照日本特開2 0 0 1 - 3 3 9 0 5 0號公報）。 也有使用上述摻雜多晶矽膜形成儲存節點的情況，但 是，在進一步推進上述電容器的大電容化的情況等中，儲 存節點1 1 1係由釕（R u )、鉑（P t )等的貴金屬、或鎢（W )等的 高熔點金屬所形成。電性連接儲存節點Π 1及矽基板的栓 6 312/發明說明書(補件)/92-07/92112414 1223891 塞配線1 Ο 9係設為貫穿襯底層間絕緣膜1 Ο 3狀。在與儲存 節點1 1 1同層的週邊區域，形成照相製版所必要的對準標 記1 1 3、即重疊對準檢查標記及曝光機對準標記。此等對 準標記1 1 3係在與儲存節點1 1 1相同步驟所形成。據此， 儲存節點1 1 1與對準標記1 1 3係由相同材質所形成。 如上所述，在將釕（Ru)、始（Pt)等的貴金屬用於儲存節 點1 1 1的情況，有儲存節點1 1 1與襯底層間絕緣膜1 0 3的 密接性低的問題。為此，在後步驟的退火處理及氧化處理， 尤其是將氧化鈕（Ta2〇5)用於電容器介電質膜的情況，在依 T a 2 0 5的臭氧（0 3)的氧化處理（或是結晶化處理）時，易產生 儲存節點的剝離。其中，如圖3 6之A部所示，延伸於週邊 區域的層間絕緣膜1 0 7的上部表面的對準標記1 1 3非常容 易剝離。 圖3 7為顯示圖3 6所示習知半導體裝置的變化例的圖。 圖3 7中，儲存節點1 1 1為圓筒形，圓筒形的金屬膜穿出於 上方。該圓筒形儲存節點1 1 1於圖3 6之層間絕緣膜1 0 7 開設有孔，該孔内藉由蒸鍍形成Ru及P t等的貴金屬膜。 將貴金屬膜蒸鍍成指定的膜厚，藉由CMP( Che mi cal Mechanical Polishing)等的研磨或钱刻，除去儲存節點以 外部分的貴金屬膜。接著，使用HF等的濕式蝕刻液，除去 層間絕緣膜1 0 7。圖3 7為顯示除去層間絕緣膜1 0 7後的狀 態的剖面圖。 圖3 7中，儲存節點1 1 1與對準標記1 1 3均形成為圓筒 形。但是，在週邊區域中，與電容器區域相比，較難對齊 7 312/發明說明書(補件)/92-07/92112414 1223891 各對準標記的尺寸，而無法進行形狀的控制。 儲存節點相同機會形成的圓筒形的對準標記， 起機械破壞的缺點。產生機械破壞的金屬膜， 中因飛散而再附著，而於半導體裝置產生短路 到半導體裝置的可靠度。 【發明内容】 本發明之目的在於，提供一種半導體裝置， 存節點使用Ru等的金屬，在電容器區域及週i 方，與層間絕緣膜的密接性仍良好，從而不會 的原因引起的機械破壞。另外，本發明之另一 提供一種半導體裝置，其將週邊區域的筒狀導 面型（concave)，在將介電質膜覆被於電容器區 電膜的内外面的情況，於週邊區域及電容器區 產生局部段差。 本發明之半導體裝置，係為形成於半導體基 電容器區域及週邊區域的半導體裝置。該半導 位於半導體基板的上方位置的層間絕緣膜；及 層間絕緣膜的方式，使其筒形狀的底部位於下 位於上部的具有底部的筒狀金屬膜，筒狀金屬 係僅由沿著位有該筒狀金屬膜的貫穿孔的壁面 成。 在已微細化之DRAM等的半導體裝置中，為了 電容，在使用對於介電質膜的介電率高的氧化 的情況，在介電質膜成膜後有進行氧化處理的ί 312/發明說明書(補件)/92-07/92112414 其結果，與 具有較易引 在處理步驟 ，從而損害 其即使於儲 轰區域的兩 產生短路等 目的在於， 電膜設為凹 域的筒狀導 域之間不易 板，且具有 體裝置具備 以貫穿上述 部、開口側 膜的開口側 的部分所形 確保指定的 钽（Ta2〇5)等 必要。此時， 8 1223891 也有襯底電極膜被氧化的情況，但是，由於釕、鉑等的氧 化物具有導電性，因此可確保電容器的電容。但是，釕及 翻與氧化石夕膜等的層間絕緣膜的密接性差。如上述，藉由 除去接合於層間絕緣膜的上面延設的上面延接部，可除去 易剝離的部分，即可獲得高可靠度。又，以某一位置為基 準，則所謂下側係指接近於半導體基板側，而上側係指其 相反側。又，沿著「貫穿孔的壁面的部分」係指若為沿著 貫穿孔的壁面，即便為從層間絕緣膜向上方延伸的部分亦 可。也就是說，只要無接合於層間絕緣膜的上面延設的上 面延接部即可。如上述的上面延接部成為與貫穿孔的壁面 交叉的面。 在此，週邊區域相當於標記區域、TEG區域、週邊電路 區域等。另外，電容器區域對應於形成電容器的半導體裝 置、例如DRAM的記憶單元區域。上述筒狀金屬膜在電容器 區域中*構成電容器的概底電極’另外’在標記區域構成 對準標記及其他的標記，在TEG區域構成電容器的下部電 極，或是用於其他的目的。 本發明之其他半導體裝置，係為形成於半導體基板，且 具有電容器區域及週邊區域的半導體裝置。該半導體裝置 具備位於半導體基板的上方，且位於布及電容器區域及週 邊區域的兩方的層間絕緣膜；在上述電容器區域及週邊區 域中，分別以貫穿層間絕緣膜的方式，使其筒形狀的底部 位於下部、開口側位於上部的具有底部的筒狀含雜質的半 導體膜；及貫穿層間絕緣膜，以遮蔽電容器區域及週邊區 9 312/發明說明書(補件)/92-07/92112414 1223891 域之間的方式延伸的保護環（guard ring)。於是， 區域之層間絕緣膜的上面，以變得低於保護環的上 式，在保護環上端與周邊區域之層間絕緣膜的上面 段差。 在形成含有雜質的半導體膜、例如由多晶矽膜形 導電膜的情況，其與金屬膜不同，係與層間絕緣膜 性良好。但是，在周邊區域曝露出筒形狀的情況， 半導體膜，其筒狀半導體膜破損之擔憂仍高。為此 區域的筒狀半導體膜使其外周就此圍住層間絕緣膜 是設為凹面型，於電容器區域的筒狀半導體膜的内 被介電質膜以提高電容。 為了實現上述構造，在殘留週邊區域的層間絕緣 去電容器區域的層間絕緣膜時，（a 1 )藉由設置保護 防止局部的段差，（a 2 )藉由將週邊區域的層間絕緣 面高度設置為低於保護環上端，可防止蝕刻液的滲 結果，可容易進行後步驟的平坦化處理。 【實施方式】 以下，參照圖式說明本發明之實施形態。 (實施形態1 ) 圖1中，於矽基板1上配置氧化矽膜等組成的襯 絕緣膜3，於其上配置著氮化矽膜及/或金屬氧化物 的絕緣膜5。於絕緣膜5上形成氧化矽膜等組成的 緣膜7。以貫穿該層間絕緣膜7的方式，使其底部 部，於電容器區域及週邊區域（標記區域及TEG區i 312/發明說明書(補件)/92-07/92112414 在週邊 端的方 間具有 成筒狀 的密接 即便為 ，週邊 ，也就 外面覆 膜，除 環，可 膜的上 入0其 底層間 等組成 I間絕 立於下 U形成 10 1223891 筒狀金屬膜11、13。如上所述，電容器區域相當 的記憶單元區域等。 筒狀金屬膜11、13在電容器區域中成為電容i 極、亦即儲存節點，在週邊區域中，對於照相製 的對準標記及TEG區域的情況，構成TEG區域等έ 此等筒狀金屬膜Π、1 3係由相同步驟所形成。材 藉 CVD(Chemical Vapor Deposition)所形成的釕 (Pt)等的貴金屬、或是鎢（W)等的高熔點金屬所形 金屬膜可為圓筒狀、也可為角筒狀，其剖面形狀J 但從製造上的容易性考慮以使用圓筒狀為佳。 貫穿襯底層間絕緣膜3設置可導通電容器下部 與矽基板1的活化區域（未圖示）的導電性栓塞9 栓塞9係由T i N、T a N等的高熔點金屬氮化膜所才: 再者，說明圖1之半導體裝置之應予注意部分 法、亦即筒狀金屬膜未形成延設於層間絕緣膜的 分的製造方法。藉由對於層間絕緣膜7及絕緣膜 刻，形成蒸鍍筒狀金屬膜用的孔圖案（參照圖2 ) 指出該孔圖案與下一說明之保護環的溝圖案的情 為孔溝圖案。接著，對覆被基板的全體、亦即覆 内及層間絕緣膜7的上面的金屬膜1卜1 3進行蒸 塗敷光阻劑9 1或氧化矽膜系塗敷膜（參照圖2 )。 由 CMP(Chemical Mechanical Polishing)研磨至 膜7曝露之水準為止，可獲得圖3所示狀態。 雖未圖示，於筒狀金屬膜11、13上形成介電質 312/發明說明書(補件)/92-07/92112414 於 DRAM I下部電 版所必要 )電容器。 質主要由 (R u )、鉑 成。筒狀 >無限制， 電極1 1 。導電性 I成。 的製造方 上面的部 5進行1虫 。在一併 況，則稱 被孔圖案 鍵。此後， 隨後，藉 層間絕緣 膜，形成 11 1223891 電容器。本實施形態之情況，使用對於介電質膜之介電率 高的鈕氧化物（Ta2〇5)。在形成Ta2〇5的情況，有進行藉由 臭氧的氧化處理或結晶化處理的必要。在電容器下部電極 11使用釕（Ru)、鉑（Pt)等的貴金屬、或是鎢（W)等的高熔 點金屬的情況，因為此等金屬氧化物具有導電性，即使進 行·臭氧處理等而被氧化，氧化物仍發揮電極的功能，而不 會減少電容器的電容。 另一方面，在使用上述貴金屬及高熔點金屬的情況，如 圖3 6之A部所示，當有延設於層間絕緣膜7上的部分時， 易產生剝離。但是，如圖1所示，無延設於層間絕緣膜7 上的部分的層間絕緣膜的表面與標記部電極1 3前端部成 為同一面。當然，TEG區域也未殘留如上述的延設部分。 藉由如上述的筒狀金屬膜的配置，使得產生剝離等的不利 因素消失。 又，上述圖1〜圖3所示半導體裝置，僅以電容器下部 電極的部分為著重點的概念圖，在將半導體裝置作為MOS 電晶體的情況的其他部分，例如，省略源極/汲極區域及閘 極等。以後的說明中的情況也相同。 本發明之半導體裝置的製造方法，係為形成於半導體基 板上，且具有電容器區域及週邊區域的半導體裝置的製造 方法，更為廣泛而言，具備以下的步驟。也就是說，於半 導體基板的上方形成層間絕緣膜的步驟；以貫穿層間絕緣 膜的方式，在電容器區域及週邊區域的兩方形成孔圖案， 還在電容器區域及週邊區域的境界部形成溝圖案的步驟； 12 312/發明說明書(補件)/92-07/92112414 1223891 及以覆被孔圖案及溝圖案的内面及層間絕緣膜的方式，覆 被導電膜的步驟。又，具備將覆被著導電膜的層間絕緣膜 上面的指定厚度部分與該導電膜一起除去的步驟；以不覆 被電容器區域而覆被週邊區域的方式形成光阻圖案的步 驟；及將光阻作為遮罩以除去電容器區域的層間絕緣膜的 步驟。 上述導電膜可為金屬膜，也可為含有雜質的半導體膜。 根據上述方法，在電容器區域中確保高電容，週邊區域的 導電膜變得由層間絕緣膜支持其周圍。為此，可防止機械 破損。又，藉由保護環的形成，可防止局部段差的產生， 可容易進行後步驟的平坦化。 (實施形態2 ) 將電容器區域中之電容器下部電極設為圓筒形之方法被 經常使用。但是，半導體裝置的製造途中，在週邊區域當 具有突出圓筒形金屬膜的狀態時，如圖37之說明，突出之 圓筒形金屬膜破損而造成短路。本實施形態中，說明有關 為了解決將電容器下部電極設為圓筒形的情況所產生的上 述不利因素用的製造方法。 圖4之狀態，為顯示例如對於圖3之狀態，僅於週邊區 域的基板上配置光阻圖案93，除去電容器區域的所需區域 的層間絕緣膜的狀態圖。圖4之狀態中，週邊區域之圓筒 形狀不曝露，並未突出於上方。也就是說，為一凹面型的 筒狀金屬膜。為了選擇性地除去電容器區域的層間絕緣 膜，可使用HF等的濕式蝕刻液。 13 312/發明說明書(補件)/92-07/92112414 1223891 根據上述方法，週邊區域之對準標記等曝露， 出的狀態。其結果，在電容器區域中，由介電質 露之圓筒形狀的内面外周，在確保電容器的電容 上，可防止習知成為問題的起因於週邊區域的圓 膜的破損所導致之短路。又，上述電容器下部電 只要為筒狀並不限定為圓筒形，也可為四角筒狀 (實施形態3 ) 本發明之實施形態3中，在殘留週邊區域的層 膜，選擇性除去電容器區域的層間絕緣膜時，在 境界以使層間絕緣膜的壁不曝露方面具有特徵。 視圖，圖6為沿著圖5中之VI - VI線所作的剖面 中，設置貫穿層間絕緣膜，且沿著電‘容器區域與 的境線呈遮蔽兩區域狀延伸的保護環1 5。 保護環1 5的形成方法如下。在沉積層間絕緣膜 光阻劑圖案等用作為遮罩，於形成電容器下部電 區域的對準標記的孔圖案時，沿著電容器區域與 的境線形成保護環溝圖案。接著，於基板全面蒸 容器下部電極的筒狀金屬膜。此時，於保護環溝 蒸鍍金屬膜。此後，與圖2及圖3相同，藉由進 磨，可形成保護環。藉由該保護環1 5的配置，如圖 由光阻劑覆被保護環内部、週邊電路部、並且標 測試元件組區域，此後由H F液等僅除去電容器區 絕緣膜。此時，如圖7所示，在電容器區域的層 的選擇性蝕刻時，使得殘留於週邊區域的層間絕 312/發明說明書(補件)/92-07/92112414 可避免突 膜覆被曝 的基礎 筒狀金屬 極的形狀 等。 間絕緣 兩區域的 圖5為俯 圖。圖5 週邊區域 7後，將 極及週邊 週邊區域 鍍成為電 圖案内也 行CMP研 7所示， 記區域及 域的層間 間絕緣膜 緣膜7的 14 1223891 壁面，面向電容器區域曝露的情況變無。為此，層間 膜的局部處的段差也消失。 當具有層間絕緣膜的局部處的段差時，要在後步驟 坦化處理中確保平坦較為困難，為此，配線的加工性 化。如本實施形態所示，於上述蝕刻時，藉由利用保 1 5來覆被層間絕緣膜的壁面，將不會產生局部的段差 得後步驟之平坦化變為容易，可提升配線的加工性。 (實施形態4 ) 在上述本發明之實施形態3中，例如，如圖8所示 成光阻劑圖案9 3，由HF等的濕式蝕刻液蝕刻電容器 的層間絕緣膜。該情況，光阻劑圖案9 3與保護環的接 僅在保護環的上端進行。為此，如圖9所示，濕式# 將滲入週邊區域的層間絕緣膜側，而於週邊區域的層 緣膜中產生被蝕刻的部分5 5。當發生該滲入時，便於 環外周的週邊電路側產生局部段差，使得後步驟的平 變得困難，而又招致配線的短路之虞。藉由光阻劑塗 的表面處理、硫酸等的酸性液及氨等的驗性液等，改 間絕緣膜的表面材質，即可抑制該滲入。 本發明之實施形態4中，具有採用無需依靠上述層 緣膜的表面改質，而可提高抑制滲入的邊限用的構造 徵。 參照圖3，於光阻劑塗敷前，使用HF液，藉由無遮 行全面回蝕。藉由該全面回蝕，以便將該層間絕緣膜 狀金屬膜的前端減薄到變為僅低於S 1的下方。從筒狀 312/發明說明書(補件)/92-07/92112414 絕緣 的平 將劣 護環 ，使 ，形 區域 觸， 刻液 間絕 保護 坦化 敷前 善層 間絕 的特 罩進 從筒 金屬 15 1223891 膜的前端的凹陷量S 1，也可為5 0〜1 Ο 0 n m的程度。此後， 如圖1 0所示，形成光阻劑圖案，藉由濕式蝕刻液除去電容 器區域的層間絕緣膜。若根據圖1 0，藉由筒狀金屬膜及從 保護環的前端的凹陷S，增加筒狀金屬膜及保護環與光阻 劑的接觸面積，即可抑制來自電容器區域側的濕式蝕刻液 的滲入。圖11為顯示如上述般選擇性除去電容器區域的層 間絕緣膜後，除去光阻圖案的狀態圖。根據圖11，因為不 會產生局部的段差，因此，可在後步驟中容易進行平坦化。 (實施形態5 ) 圖1 2〜圖1 4為本發明之實施形態5之半導體裝置的概 念圖。本實施形態中，如圖1 2〜圖14所示，具有在標記 區域或T E G區域的筒狀金屬膜1 1、1 3，及層間絕緣膜7之 間設置密接層1 7的特徵。也可於密接層1 7設置如T i N、 T a N等的高熔點金屬氮化膜。圖1 3為顯示將電容器區域的 電容器下部電極設為圓筒形，將標記區域及TEG區域的筒 狀金屬膜設為凹面型的情況的製造方法的圖。在電容器下 部電極中，由高熔點金屬氮化膜組成的襯底金屬膜1 7，除 了電容器下部電極的底部外均被除去，但在底部卻使電容 器下部電極的密接性提升。 另外，圖14為顯示在周邊區域中形成凹面型筒狀金屬膜 的情況，以蝕刻時不在殘留於週邊區域的層間絕緣膜的端 部產生局部段差的方式，設置保護環1 5的情況的圖。接合 於保護環1 5的層間絕緣膜側的襯底金屬膜及保護環底部 的襯底金屬膜雖殘留著，但是，在電容器區域側，襯底金 16 312/發明說明書(補件)/92-07/92112414 1223891 屬膜則被除去。為了提高與層間絕緣膜的密接性，襯 屬膜可充分地發揮功能。 如上所述，對於筒狀金屬膜設置密接層1 7，藉由相 層沉積膜組成的筒狀金屬膜，可提升該筒狀金屬膜與 絕緣膜的密接性。為此，假定即便在將T E G區域及標 域的金屬膜設為圓筒形狀的情況，因為在其底部改善 接性，因此，機械破損等也消失，從而可提升裝置的 度。 圖1 5、圖1 6及圖1 7為顯示本發明之實施形態5之 例的圖，為各自對應於上述圖12、圖13及圖14的圖 1 5中，導電性栓塞9、1 9由2層組成，接合於電容器 電極1 1之上部連接部1 9，可使用與筒狀金屬膜的密 良好的TiN、TaN等的高熔點金屬氮化膜。另外，還可 部連接部9使用含有雜質的多晶矽。 圖1 6為顯示將電容器下部電極設為圓筒狀，且將周 域的筒狀金屬膜設為凹面型的情況的圖。該情況也藉 T i N等形成導電性栓塞的上部連接部1 9，而可提升其 容器下部電極的密接性。另外，圖1 7為如圖1 6所示 周邊區域的筒狀金屬膜13設為凹面型的情況，為了防 述蝕刻時濕式蝕刻液的滲入而配置保護環1 5的情況ί 圖。該情況也可藉由密接性良好的T i Ν等的高熔點氮 形成導電性栓塞的上部1 9，而可於電容器的底部提升 器下部電極的密接性。 (實施形態6 ) 312/發明說明書® 件)/92-07/92112414 底金 成2 層間 〇己區 了密 可靠 變化 。圖 下部 丨妾性 於下 邊區 由 與電 ，將 止上 化物 電容 17 1223891 圖1 8為說明本發明之實施形態6之半導體裝置之製造方 法的圖。在與上述相同將釕及鉑等的金屬膜應用於電容器 下部電極的情況，當藉由C V D法進行蒸鍍時，產生對於晶 圓背面的旋入（runaround)。該情況，如圖18所示，因為 在背面上述金屬膜與形成於晶圓背面的背面絕緣膜2 1、 2 5、2 7作面接觸，因此，藉由後步驟的退火及氧化處理， 將有上述金屬膜從背面絕緣膜剝離的危險性。又，還於上 述背面絕緣膜中形成多晶矽膜2 3。 本發明之實施形態6中，在中間加工步驟中，例如，藉 由CVD法蒸鍍釕後，馬上由硝酸系的蝕刻液等除去旋入背 面而附著的金屬膜。藉由該除去，即不會於背面產生金屬 膜的剝離，而可提升良率及裝置的可靠度。也就是說，背 面的沉積膜如係將氧化矽膜2 1、多晶矽膜2 3、氮化矽膜 25、氧化矽膜27沉積而構成。因為使用·除去附著於背面的 金屬膜的蝕刻液，在背面的多層膜中必須不可以含有與電 容器下部電極相同的金屬膜。這是因為該金屬膜將被蝕刻 而將會產生多層膜的剝離。 (實施形態7 ) 本發明之實施形態7中，將針對應用於DRAM的例子說明 上述實施形態4所說明的構成。 首先，參照圖3 4，說明本實施形態。於矽基板設置井注 入區域2、4，於其表面的指定區域形成淺溝渠隔離6。於 井注入區域之一區域的表層部形成低濃度注入層2 6，又於 另一區域的表層部形成高濃度注入層2 8。以覆被矽基板的 18 312/發明說明書(補件)/92-07/92112414 1223891 表面的方式形成閘氧化膜8，於該閘氧化膜8上配置含有 雜質的多晶矽膜12、1^1^、〜1丁31^等的高熔點金屬氮化膜 等組成的障壁金屬14、W等的高熔點金屬膜16、氮化矽膜 等組成的絕緣膜1 8及覆被此等沉積膜的側面的側壁2 2， 形成閘極。以覆被閘極的碎基板的方式形成絕緣膜2 2。 於該絕緣膜2 2上沉積層間絕緣膜3 2。於層間絕緣膜3 2 形成矽基板表面的活性層及與上方部分導通的導電性栓塞 3 4。於層間絕緣膜3 2沉積其他的層間絕緣膜3 6，貫穿該 層間絕緣膜3 6及其下的層間絕緣膜3 2，設置與矽基板的 活性區域導通的導電性栓塞。導電性栓塞係由襯底的障壁 金屬38及W、Cu等組成的金屬膜40所構成。 於層間絕緣膜3 6上形成層間絕緣膜4 2，再於其上沉積 層間絕緣膜4 6。層間絕緣膜4 2相當於實施形態1〜6之襯 底層間絕緣膜3。貫穿此等層間絕緣膜3 6、4 2，形成與活 性區域導通的導電性栓塞34導通的導電性栓塞44、62。 該導電性栓塞係由上部連接部6 2及下部連接部4 4的2個 不同的材料部分所構成，也可由單一材料所形成。 於層間絕緣膜4 6上形成層間絕緣膜4 8，以貫穿該層間 絕緣膜的方式，於DRAM記憶單元區域配置電容器下部電極 54，在其底面部與上述導電性栓塞62導通。位於DRAM記 憶單元區域及DRAM週邊電路區域的境界部的金屬膜，為保 護環。於電容器下部電極之上，沉積構成電容器介電質層 的鈕氧化膜等的絕緣膜56。又，於該介電質膜上形成組成 的容器上部電極的金屬膜58。 19 312/發明說明書(補件)/92-07/92112414 1223891 藉由上述構造，將介電率高的金屬系高介電質膜用 容器絕緣膜，進行臭氧處理等的氧化處理，即使在電 下部電極氧化的情況，該氧化物仍由具導電性的金屬 成，因而不會減少電容器的電容。另一方面，由如此 屬所形成的電容器下部電極，與層間絕緣膜等的密接 劣，但是，於層間絕緣膜的上面部並不延伸上述金屬 藉由限定於層間絕緣膜的上面以下的範圍，即可防止 離。另外，在將電容器下部電極設為圓筒形的情況， 將周邊電路區域的筒狀金屬膜設為凹面型，可防止週 路區域的筒狀金屬膜的破損等。 再者，說明上述半導體裝置的製造方法。 首先，如圖1 9所示，於矽基板内設置井注入層2， 境界部設置淺溝渠隔離帶6。於此等上面形成閘極絕 組成的絕緣膜8，於該絕緣膜8上成膜摻雜有雜質的 矽膜1 2。於該多晶矽膜1 2上成膜高熔點金屬氮化膜 著積層氮化矽膜18。圖19中之DRAM單元區域相當於 器區域，DRAM週邊電路區域對應於上述週邊區域。 參照圖2 0，藉由照相製版及蝕刻將圖的沉積膜殘留 需部位，形成閘極。此後，於記憶單元區域形成低濃 入層2 6，於週邊電路區域且於閘極側面形成氮化矽膜 的側壁2 2。此後，形成高濃度注入層2 8，最後於晶圓 蒸鍍氮化矽膜2 4。作為雜質的活性化，於高濃度注入 成後，進行根據RTA(RapidThermalAnneal)所成的i| 參照圖2 1，於晶圓全面沉積摻雜有硼及磷的氧化石j 312/發明說明書(補件)/92-07/92112414 作電 容器 形 的金 性低 膜， 剝 藉由 邊電 於其 緣膜 多晶 ，接 電容 於所 度注 組成 全面 層形 .火。 >膜、 20 1223891 SOG等的塗敷系氧化矽膜、並且由CVD所形成的未摻雜氧 化矽膜組成的層間絕緣膜3 2。 接著，藉由照相製版及蝕刻而於所需部位，以與基板表 面接觸的方式設置開口部。接著，如圖2 1所示，形成充填 該開口部的導電性栓塞3 4。此時，是以與基板表面接觸的 方式於基板全面沉積組成導電性栓塞的摻雜雜質的多晶矽 膜3 4，接著藉由回蝕法及C Μ P法研磨上面側，來形成導電 性栓塞3 4。 參照圖2 2，此後，於基板全面沉積與層間絕緣膜相同材 質的層間絕緣膜3 6，在該層間絕緣膜3 6的所需部位，設 置到達上述導電性栓塞3 4的開口部及到達上述矽基板表 面的開口部分。接著，以充填此等開口部的方式形成W、 Cu等的金屬膜40及TiN、TaN等的障壁金屬38的積層構 造組成的配線層。 參照圖2 3，於基板全面沉積與層間絕緣膜3 2相同材質 的層間絕緣膜4 2。接著，以與上述導電性栓塞3 4接觸的 方式，於層間絕緣膜42的所需部位設置開口部。該層間絕 緣膜相當於實施形態1〜6之襯底層間絕緣膜3。 於上述層間絕緣膜4 2設置開口部，形成由T a N、T i N等 的高熔點金屬氮化物組成的金屬栓塞4 4。另外，當然，金 屬栓塞4 4也與實施形態5相同，可為將下方連接部設為多 晶矽的2層構造。 參照圖2 4，於矽基板全面沉積與氮化矽膜4 6及上述層 間絕緣膜4 2相同材質的層間絕緣膜4 8。又，以與導電性 21 312/發明說明書(補件)/92-07/92112414 1223891 栓塞4 4接觸的方式，於氮化矽膜4 6及層間絕緣膜4 8的所 需部位形成電容器下部電極用的孔圖案5 1，及保護環用溝 圖案52。電容器下部電極用的孔圖案51係設於DRAM單元 區域，此外，保護環用溝圖案5 2係設於D R A Μ單元區域與 DRAM周邊電路區域的境界部。又，上述層間絕緣膜48相 當於實施形態1〜6之層間絕緣膜7。 參照圖2 5及圖2 6，於設有開口部的基板表面蒸鍍釕及 鉑等的貴金屬、鎢等的高熔點金屬、或此等沉積膜。接著， 於基板全面塗敷光阻劑9 5，此後藉由C Μ P研磨上面側，形 成電容器下部電極5 4及保護環5 4。 參照圖2 7及圖2 8，藉由HF液無遮罩全面回蝕層間絕緣 膜4 8，使電容器下部電極5 4及保護環的前端部分較層間 絕緣膜4 8僅低S 2。作為S 2可設為如5 0 n m〜1 0 0 n m程度。 如上所述，只要為藉由全面回蝕而使保護環的前端部較層 間絕緣膜突出的形狀，即如實施形態4所說明之，在由HF 液除去DRAM單元區域的層間絕緣膜時，可抑制對於保護環 外側的週邊電路的滲入。此後，如圖2 8所示，由光阻劑 9 6覆被D R A Μ單元區域以外、例如週邊電路部、T E G部、標 記部並且切割線部等。 圖29及圖30為顯示未進行上述全面回蝕而將上述S2 設為0的情況的圖。參照圖2 9及圖3 0，藉由H F液等除去 DRAM單元區域的層間絕緣膜，此後，藉由除去光阻劑可形 成例如圓筒型的電容器下部電極5 4。但是，如圖3 0所示， HF等的蝕刻液滲入，而於DRAM週邊電路區域的層間絕緣 22 312/發明說明書(補件)/92-07/92112414 1223891 膜產生被餘刻的部分5 5。 相對於此，圖3 1及圖3 2為顯示進 根據圖31及圖3 2，將層間絕緣膜的_ 屬膜54的上端。因此，藉由增加光阻 的接觸面積，可防止上述滲入。圖32 電容器下部電極後，除去DRAM週邊電 狀態圖。 參照圖33及圖34，在形成電容器一 容器絕緣膜5 6沉積T a 0、T a N 0、A 12 0 Strontium Titanate)等的金屬系高介 結晶化用的氧化處理、亦即進行根據 火。此後，作為上部電極5 8蒸鍍鉑、 T i N、T a N等的高炫點金屬氮化物，形 圖3 4中，將導電性栓塞分為上部 部44，使用與電容器下部電極54密4 高溶點金屬氮化物。藉由該構成，當 電極的密接性。 上述本實施形態中，與實施形態6 鍍組成下部電極或上部電極的釕、鉑 一定要以硝酸系的蝕刻液予以除去， 此等金屬膜。 藉由上述構成，將介電率高的金屬 容器絕緣膜，進行臭氧處理等的氧化 下部電極氧化的情況，該氧化物仍由 312/發明說明書(補件)/92-07/92112414 •上述回蝕的構造圖。 L面設為低於筒狀金 圖案與保護環上端部 為顯示形成圓筒形的 路區域的光阻圖案的 F部電極後，作為電 3、 BST(Barium 電質膜。此後，進行 臭氧的氧化處理及退 釕等的貴金屬、或 成DRAM電容器。 :接部6 2及下部連接 I性良好的TiN等的 然可提升電容器下部 相同，在藉由CVD蒸 等的金屬膜後，藉由 以便不致於背面殘存 系高介電質膜用作電 處理，即使在電容器 具導電性的金屬形 23 1223891 成，因而不會減少電容器的電容。另一方 屬所形成的電容器下部電極，與層間絕緣 劣，但是，於層間絕緣膜的上面部並不延 藉由限定於層間絕緣膜的上面以下的範圍 離。另外，在將電容器下部電極設為圓筒 將周邊電路區域的筒狀金屬膜設為凹面型 路區域的筒狀金屬膜的破損等。 (實施形態8 ) 圖3 5為顯示本發明之實施形態8之半笔 3 5中，電容器下部電極7 1、保護環7 5及3 係由含雜質的多晶矽所形成。此等筒狀金 電質膜76，於其上之電容器區域沉積著組 屬膜78。 圖3 5中，設置保護環，且從筒狀金屬膜 緣膜的上面下降而僅低於S 1。該構造係將 MIM(Metal Insulator Metal)構造，設為 Insulator Semiconductor)構造、亦即於 使用含有雜質的多晶矽的構造者。該ΜIS 器下部電極使用含有雜質的半導體，於上 TaN、TiN等的高熔點金屬氮化物、或是鎢 屬，而於電容器絕緣膜使用TaO、TaON、A 率電容器絕緣膜。 如上所述，藉由設置保護環，於該保護 域的層間絕緣膜的上面間設置段差S 1，在 312/發明說明補件)/92-07/92112414 面，由如此的金 膜等的密接性 伸上述金屬膜， ，即可防止剝 形的情況，藉由 ，可防止週邊電 ί體裝置的圖。圖 叶準標記73等， 屬膜上積層著介 成上部電極的金 的前端使層間絕 實施形態4中的 MIS(Metal 電容器下部電極 構造中，於電容 部電極使用 等的高熔點金 il2〇3等的高介電 環前端與周邊區 將電容器下部電 24 1223891 極設為圓筒狀時，即可防止對於週邊區域的蝕刻液的滲入。 (對於本發明之實施形態的附言） 1 .本發明之實施形態中，作為具體的半導體裝置，在實 施形態7雖說明了 DRAM的情況，但並不限定於DRAM。在 電容器下部電極為筒狀的情況，可使用任何的半導體裝置。 2 .上述實施形態中，構成筒狀金屬膜的金屬雖介紹了使 用R u、P t等的貴金屬的例子，但並不限於此等，也可使用 W等的高熔點金屬。除Ru等外，只要為其氧化物具有導電 性的金屬即可使用此。另外，在由2層金屬膜構成筒狀金 屬膜的情況，作為襯底金屬膜雖列舉有T i N膜，但是並不 限於TiN膜，只要為與氧化矽膜等及Ru等的筒狀金屬膜密 接性良好者，可為任何的膜。又，也稱如T i N的金屬氮化 物為金屬膜。 3 .保護環係藉由濕式蝕刻除去電容器區域的筒狀導電膜 的周圍的層間絕緣膜，而於該蝕刻液不易滲入週邊區域的 層間絕緣膜的位置，配置為溝渠狀。但是，只要成為隔壁 的形狀，並不限定於沿著溝渠内面的金屬膜。 4.若栓塞配線的上部連接部與形成電容器下部電極的 Ru等的金屬密接性良好、且具有導電性，則並不限定於T i N 膜，而可為任何的金屬。 5 .在使用電容器下部電極含有雜質的半導體膜、例如使 用多晶矽膜的情況，保護環也是由相同材料所形成者，為 處理步驟少而效率佳。但是，並不限定於由含有雜質的半 導體膜形成保護環，也可由其他材料、例如由金屬膜形成。 25 312/發明說明書(補件)/92-07/92112414 1223891 【圖式簡單說明】 圖1為顯示本發明之實施形態1之半導體裝置的概念圖。 圖2為顯示在圖1之狀態前的階段，在金屬膜之蒸鍍後 將光阻劑塗敷於基板全面的狀態圖。 圖3為顯示從圖2之狀態進行CMP研磨後的狀態圖。 圖4為顯示本發明之實施形態2之半導體裝置之製造方 法的圖。 圖5為顯示本發明之實施形態3之半導體裝置的平面概 念圖。 圖6為沿著圖5中之VI _ VI線所作的剖面圖。 圖7為顯示圖6之狀態的半導體裝置前的狀態圖。 圖8為顯示在本發明之實施形態4之半導體裝置的製造 中，形成覆被週邊區域至保護環的光阻圖案的狀態的剖面 圖。 圖9為顯示從圖8之狀態除去電容器區域的層間絕緣膜 目的而使用的蝕刻液滲入周邊區域的狀態圖。 圖1 0為顯示藉由全面回蝕而將層間絕緣膜的上面設為 低於筒狀金屬膜的前端，形成覆被週邊區域的光阻圖案， 亦除去電容器區域的層間絕緣膜的狀態圖。 圖1 1為顯示從圖1 0之狀態除去光阻圖案的狀態圖。 圖1 2為本發明之實施形態5之半導體裝置的概念圖。 圖13為顯示設置覆被週邊區域的光阻圖案，以除去電容 器區域的層間絕緣膜的狀態圖。 圖1 4為在本發明之實施形態5之半導體裝置中，設置保 26 312/發明說明書(補件)/92-07/92112414 1223891 護環以除去電容器區域的層間絕緣膜的狀態圖。 圖1 5為在本發明之實施形態5之變化例中，由密接性良 好的材料構成導電性栓塞的上部的半導體裝置的圖。 圖1 6為顯示在本發明之實施形態5之變化例中，由密接 性良好的材料構成導電性栓塞的上部，以除去電容器區域 的層間絕緣膜的狀態圖。 圖1 7為顯示在本發明之實施形態5之變化例中，由密接 性良好的材料構成導電性栓塞的上部，設置保護環以除去 電容器區域的層間絕緣膜的狀態圖。 圖1 8為顯示在本發明之實施形態6之半導體裝置之製造 方法中，除去矽基板的背面的金屬膜的狀態圖。 圖1 9為顯示在本發明之實施形態7之DRAM之製造方法 中，形成閘極組成的導電膜，並於其上形成絕緣膜的狀態 圖。 圖2 0為顯示形成閘極並於其上形成絕緣膜的狀態圖。 圖2 1為顯示形成層間絕緣膜，並形成導電性栓塞的狀態 圖。 圖2 2為顯示再形成層間絕緣膜，並形成導電性栓塞的狀 態圖。 圖2 3為顯示再形成層間絕緣膜（襯底層間絕緣膜），並形 成導電性栓塞的狀態圖。 圖2 4為顯示形成絕緣膜及層間絕緣膜，並設置形成筒狀 金屬膜用的開口部的狀態圖。 圖2 5為形成筒狀金屬膜，並於全面塗敷光阻劑的狀態 27 312/發明說明_ 補件)/92-07/92112414 1223891 圖。 圖2 6為顯示藉由C Μ P研磨上面部的狀態圖。 圖2 7為顯示藉由全面回蝕將層間絕緣膜設為低於筒狀 金屬膜的前端部的狀態圖。 圖28為顯示對於圖27之狀態從DRAM週邊電路區域至保 護環形成光阻圖案的狀態圖。 圖29為顯示不進行全面回蝕，而從DRAM週邊電路區域 至保護環設置光阻圖案的狀態圖。 圖30為顯示對於圖29之狀態，在除去DRAM單元區域的 層間絕緣膜時所使用的蝕刻液滲入DRAM週邊電路區域，而 蝕刻DRAM週邊電路區域的層間絕緣膜的狀態圖。 圖31為顯示對於圖28之狀態，選擇性除去DRAM單元區 域的層間絕緣膜的狀態圖。 圖3 2為顯示除去光阻圖案的狀態圖。 圖33為顯示形成電容器介電質膜，並形成上部電極用的 金屬膜的狀態圖。 圖3 4為圖3 3之半導體裝置的變化例，為顯示由密接性 良好的材料構成與電容器下部電極導通的導電性栓塞的上 部的半導體裝置的圖。 圖3 5為顯示本發明之實施形態8之半導體裝置的圖。 圖3 6為顯示習知半導體裝置的圖。 圖3 7為說明習知半導體裝置的製造方法的圖。 (元件符號說明） 1 矽基板 28 312/發明說明書(補件)/92-07/92112414 1223891 2 井注入區域 3 襯底層間絕緣膜 4 井注入區域 5 絕緣膜 6 淺溝渠隔離 7 層間絕緣膜 8 閘極氧化膜 9 導電性栓塞（下部連接部） 11 筒狀金屬膜 12 含有雜質的多晶矽膜 13 筒狀金屬膜 14 高熔點金屬氮化膜等組成的障壁金屬 15 保護環 16 高熔點金屬膜 17 密接層（襯底金屬膜） 18 絕緣膜 19 導電性栓塞（上部連接部） 2 1 背面絕緣膜（氧化矽膜） 22 側壁（絕緣膜） 23 多晶矽膜 2 4 氮化矽膜 25 背面絕緣膜（氮化矽膜） 2 6 低濃度注入層 2 7 背面絕緣膜（氧化矽膜） 312/發明說明書(補件)/92-07/92112414 1223891 2 8 向濃度注入層 3 2 層間絕緣膜 34 導電性栓塞 3 6 層間絕緣膜 38 障壁金屬 4 0 金屬膜 42 層間絕緣膜 44 導電性栓塞（下部連接部） 46 層間絕緣膜 5 1 孔圖案 5 2 保護環用溝圖案 54 電容器下部電極 55 被蝕刻的部分 5 6 電容器絕緣膜 58 上部電極（金屬膜） 6 2 導電性栓塞（上部連接部） 7 1 電容器下部電極 7 3 對準標記 75 保護環 7 6 介電質膜 78 金屬膜 9 1 光阻劑 9 3 光阻圖案 9 5 光阻劑 30
312/發明說明書(補件)/92-07/92112414 1223891 9 6 光阻劑 10 1 矽基板 10 3 襯底層間絕緣膜 10 5 絕緣膜 10 7 層間絕緣 10 9 栓塞配線 111 儲存節點 113 對準標記 S1 凹陷量 S 凹陷 312/發明說明書(補件)/92-07/92112414

Claims (1)

1223891 拾、申請專利範圍： 1. 一種半導體裝置，係為形成於半導體基板的 置，其包含有： 層間絕緣膜，位於上述半導體基板的上方位置 筒狀金屬膜，以貫穿上述層間絕緣膜的方式， 狀的底部位於下部、開口側位於上部的具有底部 上述筒狀金屬膜的上述開口側，係僅由沿著位 金屬膜的貫穿孔的壁面的部分所形成。 2. 如申請專利範圍第1項之半導體裝置，其中 狀金屬膜的開口端與上述層間絕緣膜的上面形成 面〇 3. 如申請專利範圍第2項之半導體裝置，其中 狀金屬膜係由從其金屬氧化物具有導電性的金屬 其金屬氧化物具有導電性的金屬所選擇的複數的 構成。 4. 如申請專利範圍第1項之半導體裝置，其中 狀金屬膜係由與上述層間絕緣膜接合的襯底金屬 於且接合於其上的電極金屬膜的2層金屬膜所構 5. 如申請專利範圍第1項之半導體裝置，其中 導體裝置具備電容器區域與其周圍的週邊區域， 容器區域配置著覆被上述筒狀金屬膜的筒形狀的 面的介電質膜，以及進一步覆被該介電質膜的金 上述週邊區域，上述筒狀金屬膜係位於上述層間 上面以下的範圍，且由上述層間絕緣膜覆被該筒 312/發明說明書(補件)/92-07/92112414 半導體裝 ；及 使其筒形 者， 有該筒狀 ，上述筒 為同一 ，上述筒 層、或是 金屬層所 ，上述筒 膜，及位 成。 ，上述半 在上述電 内面及外 屬膜，在 絕緣膜的 形狀的外 32 1223891 面〇 6 .如申請專利範圍第5項之半導體裝置，其中，具備貫 穿上述層間絕緣膜，且以遮蔽上述電容器區域與上述週邊 區域之間的方式而延伸的保護環。 7 .如申請專利範圍第6項之半導體裝置，其中，上述週 邊區域之層間絕緣膜的上面，以變得較上述保護環的上端 更低的方式，於上述保護環上端及上述週邊區域的層間絕 緣膜的上面間具有段差。 8 .如申請專利範圍第1項之半導體裝置，其中，貫穿位 於上述層間絕緣膜之下的襯底層間絕緣膜，導通上述筒狀 金屬膜的底部及下方部的栓塞配線，包括與上述筒狀金屬 膜的底部接合的上部連接部；及由與該上部連接部互異的 材料所構成，且從其上部連接部連續而向下方延伸的下方 連接部。 9 .如申請專利範圍第1項之半導體裝置，其中，於上述 半導體基板的背面側，不具有與上述筒狀金屬膜相同處理 機會下形成的金屬膜。 1 0 .如申請專利範圍第1項之半導體裝置，其中，上述半 導體裝置係為 DRAM(Dynamic Random Access Memory)，該 DRAM之儲存節點係由上述筒狀金屬膜所形成。 11。一種半導體裝置，係為形成於半導體基板，且具有電 容器區域及週邊區域的半導體裝置，其包含有： 層間絕緣膜，位於上述半導體基板的上方，且布及位於 上述電容器區域及週邊區域的兩方； 33 312/發明說明書(補件)/92-07/92112414 1223891 半導體膜，在上述電容器區域及週邊區域 穿上述層間絕緣膜的方式，使其筒形狀的底 開口側位於上部的具有底部的筒狀含雜質者 保護環，貫穿上述層間絕緣膜，以遮蔽上 及週邊區域之間的方式延伸， 在上述週邊區域之層間絕緣膜的上面，以 保護環的上端的方式，在上述保護環上端與 之層間絕緣膜的上面之間具有段差。 1 2 .如申請專利範圍第1 1項之半導體裝置 半導體裝置係為DRAM(Dynamic Random Acc 該DRAM之儲存節點係由上述含有上述雜質I 膜所形成。 312/發明說明書(補件)/92-07/92112414 中，分別以貫 部位於下部、 ;及 述電容器區域 變得低於上述 上述周邊區域 ，其中，上述 ess Memory )， 治筒狀半導體 34
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