TW565931B - Method for fabricating memory cell of nonvolatile memory device - Google Patents
Method for fabricating memory cell of nonvolatile memory device Download PDFInfo
- Publication number
- TW565931B TW565931B TW089120820A TW89120820A TW565931B TW 565931 B TW565931 B TW 565931B TW 089120820 A TW089120820 A TW 089120820A TW 89120820 A TW89120820 A TW 89120820A TW 565931 B TW565931 B TW 565931B
- Authority
- TW
- Taiwan
- Prior art keywords
- film
- floating gate
- month
- forming
- day
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
565931 A7 B7 五·、發明說明( 【技術領域】 本發明係提供-種用於製造永久性記憶體元件之儲存 皁兀的方法’乃相關EEPR0M*快閃記憶體元件的永久性 記憶體元件,特別的是關於減少各儲存單元大小的製造方 【技術背景】 EEPROM,或是快閃記憶體的永久性記憶體元件,近 年使用在數位電話、數位式資訊轉換器、數位相機、個人 電腦、數據機、傳真機、數位式錄影機、DVD等周邊易接 觸的家電用品上。還有,為了達成前述家電用品的小型化 及高機能化,積極對EEPR0M,或快閃記憶體的高密集化 進行研究。 此類EEPROM,或快閃記憶體的儲存單元有眾所皆知 的NOR型和NAND型。 NOR型儲存單元如第1圖所示,位元線扯是連結各儲 存單元的汲極D,字元線WL是連各儲存單元的閘電極G , 即連結於控制閘,源極線队是連㈣存單元的源極s的構 造。圖示符號fg是表示浮置閘極。 1 局 員 工 消 費 社 印 但是,雖然此類型NOR型儲存單元的優點是速度快, 卻因在各單元容量受限制,不易使密集度提高。換言之, NOR型儲存單元因位元線BL是連結各儲存單元的汲極d, 源極線SL連結各單元的源極s的構造。在各儲存單元内必須 準備一定接觸點面積的情況下,提高密集度是很困難的。 NAND型儲存單元如第2圖所示,第丨位元線bli連結谷 本紙張尺ί適用甲國國家標準(CNS)A4規格(21〇 χ挪公髮 565931 A7 B7 五、發明說明( 個儲存單元和2個選擇電電晶體™、TR2’第2位元線BL2 也連結8個儲存單元和2個選擇電電晶體TR3、TR4。㈣立 元線BL1和第2位元線BL2的另一側,即選擇電電晶體丁^、 TR4的源極s連結源極線SL,這個結果是⑹固儲存單元成為 一個單位的構造。 此NAND型儲存單元在全部的儲存單元内不存在任接 觸點’有提咼岔集度的優點。換言之,nand型儲存單元的 位元線BL1、BL2是連結第存單元的汲極D,其他的電晶 體以直列連結’源極線儿連結最終儲存單元的源極s。如 此,儲存單元的連結面積為最小化,易提高密集度。但是, 訂 NAND型儲存單元因為須有16個儲存單元及4個選擇電晶 體’速度慢是其缺點。 此外,前述的>!011型及>1八^[]:)型在儲存單元上是由元 件隔離膜、浮置閘極、控制閘極、源/汲電極、源極線、位 線 元線所構成,這時,儲存單元在理論上得到各構成要素的 最小體積。 濟 部 智 員 工 消 費 為對應在形成中產生罩幕的誤差整列及臨界尺寸等變 化,孤立各儲存單元所形成的浮置閘極,做了元件隔離膜 和特定區域重疊的設計。即為第3A圖的表示,在元件隔離 膜及浮置閘極形成時使用的元件分離罩幕3〇2和浮置閘極 罩幕304的各邊緣特定區域設計呈相互重疊狀態。 第3B圖是習習知浮置閘極罩幕3〇4和控制閘極罩幕 的平面示意圖。 因此,假定以0_ 1 8 # m技術來製造儲存單元,理論上最 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱)
I 565931 A7 五、發明說明( 經濟部智慧財產局員工消費合作社印製 小體積是變成元件隔離膜的大小〇· 18 // m和浮置閘極的大 小0 · 18 // m ’合計〇 · 3 6 // m。但依習知方法製造的話,實際 十月況是,考慮在理論上最小體積0 _ 3 6 // m罩幕的誤整列及臨 界尺寸的變化,大約又加了 0.06//m,成為〇·48//ηι。結果, 以習知技術製造儲存單元的情形是,實際的大小會比理論 上的大上33% 。 根據習知技術製造NOR型及NAND型的情形,為了增 加元件隔離膜和浮置閘極間的重疊領域的單位儲存單元大 小’結果是NOR型與NAND型的密集度難以提高。 【發明解決課題】 有鑑於斯,本發明之目的係提供一種減少單位快閃記 憶體大小的永久性記憶體元件之儲存單元製造方法。 【解決課題手段】 緣是’為達上述本發明之目的,遂提供一種永久性記 憶體元件之儲存單元製造方法,係包含有在半導體基板上 依序裝設浮置閘絕緣膜及浮置閘極用導電膜的步驟;依序 對該膜和半導體基板的特定厚度施行部分蝕刻處理,而 成溝渠的步驟·,在其上面形成絕緣膜,而將該溝渠全部 入的步驟;對,該絕緣膜施行回蝕處理,直到該浮置閘極用 導電膜裸露出,而形成和該浮置閘極用導電膜具相同高度 之元件分離膜的步驟;在該浮置閘極用導電膜及元件分 膜上依序形成控制閘絕緣膜和控制閘極用導電膜的步^ 對該控制閘極用導電膜、控制閘絕緣膜、浮置閘極用導 膜及浮置閘絕緣膜施行蝕刻處理,而形成具疊層構造的 形 埋 離 電 浮 (請先閱讀背面之注意事項再填寫本頁) 裝 l·---訂---------線 本紙張尺度適財關家標準(CNS)A4規格⑽χ 297公€ -5 - 五、發明說明(4) 置閘極和控制閘極者。 、々:有陰:達上述本發明的另一目的’遂提供-種製造 水久性记憶體元件之儲存單元的方法,係包含有在半導體 基板上形成姓刻防止膜的步驟;依序對該姓刻防止膜和半 導體基板的.特定厚度施行部分餘刻處理,而形成溝渠的步 驟,在其上面形成絕緣膜,而將該溝渠全部埋入的步驟; 對該絕緣膜施行回姓處理,直到該钱刻防止膜裸露出,而 形成該㈣防止膜具相同高度之元件分離膜的步驟;去除 該触刻防止㈣㈣;在裸露出的半導體基板上形成浮置 閘絕緣膜’在该_置閘、絕緣膜上形成浮置閘極用導電膜, 而將該元件分離膜間的領域全部埋人的步驟;對該浮置間 極用導電膜施行回敍處理,直到該元件分離膜裸露出的步 驟;在經回姓處理的浮置間極用導電膜和元件分離膜上, 依序形成控制閘絕緣膜和控—制極用I電膜的步驟;'對該 控制閉極用導電膜、控制閘Μ緣膜、浮置閘極用導電膜及 浮置閘絕緣膜施行蝕刻處理,而形具疊層構造的浮置閘極 和控制閘極者。 【圖式簡單說明】 第1圖係典型的EEPROM或快閃記憶體的NOR型儲存單元 的等效回路示意圖。 第2圖係典型的EEPr〇m或快閃記憶體的nAN]d型儲存單 元的等效回路示意圖。 · 第3Α圖係依照習知技術在n〇r型和NAND型儲存單元的制 造時,使用的元件分離罩幕和浮置閘極罩幕的平面 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 565931 A7 五、發明說明( 示意圖。 第3B圖係依照習知技術在NOR型和NAND型儲存單元的制 造時,使用的浮置閘極罩幕和控制閘極罩幕的平面 示意圖。 第4A圖係本發明在NOR型和NAND型儲存單元的製造時, 使用的元件分離罩幕和浮置閘極罩幕的平面示音 圖。 第4B圖係依照習知技術在NOR型和NAND型儲存單元的制 造時’使用的浮置閘極罩幕和控制閘極罩幕的平面 示意圖。 第5 A〜F圖係依照本發明的實施例,為說明儲存單元的警迭 方法,沿第4A圖的X—X,線及γ—γ,線切剖的剖 面示意圖。 第6A〜F圖係依照本發明的另一實施例,為說明儲存單元的 製造方法,沿第4A圖的X — X,線及γ—γ,線切剖 的剖面示意圖。 【圖示符號說明】 κ ί-ΊΙΙ-τ— ^-----r ---^---------^ I (請先閱讀背面之注音?事項再填寫本頁w 經濟部智慧財產局員工消費合作社印製 402 元件分離罩幕 406控制閘極罩幕 503絕緣膜 505a浮置閘極 508元件分離膜 5 12控制閘極用導電膜 514源極 403浮置閘極罩幕 500半導體基板 505浮置閘極用導電膜 507絕緣膜 i 510絕緣膜 512a控制閘極 516汲極
565931 五、發明說明( 智 慧 局 員 工 消 費 製 600基板 603浮置閘絕緣膜 605a浮置閘極 608元件分離膜 612控制閘極用導電膜 614源極 T 溝渠 【發明實施較佳態樣】 本盔明的目的和優點,請參閱以下的詳細說明及附圖 表示。 第4A圖所示係本發明的元件分離罩幕和浮置閘極罩幕 的平面表不圖。如第4A圖冷表示的,本發明的元件分離罩 幕402與浮置閘極罩幕綱,和第从圖所示的習知技術不 同,邊緣的區域沒有重疊。這是浮置問極使用元件分離膜 以自對準方式形成的原因。 緣是,前記元件分離膜及浮置閘極因省略重疊領域, 理論上最小體積是可能形成的,結果是儲存單元大小得以 減少。 請參考第4B圖,第4B圖所示係本發明的浮置閘極罩幕 404和控制閘極罩幕406的平面表示圖。 以下,請參閱附圖所示,針對本發明較佳實施態樣的 儲存單元製造方法進行說明。 ' 第5A圖到第5F圖係依照本發明的實施例,為說明儲存 早元的衣造方法’沿弟4 A圖的X ~ X ’線及γ 一 γ,線士 601蝕刻防止膜 605浮置閘極用導電膜 607絕緣膜 610控制閘絕緣膜 612a控制閘極 616 >及極 線 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公复) 565931 五、發明說明( 的剖面示意圖。 第5A圖所示係在半導體基板5〇〇上形成以浮置間絕緣 膜503作的氧化膜或氧化氮膜,在該浮置閘絕緣膜5〇3上形 成以矽膜作的浮置閘極用導電膜5〇5。該膜5〇5、5〇3和半導 體基板500在第4A圖所示的元件分離罩幕4〇2依序蝕刻處 理,如此,在半導體基板500的特定區域形成溝渠丁。 第5B圖所不係在該完成品上形成絕緣膜5〇7,俾將溝渠 T全部埋入。前記絕緣膜5〇7最好是氧化膜。 第5C圖所示係前,採用_氣體或用化學機械研磨法 (CMP),對絕緣膜施行回蝕處理,直到浮置閘極用導電膜 裸露出為止,俾形成和該浮置閘極用導電膜5〇5有同樣高度 的元件分離膜508。 ▲ 第5D圖所不係在浮置閘極用導電膜5〇5及元件分離膜 508上,以氧化膜或氧化氮膜形成控制閘絕緣膜51〇,在該 控制閘絕緣膜510上,以矽膜形成控制閘極用導電膜512, 即矽膜和金屬膜的疊層膜。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 第5E圖所不係控制閘極用導電膜、控制閘絕緣膜、浮 置閘極用導電膜及浮置閘絕緣膜在第化圖所示的控制閘極 罩幕406依序蝕刻處理,如此形成有疊層構造的浮置閘極 505a及控制閘極512a。此時,閘極間的半導體基板區域, 也就是形成源極和汲極的半導體基板區域是裸露出的狀 態。 第5F圖所不係在裸露出的半導體基板區域,從硼、磷 或砷中選擇一種雜質施行離子植入及熱擴散處理,而形成 x 297公釐) 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 •9- 565931 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明() 源極和沒極5 14、5 16。 之後,雖無圖示,但為符合NOR型或NAND型儲存單 元的結構,依習知方法,形成在汲極5 16連結的位元線和在 源極514連結的源極線,至此,NOR型或NAND型儲存單元 已完成。 在則述的實施例中’為使浮置閘極5 0 5 a在元件分離膜 508上以自對準方式形成,該浮置閘極5〇5a和元件分離膜 5 〇 8不需要重疊。如此,浮置閘極5 〇 5 a和元件分離膜5 〇 8在 理論上最小體積是可能形成的,儲存單元大小得以減少, 結果是,NOR型或NAND型儲存單元得以呈現高密集化。 第6 A圖到第6F圖係依照本發明的另一實施例,為說明 儲存單元的製造方法,沿第4A圖的Χ—χ,線及γ_γ,線 切剖的剖面示意圖。 — 第6A圖所示係蝕刻防止膜6〇1在半導體基板6〇〇上形 成。該蝕刻防止膜601由氧化膜和氧化氮膜的疊層構造或 氧化膜和矽膜的疊層構造中形成較為理想。再者,該蝕刻 防止膜601必須比在後續工程中形成的浮置閘極還厚。盆原 因為,餘刻防止膜的厚度必須和在後續工程中形成的浮置 閘絕緣膜及浮置閘極合計的厚度相#。該㈣防止膜6〇ι和 半導體基板600的特定深度卜厚度) 又v序度)在苐4 A圖所示的元件 分離罩幕4〇2依序蝕刻處理,如卜, 处主如此,在το件分離膜上形成溝 渠T 〇 第6B圖所示係在該完成品 上$成纟巴緣膜607以埋入溝 渠T。該絕緣膜607最好是氧化膜
本紙張尺度適财關家標準(CNS)A4規格 J -----r---^---------M r (請先閱讀背面之注意事項再填寫本頁) -10- 565931 A7
經濟部智慧財產局員工消費合作社印製 五、發明說明(9 ) 第6C圖所示係在蝕刻防止膜601裸露出前,絕緣膜用蝕 刻氣體或用化學機械研磨法(CMP),依回蝕處理形成和該姓 刻防止膜601有同樣高度的元件分離膜6〇8。 其次’第6D圖所示係除去姓刻防止膜,如此,在半導 體基板600的特定區域’也就是浮置閘極所形成的區域會裸 路出。在裸露出的半導體基板區域上形成浮置閘絕緣膜 603,之後,在該完成品上形成浮置閘極用導電膜6〇5以埋 入元件分離膜608間的區域。此處,浮置閘絕緣膜6〇3以氧 化膜或氧化氮膜,及浮置閘極用導電膜6〇5以矽膜形成較理 想。該浮置閘絕緣膜603在元件分離膜6〇8的側面和上面形 成。 第6E圖所示係在元件分離膜608裸露出前,採用蝕刻氣 體或以化學機械研磨法(CMP),對浮置閘極用導電膜盡施行 回蝕處理,而在浮置閘極用導電膜6〇5和元件分離膜6〇8上 形成控制閘絕緣膜610及控制閘極用導電膜612。此處,控 制閘絕緣膜610以氧化膜或氧化氮膜,及控制閘極用導電膜 612以矽膜形成較理想。 如第6F圖所示般,對控制閘極用導電膜、控制閘絕緣 膜、浮置閘極用導電膜及浮置閘絕緣膜,採用如第4B圖所 示的控制閘極罩幕406,依序施行蝕刻處理,俾形成具疊層 構造的浮置閘極605a及控制閘極612a。此時,閘極間的半 導體基板區域,也就是形成源極及沒極的半導體基板區域 是裸露出的狀態。在裸露出的半導體基板區域,從硼、磷 或珅中選擇一種雜質做離子植入及熱擴散處理形成源極及 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ---^ K----- U----Γ--^ * I I--t----I----線 r (請先閱讀背面之注意事項再填寫本頁) -11- 565931 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明() 10 汲極 614、616。 之後,雖無圖示,但為符合NOR型或NAND型儲存單 元的結構,依習知方法,形成在沒極616連結的位元線和在 源極614連結的源極線,至此,NOR型或NAND型儲存單元 已完成。 在此實施例中,因為浮置閘極605a和之前的實施例一 樣,在元件分離膜608上以自對準方式形成,不要和元件分 離膜508重疊,如此,在理論上最小體積是可能形成的,儲 存單元大小得以減少,結果是,NOR型或NAND型儲存單元 得以呈現高密集化。 雖由以上實施例說明本發明,但在不脫離其要旨的範 圍内,能夠實施多樣化的變更。 【發明功效】 , 綜上所述,本發明係使浮置閘極在元件分離膜上以自 對準方式形成,該浮置閘極和元件分離膜能夠形成最小體 積。因而,NOR型或NAND型的儲存單元大小得以減少,如 此,能夠實現符合家電用品的小型化及高機能化的永久性 記憶體元件的高密集度。 ‘ (請先閲讀背面之注意事項再填寫本頁)
、1T -•t__ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29<7公釐) -12-
Claims (1)
- 565931 補充 Α8 Β8 C8 D8 煩請委員明禾?>年$月巧日修正本 經濟部智慧財產局員工消費合作社印製 有無變更實質内容?是否准予修正? 申請專利範圍 ι·種用於製造永久性記憶體元件之儲存單元的方法, 係包含有: 在半導體基板上形成餘刻防止膜的步驟,·與 依序對該钱刻防止臈和半導體基板的特定厚度施 行部分蝕刻處理,而形成溝渠的步驟;與 在其上面形成絕緣膜,而將該溝渠全部埋入的步驟; 與 對該絕緣膜騎㈣處理,直㈣㈣防止膜裸露 出’而形成和該餘刻防止膜具相同高度的元件分離膜的 步驟;與 去除該蝕刻防止膜的步驟;與 在裸露出的半導體基板上形成浮置問絕緣膜,在該浮 置閘絕緣膜上形成浮置閘㈣導電膜,而將該元件分離 膜間的領域全部埋入的步驟;與 對該浮置閘極用導電膜施行回餘處理,直到該元件分 離膜裸露出的步驟;與 在經回蝕處理的浮置閘極用導電膜和元件分離膜上, 依序形成控制閘絕緣膜和控制閘極用導電膜的步驟丨與 對該控制閘極用導電膜、控制閑絕緣膜、浮置閑㈣ 導電膜及浮置閘絕緣膜施行蝕刻處理,而形具疊層構 造的浮置閘極和控制閘極者。 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐Γ ' --- * I Λ « (請先間讀背面之注意事¾再填寫本頁) -訂· 線·
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990043294A KR20010036336A (ko) | 1999-10-07 | 1999-10-07 | 반도체 디바이스의 메모리 셀 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW565931B true TW565931B (en) | 2003-12-11 |
Family
ID=19614388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW089120820A TW565931B (en) | 1999-10-07 | 2000-10-05 | Method for fabricating memory cell of nonvolatile memory device |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2001135738A (zh) |
KR (1) | KR20010036336A (zh) |
TW (1) | TW565931B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100423907B1 (ko) * | 2001-06-14 | 2004-03-22 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
KR100457741B1 (ko) * | 2001-12-31 | 2004-11-18 | 주식회사 하이닉스반도체 | 메모리 소자의 제조 방법 |
US7064978B2 (en) * | 2002-07-05 | 2006-06-20 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
JP2005268621A (ja) * | 2004-03-19 | 2005-09-29 | Toshiba Corp | 半導体集積回路装置 |
CN102738170A (zh) * | 2012-07-11 | 2012-10-17 | 无锡来燕微电子有限公司 | 一种非挥发性记忆体及其制备方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100238865B1 (ko) * | 1996-09-16 | 2000-01-15 | 윤종용 | 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법 |
JPH10335497A (ja) * | 1997-06-04 | 1998-12-18 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
JP4330670B2 (ja) * | 1997-06-06 | 2009-09-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JPH11103033A (ja) * | 1997-09-29 | 1999-04-13 | Sony Corp | 不揮発性半導体記憶装置の製造方法 |
-
1999
- 1999-10-07 KR KR1019990043294A patent/KR20010036336A/ko not_active Application Discontinuation
-
2000
- 2000-10-05 TW TW089120820A patent/TW565931B/zh not_active IP Right Cessation
- 2000-10-06 JP JP2000307141A patent/JP2001135738A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
JP2001135738A (ja) | 2001-05-18 |
KR20010036336A (ko) | 2001-05-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW560044B (en) | Semiconductor memory device having floating gate and manufacturing method of the same | |
US7511332B2 (en) | Vertical flash memory | |
US6998313B2 (en) | Stacked gate flash memory device and method of fabricating the same | |
TW200527658A (en) | Semiconductor memory device and method of manufacturing the same | |
JP4037750B2 (ja) | 半導体装置及びその製造方法 | |
US8258610B2 (en) | Integrated circuit devices including a multi-layer structure with a contact extending therethrough | |
US20090047777A1 (en) | Semiconductor device and method of manufacturing the same | |
JP2003203999A5 (zh) | ||
TW201403830A (zh) | 採用富含矽之層的積體電路記憶體系統 | |
TW565931B (en) | Method for fabricating memory cell of nonvolatile memory device | |
JP5275283B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
TW586221B (en) | Flash memory with selective gate within a substrate and method of fabricating the same | |
TW456028B (en) | Semiconductor device and process for manufacturing semiconductor device | |
KR19990045444A (ko) | 불휘발성 반도체 메모리소자와 그 제조방법 | |
JP2004186316A (ja) | 半導体装置およびその製造方法 | |
KR100390205B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
TW557497B (en) | Method for fabricating a silicide layer of flat cell memory | |
US7271062B2 (en) | Non-volatile memory cell and fabricating method thereof and method of fabricating non-volatile memory | |
JP2010021496A (ja) | 半導体装置、及びその製造方法 | |
JPH08107158A (ja) | 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法 | |
US6376307B1 (en) | Method for fabricating NOR type memory cells of nonvolatile memory device | |
US7109082B2 (en) | Flash memory cell | |
KR20050069597A (ko) | 플래시 메모리 셀 및 그의 제조 방법 | |
JP2005057187A (ja) | 半導体記憶装置およびその製造方法 | |
JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |