TW544856B - Structure for preventing salicide bridging and method thereof - Google Patents
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Description
344 幻 6 五、發明說明(1)
發明領域 W 以及,更明確而言, 對準金屬石夕化物橋接 本發明有關於一種半導體袭置 係有關於半導體裝置中的一種防止 (bridging)的裝置與其方法。 發明背景 考量的重要因素之一 而此種速度一部份是 在現在記憶體積體電路(丨c )中 為所儲存之資料讀取或擷取的亲 由字元線的速度所控制。在目ίί °叩此禋迷厪一邵份是 =二c;!i進:因此字元線的寬度也曰益縮減。此 广線的電阻,而字元線的電阻升高會將; ΐί;τ’Λ因此降低記憶體Ic的迷度。因此,請造高 效此的1C,低阻值的字元線則佔有重要的地位。 ^習知的金氧半導體⑽s)m料常備用作間 極材料,而複晶石夕的導電度會因為推雜的濃度而提高,作 是即使在掺雜到相當高的濃度時,摻雜的複晶石夕阻值仍铁 相當高m♦的阻值也可以藉由沈積金屬層於其上了 如鈦金屬,藉以降低其阻值。以電晶體為例,在形成電晶 體後,則沈積金屬層於閘極結構上。在複晶矽層上只有部 分的金屬層會與複晶矽反應形成金屬矽化物。此類形成金 屬矽化物的過程則稱為”自對準八“丨卜以丨㈣以^也稱為 自對準金屬矽化物製程(sal icide process)。經由在複晶 矽閘極上方形成金屬矽化物層,所形成的複晶矽金屬矽化 物(口〇丨7(:丨46)其阻值則明顯較低。 金屬石夕化物製程已被用於製造記憶體丨c。一個記憶體 11 0389-7078twf(n);IDF200109268;P900457;peggy.ptd 第 5 頁~ 544856 五、發明說明(2) IC中通常包含記憶體陣列, 電晶體,以及複數大體平行 的位元線。每一條字元線大 元線一般代表在同一條記憶 一條位元線一般則代表在同 極或汲極區域。第1圖所示i 線14的一種佈局。由於其源 擴散區,因此位元線也被稱 bit line)。 §IC產品中包含具有記 70件時,則成為嵌入式產品 與記憶體元件的唯一不同是 額外的一層複晶矽層。因此 成本’邏輯元件與記憶元件 程中,記憶元件可先以幕罩 部分則進行製造,如此交替 一 ’則是在某些製程中,自 幕罩遮蓋的某些主動區形成 狀況稱為自對準金屬矽化物 化物的橋接通常必須避免, 在記憶體陣列中,自對準金 況0 其中具有一組矩陣式記憶胞或 的字元線,以及複數大體平行 體與每一字元線垂直。一條字 陣列上的電晶體之閘極,而每 一攔記憶陣列上的電晶體之源 b習知I C 1 0中字元線1 2與位元 極與汲極區域係為I c基質中的 為”埋入式”字元線(buried 憶陣列元件的記憶體丨c與邏輯 。從製造角度來說,邏輯元件 ,圮憶元件,如記憶胞,需要 ’為了降低製造嵌入式產品的 多半近乎同時形成。在製造過 遮蔽’而同時邏輯元件的某些 。然而,可能產生的情況之 對準金屬石夕化物會同時在沒有 ’例如源極及/或汲極。這種 橋接(bridging)現象。金屬矽 因為橋接通常會導致1C無效。 屬矽化物的橋接通常有兩種情
544856 五、發明說明(3) 18,以電性連結非連續或非相鄰的位元線14 —1盥14_2。位 元線14-1與丨4-2延伸的長度超過陣列中其他的;;立元線。如 第2圖中所示,n型擴散區之位元線14-1與14-2間出現電性 短路。 一,一種自對準金屬矽化物橋接則如第3圖所示。第3圖 所示第1圖之裝置10中心區域之Β —Β,方向側視圖。參見第3 圖,在基貝1 6上形成自對準金屬矽化物丨8,連接數條位元 線1 4。而如第3圖所示,這也導致位元線丨4間的電性短 路。 發明簡述 根據本發明,提供一種預防自對準金屬矽化物橋接的 半2體結構,其具有一記憶體陣列,包含複數條大體平行 的字兀線,複數條大體平行的位元線,其中該每條字元線 大體與該每條位元線垂直,以及第一閒置字元線設置於該 記憶體陣列之周邊區域,其中該第一閒置字元線大體平行 於該複數條字元線並與至少兩不相鄰之位元線重疊。 另外,根據本發明更提供一種預防自對準金屬矽化物 橋接的半導體結構,係包含:包含複數個電晶體體 陣列與複數非記憶體型電晶體,其中該記憶體陣列包^; ·· 複數條大體平行的字元線、複數條大體平行的位元線,其 中該每條字元線大體與該每條位元線垂直、以及第一閒置 位元線’ δ又置於邊記憶體陣列之周邊區域,其中第一閒置 字元線大體平行於該複數條字元線,並與至少一條位元線 重疊。 … m 0389-7078twf(n);IDF200109268;P900457;peggy.ptd 第 7 頁 544856
根據上述發明之半導體結構,本發明更提供一種製造 f防自對準金屬矽化物橋接之半導體結構的方法,其$ = ί下··形成複數條大體平行之位元線;形成複數條大 干行之字元線,其中每條字元線大體與每條位元線垂 ;沈積一四氧乙基矽(TE0S)層於該複數條字元線與該 條位7G線上,其中沈積在該複數條字元線上之該四 基石夕展目士* 平ViCi 增,、有一厚度,該厚度大於兩相鄰字元線間距離的一 半’以及回蝕刻該四氧乙基矽層。 上述發明簡述與以下之發明詳述,均只作為範例盥闡 述’並非據以限制本發明所欲宣告之範圍。 ^ 為了讓本發明之上述目的、特徵、及優點能更明顯易 懂’以下配合所附圖式,作詳細說明如下。 實施例之詳細說明 每根據下述範例,並以所附圖式為辅,詳細說明本發明 之貫施例。其中,同樣之圖式標號則代表相同或相似之 件。 第4圖所示為本發明實施例中的半導體結構2 〇之佈 局。根據第4圖,裝置2〇包含複數條大體平行的字元線24 以及複數條大體平行的位元線22。每條字元線24大體與每 條位元線22垂直相交。位元線24為裝置2〇之記憶體陣列 (未編號)中的電晶體之複晶矽閘極,通常也被視為複晶矽 閘極(poly gatej。另外,裝置20包含閒置閘極(dummy poly) ’或閒置字元線(dummy world line)26設置於記憶 體陣列之周邊區域’而與兩不相鄰的位元線22 — 1與22-1重
0389·7078 twf(η);IDF200109268;P900457;peggy·p td 544856 五、發明說明(5) 疊相交。 其中第一閒置字元線大體平 — 與至少-條位元線重疊。而 立名^數條字元線,並 26為設置於裝置基底(未顯示)上:ί;::爲閒置位元線 不::何電壓或電源成電性連接 ;般 作有關的功能,但當需要供任何與褒置20之操 可偶接於特定電壓。 、^寸’則閒置字元線2 6亦 在A k裝置2 0的過程中,閒置字 他字元線24同時形成。接著準屬=列中的其 程。閒置字元線26乃用於避二if f金屬矽化物製 22-2間形成金屬& 、免在兩不相郴的位元線22-1與 免自二Τ因此,設置閒置字元線26可以避 橋接m屬g if 條非相鄰的位元線22-1與2"間 橋接=兄,,弟2圖之習知技術中所遭遇之狀況。 圖所不為第4圖中之裝置20沿A-A,方向的剖面側視 2; —? t 5 圖’裝置基底28與非相鄰之位元線以-1與 而„里=盍氧化層32。閒置字元線26設置於氧化層32上, 二一字το線26上則形成自對準金屬矽化物3〇。因此,閒 ,字元線26可將自對準金屬石夕化物3()與裝置2()上的主動區 /及位疋線22-1與22-2隔離。非相鄰的位元線22-1與22一2 為擴散區’可為記憶體陣列中非相鄰電晶體的汲極及/或 源極區域。為了方便說明本發明,擴散區22_丨與22—2均為 η型擴散區。熟習此領域之人士均可暸解本發明之擴散區 型式並非以此為限。
0389-7078twf(n);IDF200109268;P900457;peggy.ptd 第9頁
544856 五、發明說明(6) 卜雖然第4圖中僅繪示一條閒置字元線,然本發明之告 靶例y包含複數條閒置字元線。閒置字元線可在陣列中 何可旎發生自對準金屬矽化物橋接的區域中設置。在一: 施例中,可形成兩條閒置字元線,兩條分別設置於陣列$ 相對之兩邊的周邊區域中。另外,閒置字元線未必須要 伸整個陣列的長度,閒置字元線之長度僅需足夠避免 主動區域間因金屬矽化物形成而導致電性連結即可。在 一實施例中,閒置字元線僅與一條位元線重疊。 另 、為了避免如第3圖中的自對準金屬矽化物的橋接情 況,例如,在連貫或相鄰之位元線上的金屬矽化物橋接 j據本發明的一個實施例提供在形成自對準金屬矽化物, 前,先在陣列上形成一四氧乙基矽(tetraethyl 〇rth〇silicate,TE0S)層之製程。為了形成具有邏輯 與記憶體元件的半導體裝置,可藉由習知的^〇3製程形 邏輯70件與至少一記憶體陣列,記體體陣列中包含複 記憶胞、複數條大體平行之位元線與複數大體平行之 線二其中位元線大體垂直於字元線。纟沈積與圖樣化二 成子70線或電晶體閘極後,在記憶體陣列上先沈積四^ 基矽層,藉以在任何電晶體結構中露出的源極與汲極區 域,包含位元線,均順形覆蓋此介電材料。為了確 與汲極區域不會在自對準金屬矽化物製程中暴露出來",、二 複晶矽閘極或字元線上的四氧乙基矽層之厚度τ,應大 1 /2之兩相鄰的複晶矽閘極或字元線間的距離s。此、 可表示為S<2T。因此,在四氧乙基矽層沈積且回蝕刻後二
544856 五、發明說明(7) 主動區的源極與汲極區域仍覆蓋介電層,可避免後續自對 準金屬矽化製程形成兩相鄰位元線的橋接問題。 雖然本發明以較佳實施例揭露如上,然其並非用以限 定本發明,任何熟悉此項技藝者,在不脫離本發明之精神 和範圍内,當可做些許更動與潤飾,因此本發明之保護範 圍當視後附之申請專利範圍所界定者為準。
0389-7078 twf(η);IDF200109268;Ρ900457;peggy.p t d 第11頁 544856 圖式簡單說明 圖式簡單說明 第1圖所示為一種習知的半導體裝置佈局。 第2圖所示為根據第1圖之半導體裝置沿A-A’方向之剖 面側視圖。 第3圖所示為根據第1圖之半導體裝置沿B-B’方向之剖 面側視圖。 第4圖所示為根據本發明之一實施例中的一種半導體 裝置佈局。 第5圖所示為根據第4圖之半導體裝置沿A-A’方向之剖 面側視圖。 符號說明 10 :裝置、 12 :字元線、 14、14-1、14_2 :位元線、 16 基底、 18 金屬矽化物、 20 裝置、 22、22-1、22-2 ··位元線、 24 字 元 線 26 閒 置 字 元 線、 28 基 底 30 金 屬 矽 化 物、 32 氧 化 層 〇
0389-7078twf(n);IDF200109268;P900457;peggy.ptd 第12頁
Claims (1)
- 5^1856544856六 申請專利範圍 =條大體平行的字元線; ^ 稷數條大體平行 、、I中該每條子元線大體與 該每條位元線垂:了:位7"線,其 、一第一間置字元線及^署於该犯慎體陣列之周邊區 域其中該第一閒置念 付於該複數條字元線, 並盥至少:間置予兀線大體肀打 4條該位元線重疊。 7·根據申請專利範圍镇R s所述之預防自對準金屬矽 化物橋接的結構,其中炫 J、 爭元線包含複晶矽。 8.根據申請專利範圍^第6_ /"所述之預防自對準金屬矽 化物橋接的結構,更包含一第二間f字元線大體平行於該 第一,置字元線,其中該第二^置孚元線設置於與該第一 閒置字元線相對之該記憶體;二之肩邊區域。 9·根據申請專利範圍第8項所述:預防自對準金屬矽 化物橋接的結構,其中該第二閒置孚元線與至少一該位元 線重疊。 一月 1 〇 ·根據申请專利範圍第9項戶斤述之預防自對準金屬石夕 化物橋接的結構,其中該第一閒置字元線與至少兩非相鄰 之位元線重疊。 n ·根據申請專利範圍第丨0項所述之預防自對準金屬 矽化物橋接的結構,其中該第二閒置字元線與至少兩 鄰之位元線重疊。 12· —種製造預防自對準金屬矽化物橋接結構 法,包含下列步驟: 乃 形成複數條大體平行之位元線;544856 _案號 91114944_年月日_ί±^_ 六、申請專利範圍 形成複數條大體平行之字元線,其中該每條字元線大 體與該每條位元線垂直; 沈積一四氧乙基矽(TEOS)層於該複數條字元線與該複 數條位元線上,其中沈積在該複數條字元線上之該四氧乙 基矽層具有一厚度,該厚度大於兩相鄰字元線間距離的一 半;以及 回蝕刻該四氧乙基矽層。0389-7078twfl(n);IDF200109268;P900457;peggy.ptc 第 15 頁
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