TW519730B - Flip chip semiconductor device having signal pads arranged outside of power supply pads - Google Patents

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Description

519730 五、發明説明（1) 發明領域z 本發明係關於一半導體裝置，更特別的是關於欲與 多層電路板接合之覆晶半導體裝置。 習知技術之說明z 對具有超過一千個針腳之積體電路而言，最好是使 用覆晶半導體裝置，典型的應用是在大功率消耗電子系 統中的高速介面。當製造者發展覆晶半導體裝置時，製 造者較著重於性能而不是費用。因此，覆晶半導體裝置 較其他種類之半導體裝置更爲昂貴。因此，覆晶半導體 裝置犧牲本而達到高性能。然而，製造者發現覆晶半 導體裝置愈來愈被需要。這是因爲對於多功能高速電子 系統而言，使用者需要高性能半導體裝置。事實上，製 造者正在增加覆晶半導體裝置之產量。在此情況下，硏 發遂著重於費用及性能。 覆晶半導體裝置之典型範例係揭示於日本專利公開 公報弟5 - 2 6 7 3 0 2號。第1圖顯不揭不於此一^日本專利 公開公報之習知覆晶半導體裝置上之佈線。參考標號 1 71標示習知覆晶半導體裝置。習知覆晶半導體裝置包 括小型輸入及輸出單元174，邏輯單元區塊175，大型 輸入及輸出單元1 76及閘陣列1 82。衝撞電極形成區 180之周邊部份被設給大型輸入輸出單元176，而大型 輸入及輸出單元1 76係連接到在周邊區域形成之衝撞電 極173。另一方面，電極形成區180之內部部份18 1係 設給小型輸入及輸出單元174，並且與在邏輯單元區塊 519730 五、發明説明（2) 1 75中之閘陣列1 82混合。因爲閘陣列1 82被設計成佔 據與小型輸入及輸出單元1 74所佔據之面積一樣小的區 域，所以衝撞電極1 73係均勻的排列在衝撞電極形成區 1 80中之規則性頂點上。日本專利申請公開公報指出區 域衝撞係使用在習知覆晶半導體裝置中。然而，日本專 利申請公開公報並未說明電源供應衝撞及信號衝撞如何 被設置。 在製造習知覆晶半導體裝置的程序中，習知覆晶半 導體裝置係接合於封包基片或多層基片上，其具有欲與 在覆晶之接墊形成區上形成之接墊連接之前表面，及與 電極形成之反轉表面上。習知覆晶半導體裝置並不允許 製造者減少佈線層的數目，且費用仍是很高。因此，習 知覆晶半導體裝置並不助於系統費用的減少。製造者並 不考慮在輸入及輸出單元及其電源電壓單元之間之位置 關係，使得設計者覺得在內部區域中牽電源供應線很難。 另一習知覆晶半導體裝置係揭示於日本專利申請公 開公報第2000- 1 0955號。第2圖顯示揭示於此日本專 利申請公開公報中之習知覆晶之佈線。參考標號1 9 1標 示習知覆晶半導體裝置。習知覆晶半導體裝置具有一內 部區1 93友在內部區四周之周邊區。功能區塊係形成於 內部區193。輸入及輸出單元192係形成於周邊區。電 源供應之角落單元1 94係設給周邊區域之角落。接墊 1 95係設置在內部/周邊區域上，並電氣連接到輸入及 輸出單元1 92及內都區域1 93中之電源供應單元。 -4- 五、發明説明（3) 在習知‘覆晶半導體裝置中，三個輸入及輸出單元192 形成輸入及輸出單元群組，且輸入及輸出單元群組係設 置在等於接墊1 95之間隔之規則性間隔上。因此，每個 群組之三個輸入及輸出單元1 92係經由一般佈線型式連 接到相關之三個接墊1 9 5。爲了重覆使用一般佈線型式 ，等於3之倍數之輸入及輸出單元群組係沿習知覆晶半 導體裝置之每一邊設置。描述集中在預定佈線型式如何 重覆用於輸入及輸出單元群組，但並不說明接墊1 95如 何被設給用於信號傳送及電源供應之輸入及輸出單元192。 接墊設定之典型範例爲選擇性地設定用於信號傳輸 及電源供應之輸入及輸出單元。 結果，電源供應接墊傾向於與信號接墊混合。習知 覆晶半導體裝置應與封包基片組合。封包基片具有多層 結構，而多層結構具有接墊形成層，其中，欲與習知覆 晶半導體裝置之接墊連接之接墊形成。接墊電氣連接到 其他層上之引線，而引線最後連接於在接墊形成層之反 面之表面上形成之電極上。因爲習知覆晶半導體裝置具 有與信號接墊混合之電源供應接墊，所以封包基片亦具 有與信號接墊混合之電源供應接墊。當製造商在接墊形 成層導引引線時，一些引線會繞過電源供應接墊。引線 層經由via-hole改變層以繞過電源供應接墊。因此，習 知覆晶半導體裝置之層數且增加即使習知覆晶半導體裝 置之製造費用維持一定，但是總費用變得高。 發明槪述： 519730 五、發明説明（4) 本發明之一重要目的係提供一覆晶半導體裝置，其 有助於減少電氣系統之總花費。 根據本發明之一另面，提供一多層結構之覆晶半導 體裝置’具有單元形成層及接墊形成層，包含輸入及輸 出單元形成於單元形成層上，及巨集單元，電源供應接 墊形成於接墊形成層，並電氣連接到輸入及輸出單元， 信號接墊形成於接墊形成層中，電氣連接到輸入及輸出 單元並設置在電源供應接墊之外。 圖式之簡單說明： 覆晶半導體裝置之特徵及益處會自下列描述及伴隨 圖式而更易了解。 第1圖係揭示於日本專利申請公開公報第5-267302 之習知覆晶半導體裝置之佈線之平面圖； 第2圖係一平面圖，顯示揭示於日本專利申請公開 公報第2 0 0 0 - 3 8 9 5 1 9號之覆晶半導體裝置之佈線； 第3圖爲一平面圖，顯示根據本發明之覆晶半導體 裝置之佈線； 弟4圖爲一平面圖’顯不放大之佈線之一^部份； 第5圖係一平面圖，顯示習知封包基片上之接墊之 佈線； 。 第6圖係一平面圖，顯示根據本發明及數個變化之 欲與覆晶半導體裝置組合之封包基片之一部份； 第7圖爲一平面圖，顯示根據本發明之覆晶半導體 裝置之佈線； 519730 五、發明説明（5) 第 8圖係一 平面圖， 顯示根據本發明之另- >覆晶半 導體 裝置之佈 線； 第 9圖係一 平面圖， 顯示根據本發明之另- -覆晶半 導體 裝置之佈 線； 第 1 0圖係- -平面圖 ’顯示連接於信號接墊 及倂入第 9圖之覆晶半導體裝置, 之輸入及輸出單元之間之信號線； 第 1 1圖係- -平面圖 ’顯示連接於信號接墊 及示於第 3及 4圖之覆f 晶半導體 裝置之輸入及輸出單元; 之間之信號 線， 第 1 2圖係- -平面圖 ’顯示連接於電源供應 接墊及示 於第 9圖之覆 晶半導體 :裝置之輸入及輸出單元 之間之電 源供 應線， 第 1 3圖係- -平面圖 ’顯示連接於電源供應 接墊及示 於第 3及4圖 之覆晶半 導體裝置之輸入及輸出 單元之間 之電 源供應線 第 1 4圖係- -平面圖 ，顯示接墊及倂入根據 本發明之 另一 覆晶半導 體裝置之輸入及輸出單元之佈線； 第 1 5圖係- -平面圖 ，顯示倂入覆晶半導體 裝置之電 源供 應線； 第 1 6圖爲- -平面圖 ，顯示根據本發明倂入 覆晶半導 體裝 置之變化之輸入及 輸出單元群組之佈線； 第 1 7圖爲- -平面圖 ，顯示用於數個變化之 接墊及輸 入及 輸出單元 之佈線； 第 18圖爲- -平面圖 ，顯示用於數個變化之 -7- 接墊及輸 519730 五、發明説明（6) 入及輸出單元之佈線；及 第1 9圖爲一平面圖，顯示用於數個變化之接墊及輸 入及輸出單元之佈線。 較佳實施例之描述=
第一實施仞I 第3及4圖顯示本發明之覆晶半導體裝置之佈線。 佈線之一部份由實線A圈起，並在第4圖中放大。 參考標號1標示根據本發明之覆晶半導體裝置，而 實線1 a代表覆晶半導體裝置1之周邊。在此情況下， 覆晶半導體裝置1係製造於矩形晶片上。矩形晶片被分 割爲周邊區lb，內部區及在內部區及周邊區lb之間之 中間區1 c。矩形晶片之四個邊緣線以1 d標示。 大部份之周邊區lb係設給由2 1 /22/23標示之輸入及 輸出電路，及由3 1 /3 2/3 3標示之信號接墊。輸入及輸 出單元此後被稱爲”輸入及輸出”單元，而信號接墊電氣 地連接到輸入及輸出單兀。每一個輸入及輸出單元由輸 出驅動電路及/或輸入緩衝電路實現。輸入及輸出控制 電路可進一步倂入輸入及輸出單元。雖然輸入及輸出單 元由第3及4圖之信號接墊拉至一位準，但是覆晶半導 體裝置具有多層結構，而輸入及輸出單元被設給較設給 信號接墊之位準低之位準。信號接墊係形成於多層結構 之最高位準。最高位準以下稱爲”接墊形成層，，。 輸入及輸出單元在周邊區1 b形成陣列，複數個輸入 及輸出單元3 1 /3 2/3 3形成一輸入及輸出單元群組2。輸 519730 五、發明説明（7) 入及輸出單元群組中之一個係在第4圖中以虛線圈起來 。在此情況下’三個輸入及輸出單元係排列成與相關邊 緣線1 d平行，並形成輸入及輸出單元群組2。複數個 輸入及輸出單元群組2係排列成與相關之邊緣線丨d垂 直，並形成一行輸入及輸出單元群組2。在此情況下， 四個輸入及輸出單元群組2形成輸入及輸出單元群組2 之行。每一行之輸入及輸出單元群組2彼此分開，其間 之間隔係設給引線（未示）。 信號接墊在周邊區中進一步形成陣列。複數個信號 接墊排列成與相關邊緣線1 d垂直，並形成信號接墊之 行。每一行中之信號接墊之數目等於每一行中之輸入及 輸出單元群組之數目。在此情況下，四個信號接墊形成 一行。複數個信號接墊3 1 /3 2/3 3之行與輸入及輸出單 元行相關，信號接墊3 1 /3 2/3 3之行之數目等於每一個 輸入及輸出單元群組2之輸入及輸出單元之數目。在此 情況下，三行信號接墊3 1 /3 2/3 3與每一行之輸入及輸 出單元群組2相關。信號接墊32之三行中之一行係在 輸入及輸出單元群組2之行上，而信號接墊31及33之 其他行係形成於信號接墊32之行之兩側。行之信號接 墊3 1係連接至輸入及輸出單元群組之相關行之輸入及 輸出單元2 1，行之信號接墊32係連接至輸入及輸出單 元群組之相關行之輸入及輸出單元22，行之信號接墊 33係連接至輸入及輸出單元群組之相關行之輸入及輸 出單元23。在此情況下，信號接墊3 1及33之其他行 -9- 519730 五、發明説明（8) 相對於信號接墊3 2之行彼此對稱。信號接墊3 1 /3 2/3 3 之行係以規則性間隔排列，因此’輸入及輸出單元群組 2之行係以規則性間隔隔開。在輸入及輸出單元群組2 之相鄰行之間之規則性間隔爲信號接墊3 1 /3 2/3 3之相 鄰行之間之規則性間隔之倍數。 中間區1 c係設給電源供應接墊1 1及1 2，而電源供 應接墊11/12係信號接墊3 1 /3 2/3 3 —同形成，即接墊 形成層。因此，電源供應接墊11/12在信號接墊 3 1/3 2/3 3中形成，因此，輸入及輸出單元中。電源供應 接墊1 2與邊緣線1 d平行，因此形成兩行，與二組邊緣 線1 d之一平行。另一電源供應接墊1 1亦排列成與邊緣 線1 d平行，並位於電源供應接墊1 2之中。電源電壓位 準VDD係自電源供應接墊12供應至輸入及輸出單元 2 1 /2 2/23，另一電源電壓位準VSS係自另一電源供應接 墊1 1供應至輸入及輸出單元。如以下在另一實施例中 描述者，周邊區在矩形晶片之四個角落被部份窄化以允 許電源供應接墊佔據在角落上。 電源供應接墊1 1 /1 2經由電源供應線（未示）電氣連接 到輸入及輸出單元。爲了減少電源供應線之電阻，寬的 電源供應線係.用於覆晶半導體裝置。然而，需要寬的佔 據區以引導寬電源供應線。下列對策可選擇性地使用於 覆晶半導體裝置。第一對策係分開輸入及輸出單元以引 導其間之電源供應線。第二對策係使在輸入及輸出群組 之相鄰行之間之間隔更寬，以便引導電源供應線與輸入 -10- 519730 五、發明説明（9) 及輸出單元群組之行平行。否則，電源供應線係在一程 度上被引導且連接至形成於內部區之單元。 接墊形成層之內部區域係設給電源供應接墊13/14。 電源供應接墊1 3係設給電源電壓VDD，而電源供應接 墊14係設給電源電壓VSS。電源供應接墊13係由第3 圖中之小正方形表示，而每一個電.源供應接墊13被畫 斜線，自左上角至右下角。電源供應接墊1 4由小正方 形表示。然而，每一個電源供應接墊1 4被畫斜線，自 右上角自左下角。因此，電源供應接墊13/14之可能位 準係藉由比較斜線的方向而被分辨。如在第3圖可見的 是，電源供應接墊1 3彼此錯開。另一方面，另一電源 供應接墊1 4佔據在電源供應接墊1 3之間之空的區域， 且亦是彼此錯開。巨集單元，如邏輯單元，係在接墊形 成層上之內部區域下方製造，而電源電壓VSS及VDD 係自電源供應接墊13/14經由via-holes供應至邏輯單 元。 然而，輸入及輸出單元並不完全佔據某一位準之周 邊區16。換言之，在設給在某一位準之周邊區域lb中 之輸入及輸出單元之區域間有空位。製造者可將其他巨 集單元設給空位。因此不會浪費空間。 如將被了解的是，電源供應接墊1 1/12/13/14係在置 放於輸入及輸出單元2 1 /22/23上之信號接墊31/32/33 內形成。這個特徵是需要的，因爲沒有任何v i a - h ο 1 e s 在周邊區域lb上形成。輸入及輸出單元2 1 /22/23經由 _ -11- 519730 五、發明説明（，1G) 周邊區lb中之信號線電氣連接到信號接墊3 1 /3 2/3 3。 製造商引導信號線而不考慮via-h〇les。因此，根據本 發明之覆晶半導體裝置之佈線使得在信號線上之設計工 作容易許多。 根據本發明之佈線之另一優點係裝置特性之改進。 輸入及輸出單元2 1/22/23係由經由電源供應線自電源 供應接墊Π/12供應之電源電壓VDD及VSS供應電源 ，而輸入/輸出信號係自信號接墊3 1 /3 2/3 3經由信號 線供應至輸入及輸出單元2 1/22/23。如前述，輸入及輸 出單元2 1 /22/23及信號接墊3 1 /32/33係分別在某一程 度上之周邊區lb上及在多層結構之最高程度上之周邊 區1 b上形成。結果是只有短信號線爲連接所需。相似 的，電源供應接墊11/12係在多層結構之最高程度上之 中間區1 c中形成，而中間區1 c與周邊區1 b相鄰。這 意味著電源供應線不被延長。大量的電源電壓VDD/ VSS能夠供應到輸入及輸出單元2 1 /22/23而沒有嚴重 的振盪問題，而輸入/輸出信號不在信號接墊31/32/33 及輸入及輸出單元2 1/22/23之間傳送而沒有嚴重的阻 抗。因此？輸入及輸出單元2 1 /22/23之dc特性及ac 特性有了改善。因此，根據本發明之佈線有助於裝置特 性之改善。 根據本發明之佈線對封包基片是需要的。封包基片 有一表面與覆晶半導體裝置之接墊接觸，而輸入/輸出 信號係經由多層引線層自一表面傳送到另一表面。第5 _____ -12- 519730 五、發明説明（u)
圖顯示習知覆晶半導體裝置之習知封包基片上之接墊之 佈局。習知覆晶半導體裝置在晶片的周邊區域中具有電 源供應及信號接墊。因此，習知封包基片具有周邊區’ 其中，以4h-413，42M23，43i，432，44!，標示之信號接 墊與電源供應接墊46混合。雖然信號接墊41-413，42^ 423，43!及432欲被連接到信號線45，但是信號線 A-B不能連接到接墊44，因爲電源供應接墊46欲被形 成於信號線A-B之路徑上。爲了繞過電源供應接墊46 ，信號線A-B經由一對via-holes被導引至在多層結構 之不同程度上之信號接墊44 !。另一方面，根據本發明 之覆晶半導體裝置具有電源供應接墊11/12/13/14在接 墊形成層之中間區及內部區。因此，封包基片在信號接 墊內具有電源供應接墊。換言之，沒有任何對應封包基 片之周邊區中之電源供應接墊46之電源供應接墊。這 意味著沒有在周邊區中發現任何阻礙。因此製造商可連 接信號線而沒有任何多餘的繞過。 此優點係在示於第3及4圖中之覆晶半導體裝置所 確認。覆晶半導體裝置之信號接墊3 1 /32/3 3係集中於 接墊形成層之周邊區域1 b中，而電源供應接墊 11/12/13/14係在信號接墊31/32/3 3中形成。覆晶半導 體裝置之封包基片之信號接墊係集中於周邊區，且信號 線欲被連接而不繞過在不同層次上之線。這造成引線層 次的減少。換言之，覆晶半導體裝置之封包基片較習知 覆晶半導體裝置之封包基片簡單，而系統的總費用大大 -13- 519730 五、發明説明（12) 減少。 即使信號接墊較信號接墊3 1 - 3 3複雜，覆晶半導體裝 置使封包基片簡易。第6圖顯示欲與具有較複雜之信號 接墊之覆晶半導體裝置50B組合之封包基片5〇A之一 部份。封包基片5 0 A之一部份欲與由實線r 1圈住之覆 晶半導體裝置50B之一部份連接。覆晶半導體裝置50B 在周邊區域中具有輸入及輸出單元群組之行，且輸入及 輸出單元群組之行之一係在實線r 1之中。輸入及輸出 單元群組之行包括4個輸入及輸出單元群組2l，22，23 ’ 24。$θιί入及輸出卓兀群組2 1只有一個輸入及輸出單 元，而相關之信號接墊係置放在輸入及輸出單元群組 2〗之上。輸入及輸出單元群組22具有兩個輸入及輸出 單元’而兩個信號接墊係置放在輸入及輸出單元群組 22之兩側。輸入及輸出單元群組23具有3個輸入及輸 出單元，而相關之信號接墊係置放在輸入及輸出單元群 組23之上及其兩側。輸入及輸出單元群組24亦具有3 個輸入及輸出單元，而相關之信號接墊係以與那些與輸 入及輸出單元群組23相關之信號接墊相似的方式被排 列。信號接墊群組41 !至413，42!至423，及43!至 4 3 3係對應輸入及輸出單元群組2!，22，23及24之行。 輸入及輸出單元群組2!之信號接墊係與信號接墊423 連接，而信號接墊423係置放在封包基片50A之一部份 之最右側。輸入及輸出單元群組22之信號接墊欲被連 接至信號接墊413及43 3，而信號接墊413及43 3係置 -14- 519730 五、發明説明（13) 放於設給丨35虎接塾423之延長區芳邊之延長區中。輸入 及輸出單元群組23之信號接墊欲被連接至信號接墊4 1 2 ，422及43 2，而信號接墊412，422，及423係置放於 設給信號接墊4 13及43 3之延長區旁邊之延長區。相似 地，輸入及輸出單元群組23之信號接墊欲被連接至信 號接墊4U，42!及43!，而信號接墊41，42!及43i係 置放於封包基片50A之部份之最左側之延長區。信號 線 51i，512 及 513，52!，522 及 523 及 53i，532 及 533 係在信號接墊41!，412及413，42!，422及423及43! ，432及4 3 3之層次上引導，並分別連接至信號接墊 41ι，412 及 413，42ι，422 及 423 及 43!，432 及 433〇 因此，信號接墊41，412及413，42i，422及423及 43!，432及433不需要via- holes或繞過線在不同的層 次上，而覆晶半導體裝置50B使封包基片50A簡易。 信號線 51〗，512 及 513，52!，522 及 523 及 53!，532 及 5 3 3經由via-holes連接至形成於反面之電極。雖然習知 封包基片需要6層以便連接信號接墊至電極，但是封包 基片50A僅需要4層，且封包基片50A之多層結構較 習知封包基片之多層結構少2層。 雖然輸入及輸出單元2 1 /22/23係設給多層結構某一 層次上之周邊區，但是輸入及輸出單元2 1 /22/23可以 佔據周邊區之部份。在此情況下，邏輯單元可以在周邊 區之剩餘部份上製造。第7圖顯示具有輸入及輸出單元 群組之行在周邊區之部份之種類之覆晶半導體裝置。覆 ___ -15- 519730 五、發明説明（14) 晶半導體裝置係在矩形半導體晶片200上製造。 輸入及輸出單元群組之行係設給有間隔地佔領周邊 區之區20.，1。結果，內部區202投入在區201之間之間 隙，且大量的巨集單元（未示）係形成於內部區2 0 2。第 8圖顯示另一覆晶半導體裝置200A。巨集單元係形成 於由周邊區203圍繞之內部區202。雖然輸入及輸出單 元並不完全地佔據周邊區，但是沒有巨集形成於周邊區 。覆晶半導體裝置200及200A需要961個接墊。接墊 排列在覆晶半導體裝置200之接墊形成層上。然而，因 爲輸入及輸出單元之間之間隔空著，所以覆晶半導體裝 置200A需要爲961個接墊之覆晶半導體裝置1/200之 矩形晶片2倍大之矩形晶片。因此，示於第7圖之接墊 之排列有助於減少晶片大小，因此允許製造商減少其製 造費用。結果，根據本發明之覆晶半導體裝置能夠減少 費用並且增進裝置之特性。 第二實施例 第9圖顯示實現本發明之另一覆晶半導體裝置200B 。覆晶半導體裝置200B具有多層結構，而此多層結構 包括設給單元之某一層次及設給接墊之最高層次。因爲 第9圖顯示接墊及單元之佈局，所以接墊與單元在同一 層次上。該佈局包括一內部區202及周邊區204。巨集 單元（未示）係形成於某層次上之內部區202，而如20， 21 ’ 22及23標示之輸入及輸出單元係形於在某一層次 上之周邊區204(參見第10圖）。輸入及輸出單元 -16- 519730 五、發明説明（15) 2 0/2 1 /2 2/23係置放於周邊區204之最外區，且沒有巨 集會於輸入及輸出單元20/2 1/22/23之外側形成。 信號接墊30，31，32及33排列在最高層次，即是 接墊形成層，而信號接墊30，31，32及33之陣列佔據 周邊區204及內部區202。電源供應接墊1 1/12係形成 於信號接墊30，31，32及33之內側，而輸入及輸出單 元20，21，22及23係由預定之電源供應接墊11/12供 應電源。沒有電源供應接墊形成於最高層次之周邊區 204，亦不與信號接墊30，31，32及33混合。因此， 覆晶半導體裝置200B與示於第3及4圖中之覆晶半導 體裝置1之不同處在於輸入及輸出單元20/21/22/23係 排列在一條線上。 當製造商設計欲與覆晶半導體裝置200B組合之封包 基片時，只有信號接墊形成於周邊區，且沒有任何電源 供應接墊與信號接墊混合。因此，沒有任何電源供應接 墊礙引導工作。信號線直接連接至信號接墊，且不需要 額外的引線來做電氣連接。結果，封包基片之製造費用 被減少。因此，實現二實施例之覆晶半導體裝置允許製 造商減少電氣系統之總製造費用。 結果，與實現第一實施例之覆晶半導體裝置1比較 下，只描述在輸入及輸出單元20/2 1 /22/23及信號接墊 3 0/3 1 /3 2/3 3之間之信號線，及在輸入及輸出接墊 2 0/2 1 /22/23及電源供應接墊11/12之間之電源供應線 〇 -17- 519730 五、發明説明（16) 實現第一實施例之覆晶半導體裝置1在輸入及輸出 單元2 1 /22/23，信號接墊3 1 /32/3 3及電源供應接墊 1 1 /1 2之間具有位置關係，如第Π圖所示。在實現第1 實施例之ft晶半導體裝置1中，輸入及輸出單元2 1及 其他輸入及輸出單元22/23係經由via-holes直接連接 到信號接墊32，及經由via-holes及信號線連接至信號 接墊3 1/33。信號線之長度爲〇且與規則性間隔同長。 另一方面，在實現第二實施例之覆晶半導體裝置中，輸 入及輸出單元20/2 1 /22/23經由via-holes及信號線連接 至信號接墊3 1 /32/3 3。最小信號長度爲0.5倍的規則性 間隔，而最大信號長度等於2.5倍之規則性間隔。 在實現第二實施例之覆晶半導體裝置中，對電源供 應線而言，輸入及輸出單元21/22/23係經由via-holes 及電源供應線連接至電源供應接墊1 2，如第1 2圖所示 。電源供應線之長度與3 · 5倍之規則性間隔一樣長。另 一方面，在實現第一實施例之覆晶半導體裝置中輸入及 輸出單元20/2 1 / 22/23係經由via-holes及電源供應線連 接至電源供應接墊1 2，如第1 3圖所示。最小信號長度 爲〇·5倍至3.5倍之規則性間隔。 巨集單元係形成於實現第二實施例之覆晶半導體裝 置1之周邊區中之空間，且所需的矩形晶片較實現第二 實施例之覆晶半導體裝置所需者要小。 總而言之，實現第一實施例之覆晶半導體裝置具有 短信號線及長度會變化之電源供應線。另一方面，實現 -18- 519730 五、發明説明（17) 第二實施例之覆晶半導體裝置具有恆長之電源供應線及 長度會變化之信號線。實現第一實施例之覆晶半導體裝 置被預期會驅動落在窄範圍中之負載，且輸出特性恆定 。在實現第二實施例之覆晶半導體裝置中，分散至輸入 及輸出單元中之電源恆定而穩定。然而輸出特性較實現 第一實施例之覆晶半導體裝置之輸出特性不恆定。因此 ，製造商根據所需之裝置特性選擇性地使用佈局。 第三實施例 第1 4及1 5圖顯示接墊的佈局，即是，電源供應接 墊及信號接墊，而輸入及輸出單元倂入具體化本發明之 另一覆晶半導體裝置。覆晶半導體裝置具有多層結構， 而輸入及輸出單元20/21 /22/2 3與巨集單元（未示）形成 於多層結構之某一層次。巨集單元係置於在輸入及輸出 單元20/2:i/22/23之內側（參見第8圖）。多層結構進一 步包含一接墊形成層，具有信號接墊30/31/32/33及電 源供應接墊11/12形成於其上。接墊11/1 2/30/3 1 /32/3 3 係在規則性的間隔上排列。電源供應接墊1 1/12係置放 在輸入及輸出單元3 0/3 1 /3 2/3 3之內側。雖然電源供應 接墊12在輸入及輸出單元2 0/21/22/23之上，但是沒 有電源供應接墊與信號接墊3 0/3 1 /32/3 3混合。 覆晶半導體裝置與封包基片（未示）組合。當製造商設 計封包基片與覆晶半導體裝置組合時，信號接墊 3 0/3 1 /32/33係形成於電源供應接墊11/12之外側，且 沒有電源供應接墊與信號接墊3 0/3 1 /32/3 3混合。爲此 -19- 519730 五、發明説明（18) ，沒有電源供應接墊11/12阻礙引導工作。信號線係直 接連接到信號接墊，且不需要額外層用於電氣連接。結 果，封包基片之製造費用被減少。因此，實現第三實施 例之覆晶，導體裝置允許製造商減少電氣系統之總生產 費用。 輸入及輸出單元20/21/22/23係經由via-holes及信號 線連接至信號接墊30/3 1 /32/33，如第14圖所示。信號 線之長度在0.5倍之規則性間隔及3.5倍之規則性間隔 上變化。另一方面，電源供應接墊12係經由via-holes 連接到輸入及輸出單元20/2 1 /22/23，而電源供應接墊 12則經由via-holes及信號線連接至輸入及輸出單元 20/21/22/23。電源供應線之長度爲〇或等於〇.5倍之規 則性間隔。 信號線的長度變化很大，而大晶片由於信號接墊的 陣列而爲覆晶半導體裝置所需要。然而，電源供應線爲 最短的且長度恆定。因此，實現第三實施例之覆晶半導 體裝置擴大製造商的存庫。 表1描述實現第一，第二及第三實施例之覆晶半導 體裝置之特徵。 -20- 519730 五、發明説明（19) 表1 第一實施例 第二實施例 第三實施例 封包基片 之生產費用 減少 減少 減少 信號線 最好（第11圖） 0-1 規則性間隔 一般（第10圖） 0.5-2.5 規則性間隔 一般（第14圖） 0.5-3.5 規則性間隔 電源供應線 較好（第13圖） 0.5-3.5 規則性間隔 一般（第12圖） 3.5 規則性間隔 最好（第15圖） 0.5 規則性間隔 設給巨集 單元之區域 最好（第7圖） 不被I/O單元 佔據的面積 最好（第9圖） 不被I/O單元 佔據的面積 一般（第8圖） I/O單元的內側 根據本發明有各種變化的覆晶半導體裝置。這些變 化將在以下參考第3，4，6及16-19圖而說明。 輸入及輸出單兀之佈局 雖然複數個輸入及輸出單元2 1 /22/23係排列成與相 關邊緣線1 d平行（參見第3及4圖）以形成一輸入及輸 出單元群組，但是輸入及輸出單元群組在第一變化例中 (參見第6圖)只包含一輸入及輸出單元ill。輸入及輸 出單元1 1 1最好是用於驅動一高速信號，例如一系列位 元串，因爲高速信號不會與由相鄰之輸.入及輸出單元驅 動之信號串音。 在第二變化中，輸入及輸出單元群組包含偶數個輸 入及輸出單元，例如四個輸入及輸出單元1 1 2。 當每一個輸入及輸出群組具有一預定數目之輸入及 輸出單元時，佈局很簡單且設計工作亦很簡單。實現第 一實施例之覆晶半導體裝置具有複數個輸入及輸出單元 -21- 519730 五、發明説明（2G) 群組，每一個單元群組具有三個輸入及輸出單元。然而 ’第三變化包括複數個輸入及輸出單元群組，具有不同 數目的輸入及輸出單元。在此情況下，輸入及輸出單元 群組可以有一輸入及輸出單元111，兩個輸入及輸出單 兀114，三個輸入及輸出單元113及四個輸入及輸出單 元1 1 2(參見第6圖）。 在實現第一實施例之覆晶半導體裝置中，每個單元 群組中之輸入及輸出單元彼此連接。在第四個變化中， 在一單元群組中之輸入及輸出單元2 1/22/23係在一行 中互相隔開如第1 6圖所示。在輸入及輸出單元 2 1/22/23之間之間隔61/62係設給電源供應線。 在第五變化之單元群組中，輸入及輸出單元不對稱 的排列。輸入及輸出單元群組1 3 1之輸入及輸出單元在 中央輸入及輸出單元之右側，而輸入及輸出單元群組 132之輸入及輸出單元在中央輸入及輸出單元之左側。 右側之輸入及輸出單元數目與左側之輸入及輸出單元之 數目可能不同。 輸入及輸出單元群組之佈局 第六變化真有獨立之輸入及輸出單元群組2 1 1及多 個輸入及輸出單元群組行212(參見第17圖）。獨立之 輸入及輸出單元群組2 1 1做爲一行輸入及輸出單元群組 。一行輸入及輸出單元群組2 2 3與多個輸入及輸出單元 群組行2 1 2及多個輸入及輸出單元群組行2 1 1具有不同 數目之輸入及輸出單元群組。輸入及輸出單元群組之一 -22- 519730 五、發明説明（21) 行只有一輸入及輸出單元群組，輸入及輸出單元群組之 行2 2 3包括二個輸入及輸出單元群組，而4個輸入及 輸出單元群組形成多個輸入及輸出群組行2 1 2。 弟7變化具有一大的巨集單元區塊215。大的巨集單 元區塊滲入多層結構之某一層次之周邊區。然而，沒有 輸入及輸出單元置放在大巨集單元區塊。換言之，所有 的輸入及輸出單元群組係在巨集單元外側。 輸入及輸出單元群組之間隔 在實現第一實施例之覆晶半導體裝置中，輸入及輸 出單元群組係排列在行中而沒有間隔。這個特徵是好的 ，因爲輸入及輸出群組以高密度排列。然而，在第八變 化中，一行之輸入及輸出單元群組224與同行之相鄰輸 入及輸出單元群組225隔開。當然，不是每一行中都需 有間隔，第八變化具有與同行之輸入及輸出單元群組 222連接之輸入及輸出單元22。行22.3之輸入及輸出群 組亦彼此分隔，而間隔等於欲由一輸入及輸出單元群組 佔據之區域。在輸入及輸出單元群組224及225之間之 間隔係設給信號/電源供應線。數個輸入及輸出單元群 組3 0 1可以在某一層次之內部區形成（參見第6圖）。然 而，所有的信號接墊皆在輸入及輸出單元之電源供應接 墊之外側。輸入及輸出單元可以集中於沿邊緣線之一之 周邊區之一部份。 在實現第一實施例之覆晶半導體裝置中，輸入及輸 出單元之行係以規則性間_排列’每一個規則性間隔等 -23- 519730 五、發明説明（22) 於信號接墊行之間之間隔的倍數。第九變化在以規則性 間隔排列之輸入及輸出單元群組之行之間具有空間 412(參見第17圖）。空間可在設給如3.3V之某一電壓 之電源供應接墊群組及設給如2.5V之另一電壓之相鄰 之電源供應接墊群組之間之界線上形成。空間4 1 2可由 電源供應線取得。電源供應線在橫向方向上供應電源電 壓至丫了 fell入及輸出卓兀群組2 1 2，而在長度上減少。 在第十變化中，輸入及輸出單元群組之行被擴大以 允許製造商通過電源供應線41 4(參見第19圖）。在信 號接墊之行之間之間隔較電源供應線4 1 4寬。 信號接墊之佈局 信號接墊對應至輸入及輸出單元。假使輸入及輸出 單元群組自標示爲5 1 1之輸入及輸出單元群組之行移除 ，則與輸入及輸出單元群組相關之信號接墊被移除。 在第七變化中，大的巨集單元滲進周邊區，使得內 部區有一多邊形之形狀。因此，內部區及周邊區並不限 於矩形及框架形。輸入及輸出單元所佔據之面積較信號 接墊佔據之面積窄。然而，第八變化之輸入及輸出單元 22所佔據之面積較相關信號接墊佔據之面積寬（參見第 1 8圖）。因此，適當的巨集單元被選擇以用於輸入及輸 出單元。 第四變化在輸入及輸出單元之間具有間隔61/62，使 得電源供應線路由經過間隔6 1 /62。否則，輸入及輸出 單元群組之行在第十變化中寬闊地隔開，而電源供應線 -24· 519730 五、發明説明（23) 4 1 4/4 1 5路由經過間隔4 1 3。電源供應線之寬度寬到使 p-通道場效應電晶體之源極及電源VDD之間之信號路 徑及η-通道場效應電晶體之源極及電源V S S之間之信 號路徑上之電阻減少。Ρ通道場效應電晶體及η通道場 效應電晶體形成一互補反相器。用於輸入及輸出單元之 電源供應線可以路由經過一低層，其中用於巨集單元之 電源供應線形成。因爲第九變化具有空間412，所以電 源供應接墊係在空間4 1 2中形成。電源電壓係自這些電 源供應接墊供應至輸入及輸出單元。然而，沒有任何信 號接墊在電源供應接墊外側形成。 如上述可知的是，根據本發明之覆晶半導體裝置具 有排列在電源供應接墊外側之信號接墊。當製造商設計 一欲與覆晶半導體裝置組合之封包基片時，製造商會減 少形成多層封包基片之層之數目，因爲信號線與在同一 層次上之信號接墊連接。因此，根據本發明之覆晶半導 ·'? 體裝置在電氣系統之總製造費用上較習知覆晶半導體裝 置有利。 雖然已描述本發明之特定實施例，對於熟悉此領域 之技藝人士而言，可以有各種不偏離本發明之精神及範 圍之變化例。 例如，在同一晶片上，輸入及輸出單元群組之輸入 及輸出單元之數目會變化，且輸入及輸出單元可以彼此 相隔。更詳細地說，在示於第3及4圖中之實施例中， 每一輸入及輸出單元群組具有三個構件，且這三個輸入 _ -25- 519730 五、發明説明（24) 及輸出單元彼此相連。然而，輸入及輸出單元之構件在 數目上可與另一輸入及輸出單元不同。再者，在輸入及 輸出單元群組中之輸入及輸出單元可能彼此隔開。 信號接墊3 1 /3 3之行可以放置在輸入及輸出單元群組 2之行32上之信號接墊行之任一側。否則，信號接墊 3 1及3 3之行可非對稱地排列在信號接墊32之行之兩 側。 一行中之輸入及輸出單元群組2之數目可與另一行 之輸入及輸出群組之數目不同。每一行中之輸入及輸出 單元群組2可以彼此連續而沒有任何間隔。 輸入及輸出單元群組之行可以非規則性的間隔排列 。在此情況下，引線可在對應輸入及輸出單元群組之相 鄰行之間之寬間隔之一部份之區中形成。輸入及輸出單 元群組之相鄰行之間之間隔倍數與信號接墊之相鄰行之 間之間隔倍數不同。輸入及輸出單元群組之相鄰行之間 之間隔會寬於信號接墊之相鄰行之間之間隔之倍數。 在一行中之信號接墊之數目可以少於在相關行中之 輸入及輸出單元群組之數目。在此情況中，某一信號接 墊與相鄰信號接墊相隔很大，且連接至某一信號接墊之 信號線可以路由經過接墊形成層中之寬區域。 參考符號說明
Id.....周邊邊緣 1 1;12;512，13/14......電源供應接墊 2 0/21/2 2/23;2,/2 2/23/24；1 11,1 12;1 13;114;13 1;132; -26- 519730 五、發明説明（25) 21 1;212;223,3 0 1 · · ·輸入及輸出單元（群組） 3 0/3 1 /3 2/3 3 .....信號接墊 4 11-413M21-423/431-433/441-443 .....信號接塾 50A.....多層封包基片 5 11-5 I3/521-523/53 i-533/54i-543 .....信號線 1 2 1 /20 1 /222/225 .....輸入及輸出單元群組 202 .....內部區（空間區） 21 1;212;223?301.....輸入及輸出單元（群組） 215.....巨集單元 511.....空間/間隔 -27-

Claims (1)

  1. 519730 六、申請專利範圍 1. 一種具有單元形成層及接墊形成層之多層結構之覆 晶半導體裝置（1 ; 50B ; 200 ; 200A ; 200B)，包含： 與巨集單元（2 15)—同在單元形成層中形成之輸入 及輸出單元（21/22/23 ; 20/21/22/23 ; 2W22/23/24 ; 111 ;112 ； 113 ； 114 ； 131 ； 132 ； 211 ； 212 ； 223 ； 301)； 電源供應接墊（11 ; 12 ; 5 12)形成於接墊形成層中； 且電氣連接至輸入及輸出單元；及 信號接墊（30/3 1/2/33)，在接墊形成層上形成，並電 氣連接到輸入及輸出單元， 其特徵在於： 信號接墊（30/3 1/32/3 3)係排列在電源供應接墊（11 ;12)之外側。 2. 如申請專利範圍第1項之覆晶半導體裝置，其中，信 號接墊（30 ; 31 ; 32 ; 33)及電源供應接墊（11/1 2)係連 接至直接連接至信號線（51 ^513/52^523/53 ^533/5^-543) 之對應信號接墊，而不通過不同層及形成於多層封包 基片（5 0A)之接墊形成層上之對應電源供應接墊。 3 .如申請專利範圍第1項之覆晶半導體裝置，其中，輸 入及輸出單元形成輸入及輸出單元群組（2 1/22/23 ; 20/21/22/23 ； 111; 112 ； 113 ； 114； 131 ； 132 ； 211 ;212 ; 223 ; 3 01)，其接著形成輸入及輸出單元群組 之行，在橫跨接墊形成層之周邊區（Id)之方向上延伸。 4.如申請專利範圍第3項之覆晶半導體裝置，其中，該 方向與矩形之接墊形成層之周邊邊緣（1 d)垂直。 -28- 519730 六、申請專利範圍 5. 如申請專利範圍第3項之覆晶半導體裝置，其中，信 號接墊及電源供應接墊係連接至直接連接至信號線 (5 1-513/52,-523/53 ^533/5^-543)之對應信號接墊 (41ι-4ΐ3/42ι-423/43ι_433/44ι-443) ’ 而不通過不同層及 形成於多層封包基片（50A)之接墊形成層上之對應電 源供應接墊。
    6. 如申請專利範圍第3項之覆晶半導體裝置，其中，信 號接墊形成分別與輸入及輸出單元群組（2 1/22/23 ; 20/2 1/22/23)之行相關之信號接墊之行群組（3 1/32/3 3 ;30/31/32/33)。 7. 如申請專利範圍第6項之覆晶半導體裝置，其中，信 號接墊之每個行群組具有一行信號接墊（32)位於輸入 及輸出單元群組（2 1 /22/23)之行之一相關行及與此信 號接墊行相鄰之信號接墊之其他行（3 1/33)之上。
    8 ·如申請專利範圍第7項之覆晶半導體裝置，其中，其 他信號接墊行（3 1/33 ; 112)對稱地排列於信號接墊行 (32)之兩側。 9.如申請專利範圍第7項之覆晶半導體裝置，其中，信 號接墊之其他行（1 3 1)對該信號接墊行非對稱地排列。 1 0.如申請專利範圍第6項之覆晶半導體裝置，其中，信 號接墊之行群組之一包括一信號接墊行位於輸入及 輸出單元群組之行之相關之一行上，及至少一信號接 墊行位於該信號接墊行（131 ; 132)之一側。 1 1.如申請專利範圍第1項之覆晶半導體裝置，其中，該 -29- 519730 六、申請專利範圍 巨集單元（215)係在輸入及輸出單元（211)之內部形成。 12.如申請專利範圍第3項之覆晶半導體裝置，其中，輸 入及輸出單元群組之行（201)彼此隔開，使得巨集單元 排列成佔據單元形成層之內部區（202)及在輸入及輸 出單元群組之行之間之空間（202)。 13·如申請專利範圍第3項之覆晶半導體裝置，其中，輸 入及輸出單元群組（2 1/22/23)之輸入及輸出單元之數 目相等。 14.如申請專利範圍第3項之覆晶半導體裝置，其中，至 少一輸入及輸出單元群組（111)之輸入及輸出單元數 目與輸入及輸出單元群組（121)之輸入及輸出單元數 目不同。 1 5 ·如申請專利範圍第3項之覆晶半導體裝置，其中，輸 入及輸出單元群組（2 1/22/23 ; 212)之行在輸入及輸出 單元群組之數目上相同。 1 6·如申請專利範圍第3項之覆晶半導體裝置，其中，至 少一輸入及輸出單元群組（1 3 2 ; 2 11 ; 22 3 )之一行在輸 入及輸出單元群組之數目上與其他輸入及輸出單元 群組（212)之行不同。 1 7_如申請專利範圍第3項之覆晶半導體裝置，其中，輸 入及輸出單元群組之一之至少兩個輸入及輸出單元 (2 1 /22/23)彼此相隔（61/62)。 1 8.如申請專利範圍第3項之覆晶半導體裝置，其中，至 少一輸入及輸出單元群組（20/2 1/22/23)只由一輸入及 -30- 519730 六、申請專利範圍 輸出單元組成。 1 9.如申請專利範圍第3項之覆晶半導體裝置，其中，至 少一輸入及輸出單元群組具有一輸入及輸出單元（22) 及相對於此輸入及輸出單元對稱排列的輸入及輸出 單元（21/23)。 20. 如申請專利範圍第3項之覆晶半導體裝置，其中，至 少一輸入及輸出單元群組（1 3 1 /1 32/1 33)具有一輸入 及輸出單元及相對於此一輸入及輸出單元非對稱排 列之其他輸入及輸出單元。 21. 如申請專利範圍第3項之覆晶半導體裝置，其中，輸 入及輸出單元群組行之一具有彼此連續的輸入及輸 出單元群組（222)。 22. 如申請專利範圍第3項之覆晶半導體裝置，其中，輸 入及輸出單元群組行之一具有彼此分隔之輸入及輸 出單元群組（225)，用以提供設給引線之一空間區。 23·如申請專利範圍第3項之覆晶半導體裝置，其中，輸 入及輸出單元群組係自至少一行輸入及輸出單元群 組移除，使得巨集單元佔據設給該輸入及輸出單元群 組行之空間區（511)。 24.如申請專利範圍第3項之覆晶半導體裝置，其中，輸 入及輸出單元群組行係在規則性的間隔上排列 (21/22/23)。 25 ·如申請專利範圍第3項之覆晶半導體裝置，其中，輸 入及輸出單元群組之兩行之間隔與另兩行之間隔不 -31 - 六、申請專利範圍 同。 26. 如申請專利範圍第3項之覆晶半導體裝置，其中，輸 入及輸出單元群組（2 1 /22/23)之行係由經由via-holes 連接至電源供應接墊且平行延長之電源供應線供應 電源。 27. 如申請專利範圍第1項之覆晶半導體裝置，其中，連 接至輸入及輸出單元之電源供應接墊（5 1 2)係排列在 在信號接墊內側延伸之實際閉合線。 2 8.如申請專利範圍第27項之覆晶半導體裝置，其中， 該實際線在接墊形成層之一角突出，以便在由巨集單 元（2 15)佔領之單元形成層之區之外側延伸。 29.如申請專利範圍第1項之覆晶半導體裝置，更包含電 源供應線，其在與單元形成層及接墊形成層不同之多 層結構之一層上延伸，並且其第一端連接至輸入及輸 出單元，而第二端則連接到電源供應接墊，且電源供 應線係連接於其他電源供應接墊（1 3/1 4)及該巨集單 元之間。 3 0.如申請專利範圍第3項之覆晶半導體裝置，其中，在 輸入及輸出單元群組之一中之一輸入及輸出單元（21) 之大小與同一輸入及輸出單元群組中之其他輸入及 輸出單元之大小不同。 -32-
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