TW507324B - Method for forming an electrically conductive interconnection between two semiconductor layers, and multilayer semiconductor device - Google Patents
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Description
507324 A7 B7 五、發明説明(1 ) 發明領良 本發明係概括關於半導體裝置製造,而特別是有關於具 有雙重鑲嵌内連線之高密度、高效能半導體裝置之製造。 明背景_ 目刖的半導體裝置’特別是超大型積體電路(VLSI)和極 大型積體電路(ULSI),在半導體基板内需要大量的内連線 ’以滿足在密度和效能上所增加的需求。 内連線係建立在基板内的被動裝置與主動裝置之間,以 及建立在基板上用來構成電路的多重導線層之間。 此類導線對於高密度的需求同時要求平坦化層,且其導 線間的間隔為最小。 傳統上,此類内連線結構向來係以減層蝕刻或回蝕製程 所形成。在此類製程中,如氧化層等絕緣層係形成於半導 體基板上,而接觸孔/導孔(vias)則形成於絕緣層内。金屬 層係沉積於絕緣層上,而對應於導線圖案的光阻圖案形成於 金屬層上。蚀刻之後,介電層即塗佈於所得到的導線圖案。 然而,當導線之間的間隙經過填充之後,非常難於利用 如化學機械研磨(CMP)來形成平坦化層。 此外,此類蝕刻技術經常導致孔隙形成於内連線之間, 而且雜質或揮發性物質可能會陷入或進到導線間隙内。 其它問題,諸如形成金屬短路、良率低、可靠性不確定 以及不良的ULSI擴充性等,亦會在利用此類蝕刻技術所製 造的裝置上出現。 " 鑲嵌製程已被發展用以簡化並改善半導體基板内之内連 -4- 507324 A7 B7 線的形成。-般而言,「鑲嵌」t程包括形成溝渠並以金 屬(例如銅)加以填充,接著進行平坦化;此製程不同於傳 統的回蝕技術’其包括建立金屬導線層,並以介電材料來 填充互連導線的間隙。 鑲嵌製程可用於達到高等半導體裝置對於精細幾何金屬 化的要求。 在單獨的鑲嵌製程中,溝渠係形成於絕緣層$,然後以 金屬加以填充而形成導線。此製程係產生單獨的傳導開口 ,例如導孔。 此種單獨的鑲嵌技術可相對於習知的蝕刻技術提供經過 改善的平坦化》然而,當需要的是許多的層及内連線時, 此種製程會非常耗時《再者,導孔與導線之間會產生界面 。此外,此種製程無法包含高密度電路所要求之足夠且間 隙非常狹小的平坦化層。 雙重鑲嵌」製程係單獨鑲嵌技術之改良,其中除了如 同單獨鑲嵌形成溝渠之外,導孔開口亦形成於絕緣層内。 最後得到的溝渠和導孔之合成結構係以金屬加以填充。此 種製私可依需求而重複執行多次,藉以在金屬線與形成 於其間的導孔之間形成多層内連線。接觸孔係直接形成於 基板上’其中孔内的金屬會接觸基板的表面,而導孔則形 成於各金屬層之間。 由於金屬層之導線的開口以及使導線連接於較低金屬層 且位於下方的導孔係同時形成,因此可減少被給定的金屬 層所需要的處理步驟數目。再者,此種程序能夠在微影中 -5- ¥紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公聲]--"~' 507324 A7 B7 五、發明説明(3 提供優點’並且提供經過改良的關鍵性尺度控制。 舉例而言,在標準的雙重鑲嵌製程中,絕緣層被塗佈上 光阻材料,並暴露於具有導孔之影像圖案的第一罩幕,然 後該圖案被蝕刻而形成導孔所用之開口。當移除光阻材料 之後,絕緣層被塗佈上另一光阻材料並暴露於第二罩幕, 而在蝕刻之後即形成對應於所欲之溝槽圖案的第二開口。 然後,此製程可依照需求重複實施而形成許多層。此種製 程可有多種變化。 雙重鑲嵌模組主要係用於以銅為基礎之金屬化及内連線 的積體電路製造之後段產線製程。銅金屬層無法以一般方 式進行電漿蝕刻,因此其必須藉由互連金屬介電層(氧化物 或低介電常數材料)内的通道加以圖案化β 以下將說明目前所運用的三種替代的雙重鑲嵌製程,並 且將分別參照圖1,圖2及圖3,其中圖1包括圖1Α-1Η,圖 2包括圖2A-2G,圖3則包括圖3Α-3Η。圖1、2及3係例示三 種習知技藝製程,該等製程運用類似的處理步驟,而各步 驟係以從屬圖式來表示。如圖ΙΑ、2Α及3Α所示,所有製程 均係將光阻材料塗佈於絕緣層做為第一個步驟而開始,並 且以金屬來填充間隙而結束,即如圖1Η、2G及3G所示者。 關於圖1的自行對準雙重鑲嵌製程,其首先將光阻材料 塗佈於絕緣層,並暴露於具有導孔之影像圖案的第一罩幕 。圖案被蝕刻(步驟2 ),且光阻在步驟3中被移除。接著, 另一氧化層沉積於結構之上層。此層隨後被塗佈上光阻材 料,其暴露於具有相同的溝渠影像圖案的第二罩幕。然後 -6- 本紙張尺度適用中國國家標準(CMS) Α4规格(210Χ 297公釐) ' ·- 507324 五、發明説明(4 此層被姓刻(步驟6 )並移除φ ,、a S (步驟7)。最後得到的間隙 再以金屬(例如銅)加以填 (CMP)處理。 、充並且^化學機械研磨 此種系統的優點在於:其運用簡單的原理而能夠在平货 化的表面上實施微影製程。然而’其缺點在於:此種製種 必須利用厚且介電常數以的令間終止層。此外,在良好 的角上氮化石夕選擇性與微載入之間的處理窗口非常小,而 且在高深寬比情況下不存在麵刻終止層’例如在層疊-孔的情況。 裝 此外’此種製程非常容易受到導線與導孔微影間沒 準的影響。 第二種習知的雙重鑲丧製程為「導孔優先雙重鑲嵌」製 程’即如圖2所示者。在此,導孔被鞋刻穿過兩或多層絕 緣層’接著溝渠被姓刻’最後得到的間隙再以金屬加以填 充。 、 以微影對準的觀點而言,此種製程的要求較低,其可利 用較薄的終止層甚或不用任何終止層來實施。 然而,導孔具有較高的深寬比,而且蝕刻的要求條件很 嚴格。再者,當使用有機底部抗反射塗層時,可能會引發 問題,例如導孔内的殘留物會產生冠狀缺陷而引發接觸電 阻的問題。 在第三種習知的「溝渠優先」製程中,溝渠先被蝕刻進 入上層,接著導孔被蝕刻穿過各層,然後再度以銅加以填 充並進行研磨。 I紙張尺度適;种® ®家料(CNS) Α4規格(21Gx297公梦) A7 B7
507324 五、發明説明(5 以蝕刻的觀點而言’此種製程的要求較低,其不需要中 間氮化層。然而,在溝渠上形成導孔微影圖案非常困難’ 因為其並非為平坦的表面’而且需要較大的聚焦深度。 發明概卷 本發明尋求提供一種簡化的雙重鑲嵌製程,其不需要密 集的微影和蝕刻處理。本發明提供一種系統,其中溝渠係 自行對準位於溝渠下方的導孔結構,以形成經過改良的金 屬導體’或避免上述和習知系統有關的問題以及習知技藝 的其它缺點及限制。 圖式之簡單說明 圖1包括圖1A-1H,其圖示習知技藝的自行對準雙重鑲嵌 製程; 圖2包括圖2A-2G,其圖示習知技藝的「導孔優先」雙重 鑲嵌製程; 圖3包括圖3A-3G,其圖示習知技藝的「溝渠優先」雙重 鑲嵌製程; 圖4-21係根據本發明以簡化的視圖來圖示形成多層半導 體裝置内各層間導電性内連線之方法,各圖式顯示上方及 剖面視圖;其中圖4-12各包括A部分及B部分,其圖示第一 實施例’而圖13-21各包括A部分及B部分,其圖示第二實 施例;及 圖22係圖示本方法之簡化流程圖。 較佳實施例之說明 圖4-21係根據本發明以簡化的視圖來圖示形成多層半導 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X‘297公釐)
裝 參 507324 A7 B7 五、發明説明(6 ) 體裝置内各層間導電性内連線之方法200,各圖式顯示上方 (八)及剖面(8)視圖。圖4-12係圖示第一實施例,而圖13_21則 圖示第二實施例。上述圖式係圖示··半導體層21及22(位於 晶圓上)、光阻圖案1〇(位於層21之上表面)、通道3〇(後來被 轉變為溝渠60和導孔35)、金屬結構4〇、光阻材料5〇及51、 硬罩幕層70、蝕刻終止層71、金屬80、硬罩幕90、多層半 導體裝置100(由本方法所提供),以及光阻材料5丨的剩餘高 度Η、溝渠60的深度D、通道30的寬度W、導孔35的寬度W1 、溝渠60的寬度W2。較佳的材料為:氧化矽用於層21及22 、氮化矽層用於硬罩幕90,並以鋼做為金屬8〇。 圖22係圖示方法200之簡化流程圖,圖22圖示下列步驟: 提供層205 ;形成210—通道(例如,經由形成215光阻圖案 並餘刻217);填充220該通道;界定230一溝渠(例如,經由 蝕刻235);界定240—導孔(例如,藉由移除245該光阻);移 除247硬罩幕,以金屬填充250溝渠及導孔;以及研磨255 。然而,並非所有顯示的步驟均為必要。 簡而言之,在兩半導體層21和22間形成内連線的方法2〇〇 描述如下··藉由蝕刻217穿過層21、22而形成21〇通過層21、 22的通道3〇(請參照圖4-6);以光阻材料51來填充220通道30 而達預定高度Η(請參照圖7-8);藉由進一步蝕刻235通道 30來界定230溝渠60 ,而溝渠60之深度D係由光阻材料51之 高度Η所界定(請參照圖9);藉由移除245光阻材料^來界 定240導孔35(請參照圖1〇);以及以金屬8〇填充25〇溝渠6〇及 導孔35(請參照圖12)。 ** 9 - 本紙張尺度適ill t gg家標準(CNS)八4規格(21GX297公發厂 一 ---- 507324 A7 B7 五、發明説明(7 ) 形成210通道30之步驟最好包括:藉由將光阻圖案丨〇形成 於層21和22之上表面來界定一導孔圖案(請參照圖4-5)。 依照需求,通道30的寬度W係由硬罩幕9〇所界定(請參照 圖5 )’其中罩幕90在以金屬80填充250溝渠60及導孔35之前 先被移除247 (請參照圖8 )。 最好在完成之後的結構(層21和22、導孔35、溝準6〇、金 屬80’請參照圖9)上進行研磨255;化學機械研磨(CMp)係 適合的方式。 圖12係圖示由方法200所提供的多層半導體裝置ι〇〇。裝 置100包含下半導體層22、上半導體層21、導孔硬罩幕層7〇 、見度為W1的導孔35 (請參照圖9 )以及寬度為W2的溝渠60 。在裝置100中’導孔硬罩幕層70係沉積於下半導體層22與 上半導體層21之間而界定出寬度W1,溝渠6〇係對準導孔35 ’寬度W2大於寬度W1且溝渠60對稱於導孔35,而且導孔% 及溝渠60係以金屬80加以填充。 關於第一實施例,本方法更詳細說明如下: 首先請請參照圖4-12,其圖示本發明之自行對準無罩幕 溝渠雙重鑲嵌製程所包含之步驟。首先,利用位於氧化膜 疊層上方的光阻圖案化結構1〇來實施微影處理步驟(請參照 215),該等氧化膜疊層包括四氧乙基矽(T£〇s)、卩丁的^或其 匕低介電常數膜等層2丨和22,以及各種附加層,例如抗反 射膜(ARCS)或蝕刻終止層。 接著,在導孔蝕刻處理中(請參照217),通道3〇被蝕刻穿 過多層,向下直到位於下方的金屬結構4〇。圖案化光阻帶 -10- 507324 A7 B7 五、發明説明(8 ) 10隨後被清除(請參照245)。 接著,一層光阻或合成樹脂50塗佈於表面至所欲之厚度 ,並填充頃完成蝕刻的通道。此種合成樹脂或其它可去除 的旋塗式膜可能不需要硬燒;例如,合成樹脂可利用塑造 溶劑加以調製而容許適當的旋塗覆蓋並快速硬化,因而不 需要烘烤。在此情況下即可使用較不複雜的塗佈工具(其相 反於利用光阻追蹤而需要支援曝光工具)。 接著,晶圓在例如具清除浮渣處理之去灰工具中被處理 ,該去灰工具擁有可控制的低去灰速率,並在晶圓上具良 好的均勻性’藉以移除合成樹脂或光阻,向下直到通道輪 廓(如圖8所示)内經過控制的深度〇為止。例如,此處理可 為計時製程,或利用光學或干涉測量終點之製程。導孔内 被移除之合成樹脂的深度係由上層介電膜121之厚度與其所 需的尖細程度所決定。 下一個步驟(請參照235)包含高選擇性等向氧化物蝕刻處 理’其帛_刻移❺光阻或合成樹脂並纟出現於形成溝渠 60的上層。敍刻處理最好以等向蝕刻的方式或藉由液態化 學蝕刻劑來進行。 本發明之f程係產生具通道結構3Q之溝^㈣自行對準 ’並且自行建立溝渠而不需要圖案化處理;亦π,溝渠不 需要罩幕。 蝕刻終止層70(其由諸如氮氧化矽 4鼠化石夕#膜層所組 成)配置於介電氧化層之間,以避务 避免在溝渠蝕刻步驟中蝕刻 點之參考。 進入下氧化層,或者用於做為製程終 -11 “认度適用中國國家標準(CNS)A4規格(21G_X29_)__ A7 B7 五、發明説明(9 ) 溝渠蝕刻處理可利用擁有等向性氧化物蝕刻能力的去灰 工具來完《,或經由低密度電漿氧化物蝕刻工具而完成。 面角度(界定為具垂直輪廓之圓形上部)或錐形(連續或 彎曲傾斜至底部)角度及深度係由蝕刻處理所控制,以產生 所需要的溝渠大小。藉由調整非等向性氧化物蝕刻作用的 程度,上層氧化膜内的輪廓可垂直縮減,而且關鍵尺度可 加以控制。此外,面角錐可由上層介電氧化膜之深度以及 後續CMP氧化物被磨除之厚度來控制。對於後續的鋼填充 製程而言,較平緩的錐狀物較為有利。 當溝渠60經過蝕刻之後,留在通道内的合成樹脂或光阻 51藉由去灰及可能附帶的溶劑洗淨來清除(請參照245),以 確保底部表面上沒有殘留任何有機物質。清除之處理可加 以控制而向下直到預定的深度(例如經由計時製程)。清除 最好以回蝕步驟或凹蝕步驟進行處理。 濕式洗淨化學作用或處理亦可用於修改通道,例如利用 表面粗糙化或影響表面的狀態來進行修改,以便當加入銅 晶種或膜層時能夠提升其附著性。 在下一階段中,銅金屬沉積80完成於導孔及溝渠内。在 替代的製程中,導孔栓塞結構可於執行銅沉積步驟之前, 先行利用鶴或其它如氮化鈦等伴隨的膜層加以配置。接著 ,金屬CMP製程執行完成,以完整界定銅在溝渠内的線寬 。至此即完成此金屬化層的後段製程模組。此製程可為其 它額外的金屬化步驟而重複進行,以完成為該裝置所執行 的整體後段程序。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公發) 507324 A7 B7 五、發明説明(1〇 ) 如圖所示,最後得到的外觀輪廓為圓形。此可由改變接 觸形狀而修正。 在製程進行當中,上硬罩幕90 (請參照圖10)可形成用以 界定導孔。此硬罩幕將於鋼填充步驟之前被移除。然而, 此硬罩幕必非必要。 以上所描述的製程在鏈結式或群體式導孔結構中均可運 作良好。當絕緣化導孔結構必須連接其它群體式或絕緣化 導孔時,如圖13-21所示之製程可以運用,以有助於銅線寬 連接(第二實施例)^此等區域可經由印刷於導孔間之較窄 的線路而加以連接。如此將使氧化物蝕刻到小於導孔的深 度。位於介電膜之間的姓刻終止層71可用於防止穿透下層 介電膜’特別是在其它已先被界定之結構位於此層之下的 情況。如此即可讓一系列的導孔被印刷並阻絕於此層^其 它可用的方法係印刷額外的導孔,使其間隔小於或接近原 始導孔。如此將不會產生達到一般深度且完全經過#刻的 導孔,反倒是形成淺且寬的導孔而構成如同凹槽之類的溝 渠線路,並會以銅加以填充而形成線寬。 在一個實施例中,合成樹脂去灰、氧化物蝕刻及銅晶種 沉積製程等步驟可在單獨的多室平台上完成。如此可以縮 短處理時間,並可同時降低污染及出現缺陷的風險。 此外’臨場測量單元可安裝於此類平台而提供測量值, 以確保適當的潔淨,亦即膜層蝕刻、足夠的蝕刻深度,以 及確保無污染的表面(亦即無去灰殘留物或粒子)^在使用 測量應用的實施例中,其同時必須提供用於額外晶圓之對 -13- 本紙張尺度適用中國國家標準(CNS) Αϋ(2ΐ〇 X 297公----- 五、發明説明( 11 ) A7 B?
準的全域晶圓對準模組,以及測量所用之樣本位置的圖案 地圖,其被程式設計而内嵌於測量軟體副程式。 根據本發明之製程較為有利,因為其在平坦面上僅需要 一次微影對準之步驟。 本發明以簡化的塗佈/光阻/凹蝕製程來取代習知技藝所 需之困難的塗佈/曝光/顯影製程。運用本發明所得到的溝 渠確實能夠自行對準導孔。 溝渠的面及角度可以輕易地調整及調準而得到最佳化的 金屬填充。 此外,如上所述,光阻去灰、氧化物蝕刻及銅沉積等步 驟可在單獨的多室平台上完成。 因此,在功效上可免除各金屬化層的一次微影曝光步驟 ,而且伴隨的蝕刻製程能夠在較不複雜的蝕刻工具中完成 即使是在最密集的結構中,最後得到的内連線結構係精 確且對準的。 總結本發明,在兩半導體層間形成水平及垂直導電内連 線之方法包括下列步驟:蝕刻一導孔穿過各層而形成一垂 直内連線;以光阻材料來填充該導孔至預定高度;進一步 蝕刻該導孔而將該導孔之上部轉變為一溝渠,以界定一水 平内連線,而該溝渠之深度係由該光阻材料之高度所界定 ;從該導孔移除該光阻材料;以及以金屬來填充該溝渠及 該剩餘的導孔,以製作該水平及垂直導電内連線。 本發明已參照特定結構、裝置及方法加以說明,凡熟習 此項技藝之人士當可依照本文所描述之内容而得知,本發 -14- t紙張尺度適财_家鮮(CNS) --^
裝 訂
507324 A7 B7 五、發明説明(12 ) 且本發明的完整範圍係由下 明並非僅限定於上述實施例, 附申請專利範圍所適當界定。 -15 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
Claims (1)
- Λ8 B8•種在兩半導體層間形成導電内連線之方法,該方法包 含下列步驟: 精由蝕刻穿過該等層而形成一通過該等層之通道; 2 一光阻材料來填充該通道至一預定高度; 藉由進—步触刻該通道來界定一溝渠,而該溝渠之深 度係由該光阻材料之高度所界定; 藉由移除該光阻材料來界定一導孔;及 以金屬來填充該溝渠及該導孔。 2·如申請專利範圍第」項之方法,其中在該界定一溝渠之 步驟中,該進一步韻刻係以等向性㈣來進行。 3 ·如申咐專利範圍第2項之方法,其中該等向性蝕刻係以 電漿蝕刻來進行。 4·如申請專利範圍第2項之方法,其中該等向性餘刻係以 液態化學餃刻劑來進行^5·如申請專利範圍第丨項之方法,其中該形成該通道之步 驟包含藉由形成一光阻圖案於該等層之上表面來界定一 導孔圖案。 6 ·如申請專利範圍第丨項之方法,其中該通道之寬度係由 一硬罩幕所界定,且其中該罩幕在以金屬填充該溝渠及 該導孔之前先被移除。 7 ·如申請專利範圍第丨項之方法,其進一步包含利用化學 機械研磨法來研磨所得到的結構之步驟。 8 ·如申清專利範圍第1項之方法,其中該以光阻材料填充 該通道之步驟包含實質上以該光阻材料完全填充該通道 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱)裝 訂 線507324 Λ8.,而後在可控制 度0 下移除該光阻材料 9. 如申請專利範圍第8 步驟來進行。 項之方法,其中該移除係以一回蝕 10·如申請專利範圍第8項 步驟來進行。 之方法,其中該移除係以一凹蝕 U·如申請專利範圍第8項之方、去,f 1缺座丨π & ~ μ $ <万/£*,其中該可控制下移除係 以一計時製程來進行。 1如申咕專利範圍第8項之方法,其中該可控制下移除包 含光學或干涉測量終點。 13.如申請專利範圍第μ之方法,其中該等步驟係在一單 獨的多室平台上實施。 14·如申仴專利範圍第13項之方法其中一臨場測量單元係 用於在該等步驟進行當中提供測量值。 15·—種多層半導體裝置,包括: 一下半導體層; 一上半導體層; 一導孔硬罩幕層; 一導孔,其具一第一寬度及一具第二寬度之溝渠, 該導孔硬罩幕層係配置於該下半導體層與該上半導體 層之間以界定該第一寬度,該溝渠係對準於該導孔,該 第二寬度大於該第一寬度,該溝渠對稱於該導孔,且該 導孔及該溝渠以金屬填充。 16. —種由下列步驟所製成之多層半導體裝置: -17- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 向下直到該預定深)U7324 申請專利範圍 藉由蝕刻穿過該等層而形成一通過該等層之通道; 以一光阻材料來填充該通道至一預定高度; 藉由進一步蝕刻該通道來界定一溝渠,而該溝渠之深 度係由該光阻材料之高度所界定; 藉由移除該光阻材料來界定一導孔;及 以金屬來填充該溝渠及該導孔。 17· —種在兩半導體層間形成水平及垂直導電内連線之方法 ’該方法包括下列步驟: 蝕刻一導孔穿過該等層而界定一垂直内連線,· 以一光阻材料來填充該導孔至一預定高度; 進一步姓刻該導孔而將該導孔之上部轉變為一溝汽 以界定一水平内連線,而該溝渠之深度係由該光阻=料 之高度所界定; / 從該導孔移除該光阻材料;及 以金屬來填充該溝渠及該剩餘的導孔,以製作談水平 及垂直導電内連線。 ^ -18- 本紙張尺度適用十國國家標準(CNS) A4規格(210X297公釐)
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI502627B (zh) * | 2013-06-03 | 2015-10-01 | Winbond Electronics Corp | 溝槽之製造方法 |
CN104241189A (zh) * | 2013-06-13 | 2014-12-24 | 华邦电子股份有限公司 | 沟槽的制造方法 |
CN104241189B (zh) * | 2013-06-13 | 2017-09-26 | 华邦电子股份有限公司 | 沟槽的制造方法 |
TWI581348B (zh) * | 2015-07-24 | 2017-05-01 | 台灣積體電路製造股份有限公司 | 形成導電特徵的方法 |
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