KR0179292B1 - 반도체소자의 다층배선 형성방법 - Google Patents

반도체소자의 다층배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 다층배선 형성방법에 관한 것으로 전도선의 손상을 방지하고 생산성 및 공정의 용이성을 향상시키는데 적당한 반도체소자의 다층배선 형성방법을 제공하기 위한 것이다.
이를 위한 본 발명의 반도체소자의 다층배선 형성방법은 반도체기판상에 하부전도선을 형성하고 하부전도선을 포함한 반도체기판상에 제1절연층을 형성하는 공정, 상기 제1절연층을 패터닝하여 하부전도선상에 하부전도선 보다 작은 폭을 갖는 제1절연층패턴을 형성하는 공정, 상기 제1절연층패턴을 포함한 전면에 제2절연층을 형성하고 제2절연층의 표면을 평탄화시키는 공정, 상기 제1절연층패턴의 표면이 노출되고 상기 제1절연층패턴 상측에 제1절연층패턴 보다 큰 폭을 갖는 제1트랜치가 형성되도록 제2절연층을 패터닝하는 공정, 상기 제1절연층패턴을 제거하여 제2트랜치 하측에 제2트랜치를 형성하는 공정, 상기 제1트랜치와 제2트랜치에 도전성물질을 채워서 상부전도선을 형성하는 공정을 포함하여 이루어진다.

Description

반도체소자의 다층배선 형성방법
제1도 (a)∼(e)는 종래 반도체소자의 다층배선 형성방법을 나타낸 공정단면도.
제2도 (a)~(f)는 본 발명의 반도체소자의 다층배선 형성방법에 따른 실시예 1을 나타낸 공정단면도.
제3도 (a)~(f)는 본 발명의 반도체소자의 다층배선 형성방법에 따른 실시예 2를 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 하부전도선
13 : 제1절연층패턴 14 : 평탄화용 절연막
15 : 감광성물질 16 : 콘택홀
17 : 상부전도선 24 : 제2 절연층
본 발명은 반도체소자의 제조방법에 관한 것으로 특히 공정을 용이하게하고 생산성을 향상시키며 평탄한 배선을 형성하는데 적당하도록 한 반도체소자의 다층배선 형성방법에 관한 것이다.
일반적으로 반도체소자의 고집적화 경향에 따라 고밀도의 디바이스형성을 위한 각 소자의 디멘션(dimension)축소방법으로서 배선의 폭을 감소시키는 방법을 사용하였다. 하지만 상기의 방법은 전류용량이나 배선저항의 문제로 한계에 이르게되었다.
따라서 배선의 폭을 줄이지 않고 각 소자의 디멘션을 축소시키기 위해 다층배선기술을 도입하여 디바이스의 집적도를 향상시켰다. 그러나 다층배선기술은 배선을 다층으로 하기때문에 표면의 단차가 증가하여 디바이스의 수율이나 신뢰성에 상당한 영향을 주는 단선문제를 야기시켰다. 이에따라 표면의 평탄화를 위해 화학기계적연마(Chemical Mechanical Polishing : CMP) 방법이 시도되었다.
상기 화학적기계적연마 공정을 이용한 간접패턴 형성공정은 공정을 간략화 하는데에 따른 생산성의 확보와 식각공정을 줄여 공정의 용이성을 확보하여야하는 과제를 갖게되었다.
이하 첨부된 도면을 참조하여 종래 반도체소자의 다층배선 형성방법을 설명하면 다음과 같다.
제1도 (a)~(b)는 종래 반도체소자의 다층배선 형성방법을 나타낸 공정단면도이다.
제1도 (a)에서와 같이 반도체기판(1)상에 하부전도선(2)을 형성하고 상기 하부전도선(2)을 포함한 기판전면에 제1절연막(3)을 형성한다.
제1도 (b)에서와 같이 상기 제1절연막(3)을 화학기계적연마 공정을 통해 평탄화 시킨 다음 제1도 (c)에서와 같이 제1절연막(3)상부에 식각저지층(4)을 형성한다.
이어서 상기 식각저지층(4)상부에 제1감광막(도시하지않음)을 도포한후 사진석판술 및 식각공정(Photolithography and Etching)으로 상기 식각저지층(4)의 일정부분을 제거하여 콘택홀 영역을 정의한다.
제1도 (d)에서와 같이 상기 식각저지층(4)을 포함한 전면에 제2절연막(5)을 증착하고, 상기 제2절연막(5)상부에 후 공정에서 형성될 상부전도선을 패터닝하기 위한 제2감광막(6)을 도포한다.
이어 상기 제2감광막(6)을 패터닝 한 후 사진석판술 및 식각공정을 통해 상기 하부전도선(2)의 일부가 노출되도록 상기 제2, 제1,절연막(5,3)을 선택적으로 제거한다. 이때 후공정에서 형성될 상부전도선영역과 상기 하부전도선(2)과 상부전도선과의 전기적연결을 위한 콘택홀이 동시에 형성된다. 이어서 상기 제2감광막(6)을 제거하고 제1도 (e)에서와 같이 상부전도선(7)을 형성한다.
그러나 상기와 같은 종래 반도체소자의 다층배선 형성방법은 다음과 같은 문제점이 있었다.
첫째, 식각저지층의 형성과 상기 식각저지층의 선택적 식각작업에 따른 공정의 복잡함과 어려움이 있었다.
둘째, 콘택홀 형성을 위한 식각진행시 하부전도선의 높낮이 차이에 따라 높은 부위의 하부전도선은 플라즈마에 장시간 노출되므로 표면이 손상을 받게되는 문제점이 있었다.
본 발명은 종래의 문제점을 해결하기 위해 안출한 것으로서 식각공정에 따른 전도선의 손상을 방지하고 공정의 용이성 및 생산성을 향상시키는데 적당한 반도체소자의 다층배선 형성방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 다층배선 형성방법은 반도체기판상에 하부전도선을 형성하고 하부전도선을 포함한 반도체기판상에 제1절연층을 형성하는 공정, 상기 제1절연층을 패터닝하여 하부전도선상에 하부전도선 보다 작은 폭을 갖는 제1절연층패턴을 형성하는 공정, 상기 제1절연층패턴을 포함한 전면에 제2절연층을 형성하고 제2절연층의 표면을 평탄화시키는 공정, 상기 제1절연층패턴의 표면이 노출되고 상기 제1절연층패턴 상측에 제1절연층패턴 보다 큰 폭을 갖는 제1트랜치가 형성되도록 제2절연층을 패터닝하는 공정, 상기 제1절연층패턴을 제거하여 제2트랜치 하측에 제2트랜치를 형성하는 공정, 상기 제1트랜치와 제2트랜치에 도전성 물질을 채워서 상부전도선을 형성하는 공정을 포함하여 이루어진다.
이하 본 발명의 반도체소자의 다층배선 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제2도 (a)∼(f)는 본 발명의 반도체소자의 다층배선 형성방법에 따른 실시예 1을 나타낸 공정단면도이다.
제2도 (a)에 도시한 바와 같이 반도체기판(11)상에 폴리실리콘, 실리사이드, 메탈등의 전도성물질로서 하부전도선(12)형성한다.
상기 하부전도선(12)과 후 공정에서 형성될 상부전도선과의 전기적 연결을 위한 콘택홀이 형성될 부위에 감광막, 폴리머(polymer), 폴리이미드(polyimide)등의 제1감광성물질을 이용하여 제1절연층패턴(13)을 형성한다. 이때 제1절연층패턴(13)의 높이는 후 공정에서 형성될 콘택홀의 높이보다 크게 형성하며 상기 제1감광성물질은 제1절연층패턴(13)을 형성하기 위한 희생막으로 사용한다. 그리고 상기 제1감광성물질 대신에 SOG사용이 가능하다.
이어 제2도 (b)에 도시한 바와 같이 상기 제1절연층패턴(13)을 포함한 전면에 평탄화용 절연막(14)을 증착한다.
이때 상기 평탄화용 절연막(14)의 형성온도는 상기 제1감광막물질이 변형되지 않는 온도로서 약200℃에서 알콜시실란(TEOS : Tetraethylorthosilicate)이나 FTES, SiH4/O2등을 이용하여 형성한다. 그리고 ECR(Electro cycro resonance)장비를 이용한 화학적기상증착(CVD)법 또는 PECVD(Plasma enhanced CVD)법을 이용하여 형성하며 그 증착두께는 약 5000Å정도로 한다.
그리고 제2도 (c)에 도시한 바와 같이 상기 평탄화용 절연막(14)을 화학기계적연마(Chemical mechanical polishing:CMP)에 의해 평탄화 시킨다.
이때 상기 연마공정은 콜로이드상태의 실리카(silica)를 함유한 연마제와 수산화칼륨(KOH)등을 함유한 슬러리(Slurry)에 의해 이루어지며 PH는 약7∼12정도이다.
이어 제2도 (d)에 도시한 바와 같이 상기 평탄화용 절연막(14)상부에 제2감광성물질(15)을 도포하여 후 공정에서 형성될 상부전도선 영역을 정의한다. 그리고 CF4, CHF3, O2등의 가스를 이용한 반응성 이온 식각(Reactive ion Etch : RIE)법으로 상기 평탄화용 절연막(14)을 선택적으로 제거한다.
제2도 (e)에 도시한 바와 같이 상기 제2감광성물질(15)과 제1절연층패턴(13)을 동시에 제거하여 상부전도선영역과 콘택홀(16)을 형성한다. 이때 상기 평탄화용 절연막(14)은 배선의 두께와 콘택홀(16)의 깊이를 감안하여 제거한다.
이어서 제2도 (f)에 도시한 바와 같이 전면에 알루미늄, 구리, 티타늄, 티타늄나이트라이드(TiN)등의 도전성물질을 증착한 후 패터닝하여 상부전도선(17)을 형성한다.
한편 제3도 (a)∼(f)는 본 발명의 반도체소자 다층 배선 형성방법에 따른 실시예 2를 나타낸 공정단면도이다.
먼저 제3도 (a)에 도시한 바와 같이 반도체기판(21)상에 폴리실리콘, 실리사이드, 메탈등의 전도성물질로서 하부전도선(22)을 형성한다. 상기 하부전도선(22)과 후 공정에서 형성될 상부전도선과의 전기적 연결을 위한 콘택홀이 형성될 부위에 감광막, 폴리머(polymer), 폴리이미드(polyimide)등의 제1감광성물질을 이용하여 제1절연층패턴(23)을 형성한다.
이어 제1절연층패턴(23)을 포함한 전면에 컨포멀(conformal)한 제2절연막(24)을 증착하고 상기 제2절연막(24)상부에 평탄화용 절연막(25)을 증착한다. 이때 상기 제2절연막(24)및 평탄화용 절연막(25)은 ECR장비를 이용한 PECVD등의 화학적기상증착(CVD)법으로 형성한다. 여기서 상기 제1절연막(24)은 상기 제1절연층패턴(22)으로 사용되는 제1감광성물질이 변형되지 않도록하며 약200℃이하의 온도에서 TEOS, SiH4/O2등을 이용하여 그 두께가 500~2000Å이 되도록한다.
이어 제3도 (c)에 도시한 바와 같이 상기 평탄화용 절연막(25)을 화학기계적연마(Chemical Mechanical Polishing:CMP)법으로 평탄화 시킨다.
이때 상기 연마공정은 콜로이드상태의 실리카(silica)를 함유한 연마제와 수산화칼륨(KOH)등을 함유한 슬러리(Slurry)에 의해 이루어지며 PH는 약7~12정도이다.
제3도 (d)에 도시한 바와 같이 상기 평탄화용 절연막(25)상부에 제2감광성물질(26)을 도포하여 후 공정에서 형성될 상부전도선 영역을 정의한다. 그리고 CF4, CHF3, O2등의 가스를 이용한 반응성 이온 식각(Reactive Ion Etch:RIE)방법으로 상기 평탄화용 절연막(25)과 제1절연막(24)을 선택적으로 제거하여 상부전도선영역을 형성한다.
이어 제3도 (e)에 도시한 바와 같이 상기 제2감광성물질(26)과 제1절연층패턴(23)을 동시에 제거하여 후 공정에서 형성될 상부전도선과 상기 하부전도선(22)과의 전기적 연결을 위한 콘택홀(27)을 형성한다.
이어 제3도 (f)에 도시한 바와 같이 알루미늄, 구리, 티타늄, 티타늄나이트라이드등의 도전성물질을 전면증착 또는 선택증착하여 상부전도선(28)을 형성한다.
이상 상술한 바와 같이 본 발명의 반도체소자 다층 배선 형성방법은 다음과 같은 효과가 있다.
첫째, 콘택홀과 배선패턴을 동시에 형성하므로 생산성이 향상되며 식각공정시 발생하는 하부전도선의 손상을 방지한다.
둘째, 메탈을 식각하지 않고 배선을 형성하므로 공정의 용이성을 향상시킨다.

Claims (15)

  1. 반도체기판상에 하부전도선을 형성하고 하부전도선을 포함한 반도체기판상에 제1절연층을 형성하는 공정; 상기 제1절연층을 패터닝하여 하부전도선상에 하부전도선 보다 작은 폭을 갖는 제1절연층패턴을 형성하는 공정; 상기 제1절연층패턴을 포함한 전면에 제2절연층을 형성하고 제2절연층의 표면을 평탄화시키는 공정; 상기 제1절연층패턴의 표면이 노출되고 상기 제1절연층패턴 상측에 제1절연층패턴 보다 큰 폭을 갖는 제1트랜치가 형성되도록 제2절연층을 패터닝하는 공정; 상기 제1절연층패턴을 제거하여 제2트랜치 하측에 제2트랜치를 형성하는 공정; 상기 제1트랜치와 제2트랜치에 도전성물질을 채워서 상부전도선을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체소자의 다층배선 형성방법.
  2. 제1항에 있어서, 상기 제1절연층의 물질은 감광성물질, SOG중 어느 하나임을 특징으로 하는 반도체 소자의 다층배선 형성방법.
  3. 제1항에 있어서, 상기 제2절연층은 ECR장비를 이용한 CVD 또는 PECVD법을 이용하여 형성함을 특징으로 하는 반도체소자의 다층배선 형성방법.
  4. 제1항에 있어서, 상기 제2절연층의 평탄화는 화학기계적연마(CMP)공정을 이용함을 특징으로 하는 반도체소자의 다층배선 형성방법.
  5. 제1항에 있어서, 상기 제2절연층은 반응성 이온 식각법을 이용하여 제거함을 특징으로 하는 반도체소자의 다층배선 형성방법.
  6. 제1항에 있어서, 상기 제2절연층은 200℃이하의 온도에서 TEOS, FTES, SiH4/O2중 어느 하나로 형성됨을 특징으로하는 반도체소자의 다층배선 형성방법.
  7. 제1항에 있어서, 상부전도선으로 사용되는 도전성물질은 알루미늄, 구리, 티타늄, 티타늄나이트라이드(TiN)중 어느 하나임을 특징으로 하는 반도체소자의 다층배선 형성방법.
  8. 반도체기판상에 하부전도선을 형성하고 상기 하부전도선을 포함한 반도체기판상에 제1절연층을 형성하는 공정; 상기 제1절연층을 패터닝하여 하부전도선상에 하부전도선 보다 작은 폭을 갖는 제1절연층패턴을 형성하는 공정; 상기 제1절연층패턴을 포함한 전면에 제2절연층과 제3절연층을 차례로 증착한 후 상기 제3절연층을 평탄화시키는 공정; 상기 제1절연층의 표면이 노출되고 상기 제1절연층 상측에 제1절연층 보다 큰폭을 갖는 제1트랜치가 형성되도록 제3절연층을 패터닝하는 공정; 상기 제1절연층패턴을 제거하여 제1트랜치 하부에 제2트랜치를 형성하는 공정; 상기 제1트랜치와 제2트랜치에 도전성물질을 채워서 상부전도선을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체소자의 다층배선 형성방법.
  9. 제8항에 있어서, 상기 제1절연층물질은 감광성물질, SOG중 어느 하나임을 특징으로 하는 반도체소자의 다층배선 형성방법.
  10. 제8항에 있어서, 상기 제3절연층은 ECR장비를 이용한 CVD 또는 PECVD법을 이용하여 형성함을 특징으로 하는 반도체소자의 다층배선 형성방법.
  11. 제8항에 있어서, 상기 제3절연층의 평탄화는 화학기계적연마(CMP)공정을 이용함을 특징으로 하는 반도체소자의 다층배선 형성방법.
  12. 제8항에 있어서, 상기 제3절연층은 반응성 이온 식각법을 이용하여 제거함을 특징으로 하는 반도체소자의 다층배선 형성방법.
  13. 제8항에 있어서, 상기 제2, 제3절연층은 200℃이하의 온도에서 TEOS, FTES, SiH4/O2중 어느 하나를 이용하여 형성함을 특징으로 하는 반도체소자의 다층배선 형성방법.
  14. 제8항에 있어서, 상기 상부전도선으로 사용되는 도전성물질은 알루미늄, 구리, 티타늄, 티타늄나이트라이드(TiN)중 어느 하나임을 특징으로 하는 반도체소자의 다층배선 형성방법.
  15. 제8항에 있어서, 상기 제2절연층의 두께는 약 500∼2000Å정도로 함을 특징으로 하는 반도체소자의 다층배선 형성방법.
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