TW442894B - Semiconductor integrated circuit capacitor and method of fabricating same - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 70
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 202
- 238000000034 method Methods 0.000 claims description 48
- 239000000463 material Substances 0.000 claims description 26
- 150000004767 nitrides Chemical class 0.000 claims description 21
- 229910007991 Si-N Inorganic materials 0.000 claims description 15
- 229910006294 Si—N Inorganic materials 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 239000000203 mixture Substances 0.000 claims description 9
- 239000002356 single layer Substances 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- 229910052718 tin Inorganic materials 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 229910000838 Al alloy Inorganic materials 0.000 claims description 4
- 230000008859 change Effects 0.000 claims description 4
- 230000002079 cooperative effect Effects 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 claims description 4
- 238000005192 partition Methods 0.000 claims description 4
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 3
- 238000001552 radio frequency sputter deposition Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 229910015345 MOn Inorganic materials 0.000 claims 4
- 229910004166 TaN Inorganic materials 0.000 claims 4
- 229910008599 TiW Inorganic materials 0.000 claims 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims 1
- 238000005121 nitriding Methods 0.000 claims 1
- 235000015170 shellfish Nutrition 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 239000000047 product Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910000851 Alloy steel Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 1
- 241001247287 Pentalinon luteum Species 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000012861 aquazol Substances 0.000 description 1
- 229920006187 aquazol Polymers 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 210000001320 hippocampus Anatomy 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000010977 jade Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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Description
4 經濟部智慧財產局員工消費合作社印製 A7 2-8-9-4-^ _ 五、發明說明(1 ) 本發明之背景 1 ·本發明之技術領域 I發明係有關於半導體_電路電容器,以及一種用 於製造該半導體積體電路電容器的方法。更特別地是,本 發明係有關於具有金屬絕緣趙金屬(以下稱為MIM)結構, 其可被使用於邏輯電路或類比電路。本發明亦有關於製造 該MIM電容器的方法。 2.習知技藝之說明 半導體積體電路通常可被歸納為二類:(〇數位積髏電 路,亦稱為邏輯電路,其輸出訊號依據輸入訊號而呈現 ΟΝ/OFF,以及(11)類比積體電路’亦被稱為類比電路,其 輸出訊號係隨輸入訊號變化而呈線性變化。這二類的積體 電路可隨儲存在電容器中的電子而記憶訊息,而與該電路 為邏輯電路或類比電路無關。因此,在製造該電容器時, 其電容量應不受電壓或溫度變化的影響,以维持這些電路 的操作特性。 因此,相對於傳統的金屬氧化物半導體場效應電晶體 (MOSFET)電容器或接面電容器,目前製造半導體積體電 路(CMOS類比電路)的趨勢在製備具有多晶矽絕緣體多晶 矽(PIP)結構或MIM結構的電容器,其不受這些變化的影 響。相較於PIP電容器,該MIM結構電容器的缺點在於具 有較大的單位面積電容量。然而,相較於ριρ結構,該MIM 結構具有優良的電容量電壓係數(VCC),其代表減少的電 容量變化隨電壓變化。該MIM結構電容器亦具有優良的 本紙張尺度賴中國國家標準(CNS)A4規格(210 X 297公爱) 4 ιί!ι· — — !-^- I I I I ί I 訂.--— — — — — — (請先間11背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 ------B7____五、發明說明(2 ) 電谷氣溫度係數(TCC),其代表減少的電容量變化隨溫度 變化。例如,傳統的MIM電容器通常具有6〇 ppm/v的VCC ,以及70 ppm/°C的TCC ;而傳統的ριρ電容器通常具有 220ppm,V的 VCC,以及 i2〇ppm/°c 的 TCC。因此,MIM 結 構電容器在製造精密的類比產品中更為有用,而至今,邏 輯電路與類比電路二者通常被製造為具有mim結構電容 器。 第1至4圖說明一種用於在傳統的邏輯電路或類比電路 中製造具有MIM結構之電容器的加工法。該製法將參考 圖示而被說明如下。 如第1圖所示’ 一第一導電層(通常由含鋁合金所組成) 係以隨意的金屬化製程形成於絕緣基板1〇〇上,並接著使 用光阻圖案(未表示於圖中)作為罩幕進行蝕刻,以定義電 容器形成部份與導線形成部份。該隨意的金屬化與蝕刻製 程將同時形成一第一導線l〇2b與一下電極〗02a於基板100 上。在本案例中,該第一導線102b被形成,而以導電插塞 (未表示於圖中)與絕緣基板中隨意的導線電連接。 如第2圖所述,一經平坦化的中間絕緣層】〇4被形成於 該絕緣層100上,其包含第一導線〗〇2b與下電極】〇2^^該 經平坦化的令間絕緣層1〇4被形成於絕緣層]⑻上,現在其 包含有第一導線1021?與下電極1〇23。該經平坦化的中間絕 緣層丨04接著被選擇性地蝕刻,以曝置出預定的下電極102a 表面部份,因而形成一第一介層孔hi於絕緣層】〇4中。 如苐圖所示,一介電層K)6係以CVD法被形成於該 本 ί;’_ ” ^ ^ (2]η -------------Jtr· I I <請先閱讀背面之注意事項再填寫本頁) zy,·心、爱 經濟部智慧財產局員工消費合作社印製 44289 4 A7 r. —__B7 五、發明說明(3 ) —介層孔hi内表面上以及該中間絕緣層1〇4上。該介電層 106與中間絕緣層104接著被選擇性地蝕刻,以曝置出該預 定的第一導線102b表面,因而形成一第二介層孔h2於絕緣 層104與介電層1〇6中。如第3圖所示,相較於第—介層孔Μ ’該第二介層孔h2的寬度通常較窄。該介電層1〇6通常使 用電漿Si-氧化物/電漿Si_氮化物或Si_氧化物/電漿_氮氧化 物等複層結構形成。其次,進行使用RF(射頻)的濺射蝕刻 (亦稱為RF濺射蝕刻),以移除留置於所曝置之第一導線 102b表面上的氧化層。可能留置於導線〗〇2b表面上的氧化 層包含諸如蝕刻中間絕緣層1〇4與介電層106的步驟中所產 生的s1〗產品(諸如AI2〇3或聚合物)或一自然氧化層。 如第4圖所示,一導電插塞108(通常由鎢材料所組成) 僅選擇性地被形成於第二介層孔h2中。其次,一鋁合金第 二導電層被形成於該整個結果表面上,並使用一光阻圖案 (未表示於圖中)作為罩幕進行姓刻,以定義一電容器形成 部份(102a/106/110a)與一導線形成部份(i〇2b/108/110b)= 該蝕刻製程同時形成一第二導線n〇b與一上電極110a,而 完成該製程。 總之,導線被形成於預定的絕緣層100部份上方,其 係為第一與第二導線(l〇2b,110b)的複層結構,且導電插塞 108被置於其中。此外,具有MIM結構的電容器被形成於 絕緣層1 〇〇(在導線的一側上)上。如第4圖所示,該具有MIM 結構的電容器係由具有介電層106置於其間的下電極i〇2a 與上電極110a所組成。 本紙張尺度这用中國國家標準(CNS)A4規格(210 X 297公釐) — — — — — — — — — — — ft — ^ I I I I I I I a— — —— —— —— ί請先閱請背面之注^►項再填寫本頁)
A? B7 玉、發明說明(4 ) 若使用於邏輯或類比電路中的電容器使用上述製程製 & ’則在製程進行期間將產生下列問題。在蝕刻中間絕緣 層104以形成第一介層孔hl時,部份的下電極i〇2a亦與中 間絕緣層104—道被非等向性姓刻。因此,在該集程完成 夺,在第;1層孔hi外圍下面上的部份的下電極l〇2a係被 切割而形成孔洞於其中。 當介電層崎皮沈積時,該介電層可能無法完全填充 :同t,因而形成不連續的介電層。該不連續性将使得 電路無法具有均勻的電容 κ因為漏電),而降低電容器的 性能。在極端的案例中,該電容器可能破裂,而造成良率 下降。因此,相當數量的研究與開發已被進行,以尋找這 些問題的解決方法。 第5圖係為第3圖之部份 ^ 丨仂丄的放大圖。如第ί圖所示 1參考字元”Α,‘所示的部份係本_ m l 、 係表不因切割下電極102a所造 成的介電層不連續性將產生孔洞。 本發明之概要 開發不具有上述缺陷的半 帝 卞守騣積體電路電容器係為所 。因此,本發明係集中於半導 守虹積體电路電容器及其製 法,其可同時排除一種或多種 飞夕種自知技藝的問題與缺點。因 此,本發明之一特徵係為提供— 干令髖積體電路電容哭 以及一種有效地製造該電容器 ,,, 万’去本發明的電容哭最 好被使用於邏輯電路和/或類比電路中。 ^ 根據本發明之這些與其他 ^ ,,qB 竹啟,其被貫絶並簧泛砷碑 況月,所邊供的半導體積體電路電容器岛含 「氣遣用?同®家標直(〔Π.。規格 _________________lk】:<-________Γ — — — — — — · · i . I I I I I I I . (請先閱讀背面之注意事項再填.s本頁) 来_____ I I fi l . 經濟部智«財產局員工消費合作杜印製 4^289 4 Α7 --—--- Β7__ 五、發明說明(5 ) 一絕緣基板; —設置於預定的絕緣基板部份上之下電極; —設置於該絕緣基板與下電極上之中間絕緣層; —具有邊壁的介層孔,該介層孔穿經中間絕緣層並曝 置出預定的下電極表面; 一設置於介層孔壁面上的間隙壁; 一介電層,其設置於:(1)鄰接預定之下電極表面的介 層孔底面;(II)預定的絕緣層部份;(m)間隙壁;以及 —設置於預定的中間絕緣層部份上並設置於介電層上 的上電極。 根據本發明之另—個特徵,其係提供一種製作半導體 積體電路電容器的方法,其包含: 提供一絕緣基板; 同時形成一第一導線及一下電極於預定的絕緣基板表 面上; 形成一中間絕緣層於基板上及第一導線與下電極上; 選擇性地蝕刻該中間絕緣層,以曝置出預定的下電極 表面及預定的第-導線表面,以同時在該中間絕緣層中形 成:⑴第-介層孔,其具有壁面並設置於下電極上;以及m 第二介層孔,其設置於第一導線上;
形成一導電層於中間絕緣層上以及該第一與第二介 孔中; ' -I 回蝕該導電層而形成:(ί)間隙壁於第—介層孔壁面上 ;(Π)—導電插塞於該第二介層孔中;以及(πί)_2曝置 本紙張尺度適用中囤國家標準(CNS)A4規格(210 297公釐) . II--!嗖---------訂---------線 (請先閱讀背面之注意#.項再填寫本頁) A7 B7
五、發明說明(6 ) 面以及預定的中間絕緣層表面; 形成一介電層於所曝置的表面上; 移除除了設置於間隙壁上之預定介電層部份以及預哀 下電極表面以外之位於曝置表面上的介電層;以及 同時形成.⑴-連接至導電插塞的第二導線;以及⑴ 一連接至介電層的上電極。 應瞭解地是’上述的一般性說明以及下列的細節孕叫 係作為舉例及說日㈣,其並以申料利㈣做進—步的舒 明。本發明的其他特徵與優點將被列於下說明並由該說呀 清楚地表示,或可藉由實行本發明而得知δ本發明的目纪 與其他優點將被實行並達成,其結構為朗與其中請專争 範圍及附圖所示者β 圖式之簡略說明 附圖(提供對於本發明的進一步瞭解,並置人及^ 本專利說明書的-部份)舉例本發明之實施例,並以說明 解釋本發明之原理。 其中: 第!至4圖舉例說明一種製造具有Mm結構之傳統邏 輯和/或類比電路電容器的方法; 第圖係為第3囷之部份][的放大圖,其舉例說明在第1 至4圖之製造電容器的製程中所產生的製程缺陷;以及 第6至1 〇圖舉例說明根據本發明之—種製造具有㈣ 結構之傳統邏輯和或類比電路電容器的方 --------------"'--------ΙΓ---------,·^ (請先閱讀背面之注意事項再填寫本頁) 297 經濟部智慧財產局員工消費合作社印制衣 4428 9 4 A7 ------- B7 五、發明說明(7 ) 較佳實施例之說明 在1998年1〇月17曰提出申請之韓國專利申請案第98_ 43463號被併入本案以為參考資料。本發明的較佳實施例 將詳細地參考該案,其範例被舉例說明於附圖中。在該圖 式中,相同的參考數字代表相同的元件。 當某一層被說明在另一層或基板上方時,該某一層可 直接存在於其他層或基板上,且一層或多層可被設置於該 某層與其他層或基板之間。類似的定意亦適用於,,底下,,與 “下面“。 本發明的一較佳特徵係為具有MIM結構的半導體積 體電路電容器,當形成並蝕刻該介電層時,其製程被變換 以同時形成該第一介層孔…於電容器形成部份及該第二介 層孔h2於導線形成部份。在本實施例中,一間隙壁及一導 電插塞最好個別被形成於第一介層孔内壁上及第二介層孔 上r亥間隙壁及導電插塞最好以導電層沈積法及回餘法形 成,以使得第一介層孔中的間隙壁僅些微傾斜。熟習本技 藝之人士得以使用本技藝所熟知的方法沈積(亦即形成)並 蝕刻在積體電路上的諸層。例如,該諸層得以使用各種技 術沈積(或形成),像是金屬化法、化學氣相沈積(CVD)、 電漿沈積或相似之方法。選擇性蝕刻亦可使用諸如光阻化 合物及罩幕完成。 根據本發明,製作該半導體積體電路電容器的方法最 好與傳統方法相異,其係藉由同時形成第一與第二介層孔 。該方法亦最好與傳統方法相異,其係藉由形成—介電層
本紙張尺錢财關緖準(CNS)A4賴⑵G
It-----------裝·---- I 丨—訂- - ------ Ϊ C請先間讀背面之注意事項再氣寫本頁) 10 A7 B7 —-— — 五、發明說明(8 ) {請先閱讀背面之注意事項再填寫本頁) ’以使得第一介層孔的側面因使用導電層材料製的傾斜間 隙壁而些微傾斜。因此,本發明之方法若非僅使用一種特 徵,便為使用一種特徵的組合。該傾斜間隙壁最好具有接 近下電極的直徑小於遠離下電極的直徑D此外,該形成第 ~介層孔斜邊的傾斜間隙壁將避免在第一介層孔的二個下 緣轉角處造成不連續性,而提升良率。本發明之電容器、 製造其之方法以及其較佳實施例現將參考第6至1 〇圖而被 說明如下。 第6至10圊說明一電容器及一種製造具有結構的 電谷Is的方法。本發明的電容器最好被使用於邏輯和;或 類比電路中。一種製造該電容器的較佳方法將被說明如下 經忒部智慧財產局員工消費合作杜印製 弟6圖說明一第一導電層的形成(亦即沈積),其最好 由含鋁和/或鋼合金的材料或這些材料的混合物所組成。 该第一導電層被形成於絕緣基板200上,並可以任何熟知 的技術沈積,但最好以金屬化法形成。該第一導電層可使 用光阻圖案(未表示於圊中)作為罩幕而被蝕刻,而定義導 線形成部份與電容器形成部份,以個別形成一第一導線 202b與一下電極2〇2a於基板2〇〇上。雖然未表示於圖中, 4應瞭解地疋,ϋ由諸如導電插塞及相似者,該第一導線 202b可被電連接至絕緣基板2〇〇中的任意導線。 在本發明的方法中,該層刻劃特性可被提升’且絕緣 層了〇〇與下電極2〇2a間的接觸電阻可以較佳方法形成該第 一導線202b與下電極2〇23而被降低。在本實施例中,該第 本舰受州 11 297 428 9 4 經濟部智慧財產局員Η消費合作社印製 Β7 五、發明說明(9 ) 一導線202b與下電極202a被形成並使用光阻圖案(未表示 於圈中)作為罩幕進行姓刻,以定義一電容器形成部份及 一導線形成部份。該第一導線2〇2b與下電極202a最好以連 續沈積一金屬阻障層(未表示於圖中)、第一導電層及一抗 反射層(未表示於圖中)於該絕緣基板2〇〇上而形成β該金 屬阻障層和/或抗反射層可為:(1)一單層結構,其包含由Ti, Ta,Mo’ TiN,TiW,TaN及MoN等所選擇的材料;和/或(II) 一複層材料,其包含由W-N,W-Si-N, Ta-Si-N,W-B-N及 Ti-Si-N等所選擇的材料;和/或(111)(1)與(11)的混合物。 第7圖表示形成一經平坦化的中間絕緣層2〇4於該絕緣 層200上,其現在包含第—導線2〇21)及下電極2〇2a。該經 平坦化的中間絕緣層204可以諸如乾式蝕刻法蝕刻,以曝 置出預定的下電極202a表面及預定的第一導線2〇2b表面。 該姓刻製程同時形成一第一介廣孔h 1及一第二介層孔h2。 介層孔hi的直徑最好大於介層孔h2的直徑,如第7圊所示 。如第7圖所示,介層孔hi係以蝕刻後留置的中間絕緣層 2〇4定義。熟習的技術人員得使用光阻圖案作為罩幕和/或 姓刻該中間絕緣層204,以曝置出預定的下電極202a與第 一導線202b表面,並同時形成介層孔hi與h2。 在氧化層被留置於或被形成於該第一導線202b與下電 極202a的狀況中,(該氧化層可為蝕刻中間絕緣層2〇4所產 生的姓刻副產品,或者為自然氧化物),最好進行RF濺射 触刻以移除所有存在的氧化物。熟習的技術人員得以進行 適當的RF濺射蝕刻以移除所有氧化層β 本紙張尺度適財難家標準(CNS)A4祕⑵G X 297公爱) 12 I I--^ i I I I ---· H I I I ---線 (請先閲^背面之注意事項再填寫本頁> A7 五、發明說明(〗〇 ) -----乾— (請先閱讀背面之注意事項再填寫本頁) 可使用本技藝所熟知的任何蝕刻技術,以進行中間絕 緣層204的蝕刻。該中間絕緣層2〇4最好以濕式蝕刻或乾式 蝕刻蝕刻之。此外,濕式蝕刻與乾式蝕刻可同時被進行以 蝕刻該中間絕緣層204(亦即進行濕式蝕刻並接著進行乾式 蝕刻,或者進行乾式蝕刻並接著進行濕式蝕刻及乾式蝕刻 等任何蝕刻製程的組合皆可被進行’而熟習的技術人 員得以使用在此所提供的技術姓刻該中間絕緣層。 第8圈說明形成一第二導電層2〇6(最好由含鎢的材料 所製成)被形成於中間絕緣層204上。該第二導電層2〇6亦 被形成於該第一與第二介層孔…與”中。第二導電層2〇6 得以使用本技藝所熟知的技術而被沈積(形成)於上述的諸 層上。 ----i本 經濟部智慧財產局—工消費合作社印製 第9圖說明第二導電層2〇6的回蝕(最好使用非等向性 乾式姓刻),以形成間隙壁2〇8(最好為含鎢材料組成的導 電層所製)於第一介層孔hl的内壁2〇5上。間隙壁2〇8最好 為傾斜的間隙壁,以使得接近所曝置之下電極2〇2a表面的 間隙壁208直徑小於遠離所曝置之下電極2〇2a表面的間隙 土 208直么。第_導電層206的回敍亦形成導電插塞2 1 〇(最 好為含鶴材料組成的導電層所製)於第二介層孔h2中。在 選擇性地姓刻該第二導電層2〇6後,其被曝置出的表面包 含間隙壁208、導電插塞21〇、預定的下電極2〇2&表面以及 殘留的預定中間絕緣層2〇4表面。 其次.一介電層212可使用任何本技藝所熟知的層沈 積·ί又%,而被形成於該所曝置出的表面上。介電層2丨2最 3 3 ί克尺办舀國家標規柊 經濟部智慧財產局員工消費合作社印製 4 4289 4 at B7 五、發明說明(η ) 好化學氣相沈積(CVD)法形成。該介電層212可被形成具 有:(1)一單層結構,其包含一個氧化層(使用諸如電漿輔助 氧化物(PEOX)、P-SiH4、高密度電漿(HDP)等沈積技術) 或一個氮化層(使用諸如電漿輔助氮化矽(PESiN)等沈積技 術);和/或(II)一複層結構,其包含上述的單層結構(諸如 氧化物/氮化物 '氮化物/氧化物、氧化物/氮化物/氧化物 、氮化物/氧化物/氮化物 如上述,介電層212最好被形成於第—介層孔hl中, 以使得其邊緣因間隙壁2 0 8而些微傾斜。該結構係用以避 免在第一介層孔hi的二個下緣轉腳處產生不連續性(如第5 圊所示之發生於傳統電容器中的情形)β在傳統電容器中 ,若介層孔hi的邊緣非傾斜或者具有幾乎垂直的梯度,在 沈積介電層時將於介層孔h 1的二個轉角處產生不連續性( 其係切割該下電極)。 第10圖說明移除除了電容器形成部份以外之所有區域 的介電層212後的電容器,其包含下電極2〇2a、間隙壁2〇8 及介電層212。該介電層212可以任何得以移除介電層的技 術被移除,且最好使用一光阻圖案(未表示於圖中)作為罩 幕以定義電容器形成區。 在移除部份的介電層212後,一第三導電層(最好為含 銘和/或銅合金材料所製)可被形成於中間絕緣層204、導 電插塞210及介電層212上。該第三導電層可使用一光阻圖 案(未表示於圖中)作為罩幕進行蝕刻,以定義電容器形成 部份及導線形成部份。一第二導線214b及一上電極214a可 本纸張尺度適用中國國家標準(CN’S)A4規格(210 X 297公f ) 14 -— — — II I----' I I I - - ------· I I I I --- (請先閱讀背面之注意事項再填寫本頁) 五 . E -- _______-I- ...... -- II |丨___本 經濟部智慧財產局員工消費合作社印製 A7 B7 、發明說明(l2 ) 藉由姓刻該第三導電層而被形成,以完成本發明之製程。 如第10圖所示,所形成的上電極214a寬度最好較第—介層 孔h 1中的介電層為寬。此外,該第二導線214b被連接至第 二介層孔h2中的導電插塞210。 在本發明中,層刻劃特性可被增加,且當該第二導線 214b與上電極214a以連續沈積一金屬阻障層(未表示於圖 中)、第三導電層及一抗反射塗層(未表示於圖中)於中間 絕緣層々04上、導電插塞210及介電層212而被形歧時接 觸電阻可被降低。該金屬阻障層及抗反射塗覆層可由如上 述之相同材料製作。在沈積該諸層後,其可使用一光阻圖 案(未表示於圖中)作為罩幕而被連續地蝕刻,藉此該圖案 將定義一電容器形成部份及一導線形成部份。熟習本技藝 之技術人員得以形成並蝕刻該諸層;以形成半導體積體電 路電谷?i的各部份。 第10圖亦表示由導電層材料所製的下電極202a可被形 成於預定的絕緣層200部份。中間絕緣層2〇4接著可被形成 於絕緣層200及下電極202ai。介層孔h〗最好被形成以穿 經絕緣層204,而曝製出預定的下電極2〇以部份。在形成 介層孔h 1後,間隙壁2〇8(最好具有如第丨〇圖所示的傾斜表 面且最好由導電層材料所製)可被形成於介層孔hi的邊緣 ”電層2 12接著可被形成於介層孔h 1底部上及預定的 中間絕緣層2G4部份,所以其涵蓋間隙壁洲。最後,一上 電極2Ha(最好由導電層材料所製)可被形成於預定的由間 絕緣層204部份上以及介電層212上』完成具有上述则 ^度3用中^國家標準(CNS)A.丨 -i n - ϋ I n n 1!tKs^ n I n n n n . 1 I» n I i n 1 I 1· >δ.- (請先閱讀背面之注音?事項再填:4,本頁) 442894 啪年1月丨日修正/更正/補充 A7 ___ B7_____· 五、發明說明(13 ) 結構的電容器。 根據本發明之一較佳實施例’該電容器的形成方式為 使用間隙壁208(最好由含鎢材料所製)的第一介層孔^^的 邊緣係些微傾斜。在本實施例中,當介電層被沈積於該傾 斜的間隙壁208上時,在介層孔hl的二個下緣轉角處的不連 績性將不會發生,以確保均勻的電容量並提升良率。 為熟習本技藝之人士所清楚瞭解地是各種改良與改 變可於不違背本發明之精神與範疇下,在半導體積體電路 電容器及其製法中為之〇因此,其係希冀本發明涵蓋為所 附申請專利範圍及其相當事項的範疇中所提供之本發明的 改良與改變。 元件標號對照 100…絕緣基板 102a…下電極 102b…第一導線 104…中間絕緣層 106…介電層 108…導電插塞 110a…上電極 110b…第二導線 202a···下電極 202b…第一導線 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297 ^7 (請先閱讀背面之注意事項再填寫本頁) 裝---I---訂-------— 線 200…基板 204…中間絕緣廣 205…内壁 206···第二導電層 208···間隙壁 210…導電插塞 212…介電層 214a…上電極 214b…第二導線 經濟部智慧財產局員工消費合作社印製 16
Claims (1)
- 4 4PfiQ 4 —1¾面影印 A8 B8 C8 D8 和年》月/日修正/更」;./矧充 經濟部智慧財產局員工消费合作社印製 六、申請專利範圍 第88112469號專利申請案申請專利範圍修正本 修正曰期:90年2月 1. 一種半導體積體電路電容器,其包含: 一絕緣基板; 一設置於預定的絕緣基板部份上之下電極; 一設置於該絕緣基板與下電極上之中間絕緣層; 一具有邊壁的介層孔,該介層孔穿經中間絕緣層並 曝置出預定的下電極表面; 一設置於介層孔壁面上的間隙壁; 一介電層,其設置於:(1)鄰接預定之下電極表面的 介層孔底面;(II)預定的絕緣層部份;(III)間隙壁;以 及 一設置於預定的中間絕緣層部份上並設置於介電 層上的上電極。 2. 如申請專利範圍第1項之電容器,其中該間隙壁係由含 鎢材料所組成的一導電層所製β — 3. 如申請專利範圍第I項之電容器,其中該介電層具有一 結構,係選自於:(1)一單層結構,包含一個氧化層或一 個氮化層;或(II) 一複層結構,包含選自於由氧化層、 氛化層及其混合所構成的群組中之數層。 4. 如申請專利範圍第3項之電容器,其中該氧化層使用一 採用電漿輔助氧化物(PE0X)、P-SiH4、高密度電漿(HDP) 之沈積技術製作。 5. 如申請專利範圍第3項之電容器,其中該氮化層係使用 本紙張尺度適用中國圉家標準(CNS)A4規格(210 X 297公釐) - ----------- ^------II 訂---------線- <請先閱讀背面之注意事項再填寫本頁) 17 經濟部智慧財產局員工消費合泎.fi印製 A8 -------Κ 啪年>月1日修正/更正/補^ $、申請專利範圍 一採用電漿輔助氮化梦(PESiN)之沈積技術製作。 6. 如申請專利範圍第3項之電容器,其中該複層結構係選 自於由氧化物/氮化物層、氮化物/氧化物層、氧化物/ 氮化物/氧化物層及氮化物/氣化物/氮化物層所構成的 群組。 7. 如申請專利範圍第1項之電容器,其中該下及上電極係 以選自於鋁合金、銅合金及其混合物之一物質製作。 8. 如申請專利範圍第7項之電容器,其更包含一設置於下 和/或上電極表面上的抗反射層。 9_如申請專利範圍第8項之電容器’其中該抗反射層具有 一結構,該結構係選自於由:(〇 一單層結構,其包含一 或多個選自於由 Ti,Ta,W,Mo, TiN, TiW, TaN及 MoN 所構成的群組之材料;(II)一複層結構,其包含一或多 個選自於由W-Si-N,Ta-Si-N,W-B-N及Ti-Si-N所構成 的群組之材料;以及(ΠΙ)其混合所構成的群組。 10. 如申請專利範圍第7項之電容器,其更包含一設置於下 和/或上電極表面上的金屬阻障層。 11. 如申請專利範圍第1〇項之電容器其中該金屬阻障層具 有由一結構,該結構係選自於由:(1) 一單層結構,其包 含一或多個選自於由Ti,Ta,W,Mo, TiN,TiW,TaN及 MoN所構成的群組之材料;(II) 一複層結構,其包含一 或多個選自於由W-Si-N,Ta-Si-N,W-B-N及Ti-Si-N所 構成的群組之材料;以及(III)其混合所構成的群組。 12‘一種製作半導體積體電路電容器的方法,其包含: 未紙張尺度適用中國國家標準(C>:S)A4規格(210 X 297公釐) ill----^----I---^-------- (請先閱讀背面之注意事項再填寫本頁) 18 史 A8 B8 C8 D8 六、申請專利範圍 提供一絕緣基板; 同時形成一第一導線及一下電極於預定的絕緣基 板表面上; 形成一中間絕緣層於基板上及第一導線與下電極 上; 選擇性地蝕刻該中間絕緣層,以曝置出預定的下電 極表面及預定的第一導線表面,藉以同時在該中間絕緣 層中形成:(1)第一介層孔,其具有壁面並設置於下電極 上’以及(Π)第二介層孔,其設置於第一導線上; 形成一導電層於中間絕緣層上以及該第一與第二 介層孔中; 回蝕該導電層而形成:(1)間隙壁於第一介層孔壁面 上;(II)一導電插塞於該第二介層孔中;以及(III)一被 曝置出的表面,其包含有間隙壁、導電插塞、預定的下 電極表面以及預定的中間絕緣層表面; 形成一介電層於該曝置的表面上; / 移除除了設置於間隙壁上之預定介電層部份以及 預定下電極表面以外之位於該曝置表面上的介電層;以 及 同時形成:(1)一連接至導電插塞的第二導線;以及 (II) 一連接至介電層的上電極。 13. 如申請專利範圍第12項之方法,其中該間隙壁係由含鎢 材料所組成的一導電層所製。 14. 如申請專利範圍第12項之方法,其中該介電層具有一结 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -i n I ϋ —I I 1 一-β’ · n ϋ I n I , (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 19 經濟邹智慧財產局員工消費合作社印製 力、申請專利範圍 構’係選自於:(I) 一單層結構,其包含—個氧化層或一 個氮化層;或(II)一複層結構,其包含選自於由氧化層 、氮化層及其混合所構成的群組中之數層。 15·如申請專利範圍第14項之方法,其中該氧化層使用一採 用電漿輔助氧化物(PEOX)、p_SiH4、高密度電漿(HDP) 之沈積技術製作》 如申請專利範圍第14項之方法,其中該氮化層係使用一 採用電漿輔助氮化矽(PESiN)之沈積技術製作。 17_如申請專利範圍第14項之方法’其_該複層結構係選自 於由氧化物/氮化物層、氮化物/氧化物層、氧化物/氮化 物/氧化物層及氮化物/氧化物/氮化物層所構成的群組。 18. 如申請專利範圍第n項之方法,其中該下及上電極係以 選自於由鋁合金、銅合金及其混合物所構成的群組之一 材料製作。 19. 如申請專利範圍第18項之方法,其更包含一設置於下和 /或上電極表面上的抗反射層。 . 20·如申請專利範圍第19項之方法其中該抗反射層具有一 結搆,該結構係選自於由:(1) 一單層結構,其包含一或 多個選自於由 Ti,Ta,W,Mo, TiN,TiW,TaN及 MoN所 構成的群組之材料;(Π) 一複層結構,其包含一或多個 選自於由W-Si-N,Ta-Si-N,W-B-N及Ti-Si-N所構成的 群組之材料;以及(III)其混合所構成的群組。 21.如申請專利範圍第18項之方法,其更包含一設置於下和 /或上電極表面上的金屬阻障層。 (CMS)A4 規樁(210 X 297 公釐) -----------I -裝--------訂--------線 (請先閱讀背面之注意事項再填寫本頁) 20 CQOOOQ 炤 ABC0 、申靖專利範圍 22. 如申請專利範圍第21項之方法,其中該金屬阻障層具有 由一結構,該結構係選自於由:(1) 一單層結構,其包含 一或多個選自於由Ti,Ta,W,Mo, TiN,TiW,TaN及 MoN所構成的群組之材料,(II) 一複層結構,其包含一 或多個選自於由W-Si-N, Ta-Si-N,W-B-N及Ti-Si-N所 構成的群組之材料;以及(III)其混合所構成的群組。 23. 如申請專利範圍第12項之方法,其更包含在形成第一與 第二介層孔後,以RF濺射蝕刻該中間絕緣層與該第一 與第二介層孔。 24. 如申請專利範圍第12項之方法,其中該中間絕緣層係以 一加工進行選擇性蝕刻,該加工係選自於由乾式蚀刻、 濕式蝕刻及乾式/濕式蝕刻所構成的群組。 25. 如申請專利範圍第1項之電容器,其中該設置於介層孔 壁面上的間隙壁具有傾斜表面。 26. 如申請專利範圍第12項之方法,其中該設置於介層孔壁 面上的間隙壁具有傾斜表面。 一 (請先閱讀背面之注意事項再填寫本頁) 訂---------線t 經濟部智慧財產局貝工消費合作社印製 本紙張尺度適用令國國家標準(CNS)A4規格(210 X 297公釐〉 21
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980043463A KR100270964B1 (ko) | 1998-10-17 | 1998-10-17 | 반도체 집적회로의 커패시터 및 그 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW442894B true TW442894B (en) | 2001-06-23 |
Family
ID=19554356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088112469A TW442894B (en) | 1998-10-17 | 1999-07-22 | Semiconductor integrated circuit capacitor and method of fabricating same |
Country Status (3)
Country | Link |
---|---|
US (1) | US20020028552A1 (zh) |
KR (1) | KR100270964B1 (zh) |
TW (1) | TW442894B (zh) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6429120B1 (en) | 2000-01-18 | 2002-08-06 | Micron Technology, Inc. | Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals |
US6420262B1 (en) | 2000-01-18 | 2002-07-16 | Micron Technology, Inc. | Structures and methods to enhance copper metallization |
US6376370B1 (en) * | 2000-01-18 | 2002-04-23 | Micron Technology, Inc. | Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy |
US7211512B1 (en) * | 2000-01-18 | 2007-05-01 | Micron Technology, Inc. | Selective electroless-plated copper metallization |
US7262130B1 (en) * | 2000-01-18 | 2007-08-28 | Micron Technology, Inc. | Methods for making integrated-circuit wiring from copper, silver, gold, and other metals |
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1998
- 1998-10-17 KR KR1019980043463A patent/KR100270964B1/ko not_active IP Right Cessation
-
1999
- 1999-07-22 TW TW088112469A patent/TW442894B/zh not_active IP Right Cessation
- 1999-09-03 US US09/389,491 patent/US20020028552A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
KR20000026087A (ko) | 2000-05-06 |
KR100270964B1 (ko) | 2000-11-01 |
US20020028552A1 (en) | 2002-03-07 |
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