KR100645041B1 - 엠아이엠 캐패시터를 갖는 반도체 소자 및 그 형성 방법 - Google Patents
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Abstract
엠아이엠 캐패시터를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 본 발명에 따르면, 하부전극은 평판 전극 및 측벽 전극을 포함한다. 평판 전극은 플라즈마 이방성 식각 공정을 포함하는 패터닝 공정에 의해 형성된다. 측벽 전극은 플라즈마 전면 이방성 식각에 의하여 평판 전극을 노출시키는 개구부의 내측벽에 스페이서 형태로 형성된다.
Description
도 1 및 도 2는 종래의 엠아이엠 캐패시터의 형성 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예에 따른 엠아이엠 캐패시터를 갖는 반도체 소자를 나타내는 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 5는 본 발명의 실시예에 따른 엠아이엠 캐패시터를 갖는 반도체 소자의 변형예를 나타내는 평면도이다.
도 6 내지 도 10은 본 발명의 실시예에 따른 엠아이엠 캐패시터를 갖는 반도체 소자의 형성 방법을 설명하기 위하여 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 엠아이엠(MIM; Metal-Insulator-Metal) 캐패시터를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 캐패시터는 전하를 축적하는 특성으로 인하여 디램 소자 또는 강유전체 기억 소자등의 단위 셀들의 데이타 저장부로서 널리 사용되고 있다. 통상, 캐패시터는 상하부 전극들과, 상하부 전극들 사이에 개재된 유전막을 포함한다. 캐패시터는 그것의 정전용량이 증가될수록 전하를 축적하는 특성이 향상된다.
반도체 소자의 엠아이엠 캐패시터는 그것의 전극들을 금속으로 형성한다. 특히, 유전막과 전극들간의 반응을 억제하는 효과등을 얻기 위하여 귀금속으로 전극을 형성하는 엠아이엠 캐패시터가 제안된 바 있다. 반도체 소자의 고집적화 경향에 따라, 엠아이엠 캐패시터의 크기가 점점 감소되고 있다. 이로 인하여, 제한된 면적내에서 캐패시터의 정전용량을 증가시키기 위한 많은 방안들이 제안되고 있다.
미합중국특허번호 제5,392,189호는 백금(Pt)으로 형성된 하부 전극의 면적을 증가시키는 일 방법을 기술하고 있다. 이를 간략화하여 도 1 및 도 2를 참조하여 설명한다.
도 1 및 도 2는 종래의 엠아이엠 캐패시터의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(1) 상에 제1 절연막(2)을 형성하고, 상기 하부 산화막(2)을 관통하여 상기 반도체 기판(1)에 접속하는 플러그(3)는 형성한다. 상기 반도체 기판(1) 전면에 제2 절연막(4)을 형성하고, 상기 제2 절연막(4)을 패터닝하여 상기 플러그(3)를 노출시키는 개구부(5)를 형성한다.
상기 개구부(5)를 갖는 반도체 기판(1)에 백금막(6)을 형성한다. 이때, 상기 백금막(6)은 상기 개구부(5)를 채우지 않고, 상기 개구부(5)의 바닥면 및 측벽에 형성된다.
도 2를 참조하면, 상기 백금막(6)을 화학적기계적 연마공정으로 상기 제2 절연막(4)의 상부면이 노출될때까지 연마하여 상기 개구부(6)내에 하부 전극(6a)을 형성한다.
상기 하부 전극(6a) 상에 유전막(7) 및 상부 전극(8)을 형성한다. 상기 하부 전극(6a), 유전막(7) 및 상부 전극(8)은 캐패시터를 구성한다.
상기 하부 전극(6a)은 상기 개구부(5)내에 오목한 형태로 형성되어 상기 하부 및 상부 전극들(6a,8)간의 중첩면적이 증가한다. 즉, 상기 하부 전극(6a)의 내측벽의 면적 및 바닥면의 면적이 상기 하부 및 상부 전극(6a,8)의 중첩면적에 해당한다. 이에 따라, 캐패시터의 정전용량이 증가된다.
상술한 종래의 캐패시터 형성 방법에 있어서, 상기 하부 전극(6a)은 증착된 상기 백금막(6)을 화학적기계적 연마 공정으로 연마하여 형성한다. 하지만, 상기 백금막(6)을 포함하여 귀금속막은 슬러리 개발의 미약함등에 의한 여러가지 원인들에 의하여 화학적기계적 연마 공정으로 연마하는 것이 매우 어렵다. 이에 따라, 상기 하부 전극(6a)의 패턴 불량이 발생할 수 있으며, 또한, 상기 제2 절연막(4) 상에 상기 백금막(6)의 잔여물이 발생하여 인접한 하부 전극들(6a)간에 브릿지(bridge)가 발생할 수 있다. 결과적으로, 반도체 소자의 불량이 발생하여 생산성이 크게 저하될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는 하부 전극의 불량 또는/및 하부 전극들간의 브릿지를 방지할 수 있는 엠아이엠 캐패시터를 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 하부 전극의 형성을 위한 화학적기계적 연마 공정을 요구하지 않는 구조의 엠아이엠 캐패시터를 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 엠아이엠 캐패시터를 갖는 반도체 소자를 제공한다. 이 소자는 기판 상에 배치된 평판 전극을 포함한다. 몰드층이 상기 기판을 덮는다. 상기 몰드층은 상기 평판 전극을 노출시키는 개구부를 갖는다. 상기 개구부의 내측벽에 스페이서 형태의 측벽 전극이 배치된다. 상기 평판 전극 및 측벽 전극은 하부 전극을 구성한다. 상기 측벽 전극은 상기 평판 전극과 전기적으로 접속한다. 유전 패턴 및 상부 전극이 상기 개구부내의 평판 전극 및 측벽 전극을 차례로 덮는다.
구체적으로, 상기 하부 전극은 귀금속을 포함하는 것이 바람직하다. 적어도 상기 몰드층의 윗부분(upper portion)은 성장 촉진 절연층으로 이루어질 수 있다. 상기 성장 촉진 절연막은 상기 유전 패턴의 성장을 촉진하는 절연층이다. 상기 소자는 상기 기판과 상기 몰드층 사이에 개재된 하부 층간 절연막, 상기 하부 층간 절연막을 관통하여 상기 기판과 접속하는 콘택플러그, 및 상기 콘택플러그와 상기 평판 전극 사이에 개재된 산소 베리어 패턴을 더 포함할 수 있다. 상기 산소 베리어 패턴은 도전물질로 이루어진다. 상기 소자는 상기 상부 전극 및 유전 패턴을 덮는 수소 확산 방지막을 더 포함할 수 있다. 상기 수소 확산 방지막은 절연막으로 이루어진다. 상기 상부 전극은 평면적으로 라인 형태일 수 있다. 이와는 달리, 상기 상부 전극은 평면적으로 섬형태일 수 있다. 상기 상부 전극이 평면적으로 섬형태일때, 상기 소자는 상기 상부 전극을 포함한 기판 전면을 상부 층간 절연막 및 상기 상부 층간 절연막 상에 배치된 플레이트 라인을 더 포함할 수 있다. 이때, 상기 상부 층간 절연막은 상기 상부 전극을 노출시키는 플레이트 콘택홀을 갖고, 상기 플레이트 라인은 상기 플레이트 콘택홀을 경유하여 상기 상부 전극과 접속된다.
상술한 기술적 과제들을 해결하기 위한 엠아이엠 캐패시터를 갖는 반도체 소자의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 기판 상에 형성된 제1 도전막에 플라즈마 이방성 식각을 포함하는 패터닝 공정을 수행하여 평판 전극을 형성한다. 상기 기판 전면을 덮되, 상기 평판 전극을 노출시키는 개구부를 갖는 몰드층을 형성한다. 상기 개구부를 갖는 기판 전면에 제2 도전막을 콘포말하게 형성한다. 상기 제2 도전막에 플라즈마 전면 이방성 식각을 수행하여 상기 개구부의 내측벽에 스페이서 형태의 측벽 전극을 형성한다. 상기 개구부내의 평판 전극 및 측벽 전극을 차례로 덮는 유전 패턴 및 상부 전극을 형성한다. 상기 평판 전극 및 측벽 전극은 하부 전극을 구성한다.
구체적으로, 상기 하부 전극은 귀금속을 포함하는 것이 바람직하다. 적어도 상기 몰드층의 윗부분은 성장 촉진 절연층으로 형성할 수 있다. 상기 성장 촉진 절연층은 상기 유전 패턴의 성장을 촉진시키는 절연막으로 형성한다. 상기 방법은 상기 제1 도전막을 형성하기 전에, 상기 기판 상에 하부 층간 절연막을 형성하는 단계, 상기 하부 층간 절연막을 관통하여 상기 기판과 접속되는 콘택플러그를 형성하는 단계 및 상기 콘택플러그를 덮는 도전물질의 산소 베리어막을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 평판 전극을 형성하는 단계는 상기 제1 도전막 및 상기 산소 베리어막을 상기 플라즈마 이방성 식각을 이용하여 연속적으로 패터닝하여 상기 콘택플러그 상에 차례로 적층된 산소 베리어 패턴 및 상기 평판 전극을 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 상부 전극을 형성한 후에, 상기 상부 전극 및 유전 패턴을 덮는 수소 확산 방지막을 형성하는 단계를 더 포함할 수 있다. 상기 수소 확산 방지막은 절연막으로 형성한다. 상기 상부 전극은 평면적으로 라인 형태로 형성될 수 있다. 이와는 달리, 상기 상부 전극은 평면적으로 섬형태로 형성될 수 있다. 상기 상부 전극이 평면적으로 섬형태로 형성될 경우, 상기 방법은 상기 상부 전극을 형성한 후에, 상기 상부 전극을 포함한 기판 전면을 덮는 상부 층간 절연막을 형성하는 단계, 상기 상부 층간 절연막을 패터닝하여 상기 상부 전극을 노출시키는 플레이트 콘택홀을 형성하는 단계, 및 상기 상부 층간 절연막 상에 상기 플레이트 콘택홀을 경유하여 상기 상부 전극과 접속된 플레이트 라인을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 실시예에 따른 엠아이엠 캐패시터를 갖는 반도체 소자를 나타내는 평면도이고, 도 4는 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3 및 도 4를 참조하면, 반도체 기판(100, 이하 기판이라고 함) 상에 하부 층간 절연막(102)이 배치되고, 콘택플러그(104)가 상기 하부 층간 절연막(102)을 관통하여 상기 기판(100)의 소정영역과 접속한다. 상기 하부 층간 절연막(102) 내에는 복수개의 콘택플러그들(104)이 배치될 수 있다. 도면에서는, 한쌍의 콘택플러그들(104)을 도시하였다. 상기 하부 층간 절연막(102)은 실리콘 산화막으로 이루어질 수 있다. 상기 콘택플러그(104)는 도전막인, 도핑된 폴리실리콘 또는 텅스텐등으로 이루어질 수 있다.
상기 콘택플러그(104)를 덮는 평판 전극(108a)이 배치된다. 상기 평탄 전극(108a)은 상기 콘택플러그(104)와 전기적으로 접속한다. 상기 평판 전극(108a)은 귀금속을 포함하는 도전물질로 이루어진다. 예컨대, 상기 평판 전극(108a)은 팔라 디움막(Pd), 루세니움막(Ru), 플라티늄막(Pt), 이리디움막(Ir), 이리디움 산화막(IrO2) 및 루세니움 산화막(RuO2) 중의 어느 하나, 또는 이들의 조합막으로 이루어질 수 있다.
상기 평판 전극(108a)과 상기 콘택플러그(104) 사이에 산소 베리어 패턴(106a)이 개재되는 것이 바람직하다. 상기 산소 베리어 패턴(106a)은 상기 평판 전극(108a)의 측벽에 정렬된 측벽을 가지며, 상기 콘택플러그(104)의 상부면을 덮는다. 상기 산소 베리어 패턴(106a)은 내산화성이 우수한 도전 물질로 이루어지는 것이 바람직하다. 이에 따라, 상기 평판 전극(108a)은 상기 산소 베리어 패턴(106a)을 통하여 상기 콘택플러그(104)에 전기적으로 접속한다. 또한, 상기 산소 베리어 패턴(106a)로 인해, 상기 콘택플러그(104)의 윗부분(upper portion)이 산화되는 것이 방지될 수 있다. 상기 산소 베리어 패턴(108a)은 도전성 금속질화물로 이루어질 수 있다. 예컨대, 상기 산소 베리어 패턴(108a)은 탄탈늄질화막, 티타늄질화막 및 티타늄알루미늄질화막 중에 어느 하나, 또는 이들의 조합막으로 이루어질 수 있다.
상기 평판 전극(108a)의 하부면이 루세니움산화막 또는 이리디움산화막등과 같은 귀금속산화막으로 이루어질 경우, 상기 산소 베리어 패턴(106a)은 생략되고, 상기 평판 전극(108a)이 상기 콘택플러그(104)와 직접 접촉할 수 있다. 루세니움산화막 또는 이리디움산화막과 같은 귀금속산화막은 산소 베리어 기능을 수행할 수 있다.
몰드층(113)이 상기 기판(100) 전면을 덮는다. 상기 몰드층(113)은 상기 평판 전극(108a)을 노출시키는 개구부(114)를 갖는다. 상기 몰드층(113)내에는 상기 콘택플러그들(104)에 각각 대응되는 개구부들(114)이 배치된다. 적어도 상기 몰드층(113)의 윗부분(upper portion)은 성장 촉진 절연층(112)으로 이루어지는 것이 바람직하다. 즉, 상기 몰드층(113)은 차례로 적층된 중간 층간 절연막(110) 및 성장 촉진 절연층(112)을 포함할 수 있다. 상기 중간 층간 절연막(110)은 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막으로 이루어질 수 있다.
상기 개구부(114)의 내측벽에 스페이서 형태의 측벽 전극(116a)이 배치된다. 상기 측벽 전극(116a)은 상기 개구부(114)의 내측벽에 스페이서 형태로 배치됨으로써, 위아래가 오픈된 실린더 형태를 이룬다. 상기 측벽 전극(116a)은 상기 개구부(114)에 노출된 상기 평판 전극(108a)과 전기적으로 접속한다. 구체적으로, 상기 측벽 전극(116a)은 상기 노출된 평판 전극(108a)의 상부면의 가장자리와 접촉한다. 상기 측벽 전극(116a)은 귀금속을 포함하는 도전 물질로 이루어지는 것이 바람직하다. 예컨대, 상기 측벽 전극(116a)은 팔라디움막(Pd), 루세니움막(Ru), 플라티늄막(Pt), 이리디움막(Ir), 이리디움 산화막(IrO2) 및 루세니움 산화막(RuO2) 중의 어느 하나, 또는 이들의 조합막으로 이루어질 수 있다. 상기 평판 전극(108a) 및 상기 측벽 전극(116a)은 하부 전극(117)을 구성한다.
상부 전극(120a)이 상기 하부 전극(117)을 덮고, 상기 하부 전극(117) 및 상기 상부 전극(120a) 사이에 유전 패턴(118a)이 개재된다. 상기 유전 패턴(118a)도 상기 하부 전극(120a)을 완전히 덮는다. 즉, 상기 유전 패턴(118a) 및 상부 전극(120a)이 상기 평판 전극(108a) 및 측벽 전극(116a)을 차례로 덮는다. 상기 하부 전극(117), 유전 패턴(118a) 및 상부 전극(120a)은 캐패시터를 구성한다. 도 3에 도시된 바와 같이, 상기 상부 전극(120a)은 평면적으로 섬형태일 수 있다. 상기 상부 전극(120a)은 서로 인접한 몇개의 하부 전극들(117)을 동시에 덮는 섬 형태일 수 있다. 도면에서는, 상기 상부 전극(120a)이 서로 인접한 한쌍의 하부 전극들(117)을 동시에 덮는 섬 형태로 도시하였다.
상기 상부 전극(120a)은 귀금속을 포함하는 도전 물질로 이루어지는 것이 바람직하다. 예컨대, 상기 상부 전극(120a)은 팔라디움막(Pd), 루세니움막(Ru), 플라티늄막(Pt), 이리디움막(Ir), 이리디움 산화막(IrO2) 및 루세니움 산화막(RuO2) 중의 어느 하나, 또는 이들의 조합막으로 이루어질 수 있다. 상기 유전 패턴(118a)은 실리콘 질화막에 비하여 높은 유전율을 갖는 고유전막으로 이루어질 수 있다. 예컨대, 상기 유전 패턴(118a)은 하프늄 산화막과 같은 금속산화막으로 이루어질 수 있다. 이와는 달리, 상기 유전 패턴(118a)은 강유전체막, 예컨대, PZT, SBT 또는 BLT등으로 이루어진 단일막 또는 복합막으로 이루어질 수 있다.
상기 성장 촉진 절연층(112)은 상기 유전 패턴(118a)의 성장을 촉진시키는 절연막으로 이루어진다. 또한, 상기 성장 촉진 절연층(112)은 상기 고유전막 또는 강유전체막과 반응하지 않는 절연막으로 이루어지는 것이 바람직하다. 예컨대, 상기 성장 촉진 절연막(112)은 알루미늄산화막 또는 티타늄산화막으로 이루어질 수 있다.
상기 상부 전극(120a) 및 몰드층(113)을 포함한 기판(100) 전면을 덮는 수소확산 방지막(122)이 배치될 수 있다. 상기 수소 확산 방지막(122)은 후속의 공정들을 수행할때 발생될 수 있는 수소들이 상기 유전 패턴(118a)으로 확산되는 것을 방 지하는 절연막으로 이루어진다. 특히, 상기 유전 패턴(118a)이 상술한 강유전체막으로 이루어질 경우, 상기 수소확산 방지막(122)이 더욱 요구될 수 있다. 예컨대, 상기 수소확산 방지막(122)은 절연물질인 알루미늄산화막, 티타늄산화막, 실리콘질화막 또는 실리콘 산화질화막 중에 어느 하나, 또는 이들의 조합막으로 이루어질 수 있다.
상기 기판 전면을 덮는 상부 층간 절연막(124)이 배치된다. 도시된 바와 같이, 상기 상부 전극(120a)이 상기 개구부(114)내에 콘포말하게 배치될 경우, 상기 상부 층간 절연막(124)이 상기 개구부(114)를 채울 수 있다. 이와는 달리, 도시하지 않았지만, 상기 상부 전극(120a)이 상기 개구부(114)를 채울수도 있다. 상기 상부 층간 절연막(124)은 실리콘 산화막으로 이루어질 수 있다.
상기 상부 층간 절연막(124) 및 수소 확산 방지막(122)을 연속적으로 관통하여 상기 상부 전극(120a)을 노출시키는 플레이트 콘택홀(126)이 배치되고, 상기 플레이트 콘택홀(126)을 채우는 플레이트 콘택플러그(128)가 배치된다. 상기 플레이트 콘택홀(126)에 의해 노출된 상기 상부 전극(120a)의 일부분은 상기 몰드층(113)의 상부면 위에 배치되는 것이 바람직하다. 상기 상부 층간 절연막(124) 상에 상기 플레이트 콘택플러그(128)와 전기적으로 접속하는 플레이트 라인(130)이 배치된다. 상기 플레이트 콘택플러그(128) 및 플레이트 라인(130)은 텅스텐, 알루미늄 또는 구리와 같은 금속으로 이루어질 수 있다. 상기 플레이트 콘택플러그(128)는 상기 플레이트 라인(130)이 연장되어 상기 플레이트 콘택홀(126)을 채우는 부분일 수도 있다.
한편, 상술한 반도체 소자는 상기 플레이트 라인(130)을 요구하지 않을 수도 있다. 이 경우에는, 상기 플레이트 라인(130) 대신하여 상기 상부 전극(120a)이 상기 플레이트 라인(130)의 기능을 수행할 수 있다. 이를 도 5를 참조하여 설명한다.
도 5는 본 발명의 실시예에 따른 엠아이엠 캐패시터를 갖는 반도체 소자의 변형예를 나타내는 평면도이다.
도 5를 참조하면, 복수개의 하부 전극들(117)이 행방향들 및 열방향들을 따라 2차원적으로 배열된다. 하나의 상부 전극(120a')이 열방향을 따라 연장되어 한쌍의 열방향들을 따라 배열된 상기 하부 전극들(117)을 동시에 덮는다. 물론, 상기 상부 전극(120a')과 상기 하부 전극들(117) 사이에는 도 4에 도시된 유전 패턴(118a)이 개재되어 있다.
상기 상부 전극(120a')은 상기 하부 전극들(117)을 덮음으로써, 캐패시터의 상부전극 역할을 수행함과 동시에, 열방향을 따라 연장된 라인 형태를 가짐으로써, 도 4에 도시된 플레이트 라인(130)의 역할을 수행할 수 있다.
상술한 구조의 엠아이엠 캐패시터에 있어서, 상기 하부 전극(117)은 상기 평판 전극(108a) 및 상기 측벽 전극(116a)으로 구성된다. 이때, 상기 측벽 전극(116a)은 스페이서 형태를 갖는다. 이는, 상기 측벽 전극(116a)이 종래의 화학적기계적 연마 공정을 전혀 요구하지 않는 것을 의미한다. 결과적으로, 상기 엠아이엠 캐패시터를 갖는 반도체 소자는 종래의 화학적기계적 연마 공정으로 인한 하부 전극의 불량 또는/및 하부 전극들간의 브릿지등이 방지된다.
상술한 구조의 엠아이엠 캐패시터는 디램 소자의 단위 셀 또는 강유전체 기 억 소자의 단위 셀에 적용될 수 있다.
다음으로, 상술한 엠아이엠 캐패시터를 갖는 반도체 소자의 형성 방법을 설명한다.
도 6 내지 도 10은 본 발명의 실시예에 따른 엠아이엠 캐패시터를 갖는 반도체 소자의 형성 방법을 설명하기 위하여 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 6을 참조하면, 기판(100) 상에 하부 층간 절연막(102)을 형성하고, 상기 하부 층간 절연막(102)을 관통하여 상기 기판(100)의 소정영역과 접속하는 콘택플러그들(104)을 형성한다. 상기 하부 층간 절연막(102)은 실리콘 산화막을 형성할 수 있고, 상기 콘택플러그(104)는 도전막인 도핑된 폴리실리콘 또는 텅스텐등으로 형성할 수 있다.
상기 기판(100) 전면에 상에 산소 베리어막(106) 및 제1 도전막(108)을 차례로 형성한다. 상기 산소 베리어막(106)은 내산화성이 우수한 도전 물질로 형성하는 것이 바람직하다. 예컨대, 상기 산소 베리어막(106)은 도전성 금속질화막인 티타늄질화막, 탄탈늄질화막 및 티타늄알루미늄질화막 중에 어느 하나, 또는 이들의 조합막으로 형성할 수 있다. 상기 제1 도전막(108)은 귀금속을 포함하는 도전 물질로 형성한다. 예컨대, 상기 제1 도전막(108)은 팔라디움막(Pd), 루세니움막(Ru), 플라티늄막(Pt), 이리디움막(Ir), 이리디움 산화막(IrO2) 및 루세니움 산화막(RuO2) 중의 어느 하나, 또는 이들의 조합막으로 형성할 수 있다.
도 7을 참조하면, 상기 제1 도전막(108) 및 상기 산소 베리어막(106)을 연속 적으로 패터닝하여 상기 콘택플러그(104) 상에 차례로 적층된 산소 베리어 패턴(106a) 및 평판 전극(108a)을 형성한다. 상기 패터닝 공정은 포토리소그라피 공정 및 플라즈마 이방성 식각 공정을 포함한다. 상기 플라즈마 이방성 식각 공정은 식각 가스들을 플라즈마화하여 상기 제1 도전막(108)을 식각하는 공정이다. 전술한 바와 같이, 상기 산소 베리어 패턴(106a)은 상기 콘택플러그(104)가 산화되는 것을 방지하는 역할을 수행한다. 상기 평판 전극(108a)의 하부면이 이리디움산화막 또는 루세니움산화막등과 같은 귀금속산화막으로 형성할 경우에, 상기 산소 베리어막(106)을 형성하는 단계는 생략될 수 있다.
상기 평판 전극(108a)을 갖는 기판(100) 전면에 몰드층(113)을 형성한다. 적어도 상기 몰드층(113)의 윗부분은 성장 촉진 절연막(112)으로 형성되는 것이 바람직하다. 예컨대, 상기 몰드층(113)은 차례로 적층된 중간 층간 절연막(110) 및 성장 촉진 절연막(112)을 포함하도록 형성할 수 있다. 상기 중간 층간 절연막(110)은 절연막인 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막등의 단일막 또는 복합막으로 형성할 수 있다.
도 8을 참조하면, 상기 몰드층(113)을 패터닝하여 상기 평판 전극(108a)을 노출시키는 개구부(114)를 형성한다. 이어서, 상기 개구부(114)를 갖는 기판(100) 전면에 제2 도전막(116)을 콘포말하게 형성한다. 상기 제2 도전막(116)은 상기 몰드층(113)의 상부면, 상기 개구부(114)의 내측벽 및 바닥면을 따라 콘포말하게 형성된다. 상기 제2 도전막(116)은 귀금속을 포함하는 도전물질로 형성한다. 예컨대, 상기 제2 도전막(116)은 팔라디움막(Pd), 루세니움막(Ru), 플라티늄막(Pt), 이리디 움막(Ir), 이리디움 산화막(IrO2) 및 루세니움 산화막(RuO2) 중의 어느 하나, 또는 이들의 조합막으로 형성할 수 있다.
도 9를 참조하면, 상기 제2 도전막(116)을 플라즈마 전면 이방성 식각을 수행하여 상기 개구부(114)의 내측벽에 스페이서 형태의 측벽 전극(116a)을 형성한다. 이때, 상기 몰드층(113)의 상부면 위에 형성된 상기 제2 도전막(116)은 모두 제거된다. 상기 평판 전극(108a) 및 측벽 전극(116a)은 캐패시터의 하부 전극(117)을 형성한다.
상기 하부 전극(117)은 플라즈마 식각 공정들에 의하여 형성된다. 즉, 상기 평판 전극(108a)은 포토리소그라피 공정 및 플라즈마 이방성 식각 공정을 포함하는 패터닝 공정에 의하여 형성되고, 상기 측벽 전극(116a)은 플라즈마 전면 이방성 식각 공정을 수행하여 형성된다. 귀금속을 포함하는 도전 물질은 상기 플라즈마 식각 공정들에 의하여 매우 용이하게 식각된다. 이에 따라, 상기 하부 전극(117)을 형성하는 공정은 종래의 화학적기계적 연마 공정을 전혀 요구하지 않는다. 그 결과, 종래의 화학적기계적 연마 공정에 의한 하부 전극의 패턴 불량 또는/및 하부 전극들간의 브릿지를 방지할 수 있다. 즉, 엠아이엠 캐패시터를 갖는 반도체 소자의 불량을 방지하여 생산성을 향상시킬 수 있다.
상기 하부 전극(117)을 갖는 기판(100) 전면에 콘포말한 유전막(118)을 형성하고, 상기 유전막(118) 상에 제3 도전막(120)을 형성한다. 상기 유전막(118)은 실리콘질화막에 비하여 높은 유전상수를 갖는 고유전막, 예컨대, 하프늄산화막과 같은 금속산화막으로 형성할 수 있다. 이와는 달리, 상기 유전막(118)은 강유전체막 인 PZT, SBT 또는 BLT등으로 이루어진 단일막 또는 복합막으로 형성할 수 있다. 상기 유전막(118)은 증착한 후에, 상기 유전막(118)의 특성을 향상시키기 위한 산소분위기의 어닐링 공정을 수행할 수 있다.
상기 제3 도전막(120)은 귀금속을 포함하는 도전물질로 형성하는 것이 바람직하다. 예컨대, 상기 제3 도전막(120)을 팔라디움막(Pd), 루세니움막(Ru), 플라티늄막(Pt), 이리디움막(Ir), 이리디움 산화막(IrO2) 및 루세니움 산화막(RuO2) 중의 어느 하나, 또는 이들의 조합막으로 형성할 수 있다.
상기 성장 촉진 절연막(112)은 상기 유전막(118)의 성장을 촉진하는 절연막으로 형성한다. 또한, 상기 성장 촉진 절연막(112)은 상기 유전막(118)과 반응하지 않는 절연막으로 형성하는 것이 바람직하다. 예컨대, 상기 성장 촉진 절연막(112)은 알루미늄산화막 또는 티타늄산화막으로 형성할 수 있다.
도 10을 참조하면, 상기 제3 도전막(120) 및 상기 유전막(118)을 연속적으로 패터닝하여 상기 하부 전극(117)의 바닥면 및 내측벽을 차례로 덮는 유전 패턴(118a) 및 상부 전극(120a)을 형성한다. 상기 상부 전극(120a)은 도 3에 도시된 바와 같이, 평면적으로 섬형태를 갖도록 형성할 수 있다.
이와는 달리, 상기 제3 도전막(120)을 패터닝하는 공정에 있어서, 상기 제3 도전막(120)을 도 5에 도시된 라인 형태의 상부 전극(120a')으로 형성하여 도 5에 도시된 반도체 소자를 구현할 수 있다. 도 5에 도시된 반도체 소자의 상부 전극(120a') 형성 공정 이전의 공정들은 도 6 내지 도 9를 참조하여 설명한 방법들과 동일하게 수행할 수 있다.
계속해서, 도 10을 참조하면, 상기 상부 전극(120a)을 포함한 기판(100) 전면 상에 수소 확산 방지막(122)을 형성할 수 있다. 상기 수소 확산 방지막(122)은 후속 공정에 의한 수소가 상기 유전 패턴(118a)으로 침투하는 것을 방지할 수 있는 절연막으로 형성한다. 예컨대, 상기 수소 확산 방지막(122)은 알루미늄산화막, 티타늄산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성할 수 있다. 상기 수소 확산 방지막(122)은 도 5의 상부 전극(120a')을 갖는 기판(100) 전면에도 형성할 수 있다.
상기 기판(100) 전면에 상부 층간 절연막(124)을 형성한다. 상기 상부 층간 절연막(124)은 실리콘 산화막으로 형성할 수 있다. 상기 상부 전극(120a)이 상기 개구부(114)내에 콘포말하게 형성될 경우, 상기 상부 층간 절연막(124)이 상기 개구부(114)를 채울 수 있다. 이와는 달리, 상기 상부 전극(120a)이 상기 개구부(114)를 채우도록 형성될 수 있다.
상기 상부 층간 절연막(124) 및 수소 확산 방지막(122)을 연속적으로 패터닝하여 상기 상부 전극(120a)을 노출시키는 플레이트 콘택홀(126)을 형성한다. 상기 상부 전극(120a)의 노출된 부분은 상기 몰드층(113)의 상부면 위에 배치되는 것이 바람직하다. 이에 따라, 상기 플레이트 콘택홀(126)의 깊이가 얕아짐으로 상기 플레이트 콘택홀(126)을 보다 용이하게 형성할 수 있다.
상기 플레이트 콘택홀(126)을 채우는 플레이트 콘택플러그(128)을 형성한다. 이어서, 상기 상부 층간 절연막(124) 상에 도 3 및 도 4에 도시된 플레이트 라인(130)을 형성한다. 상기 플레이트 콘택플러그(128)는 상기 플레이트 라인(130)의 상기 플레이트 콘택홀(126)을 채우는 연장된 부분으로 형성될 수도 있다.
상술한 바와 같이, 본 발명에 따르면, 엠아이엠 캐패시터의 하부 전극은 평판 전극 및 스페이서 형태의 측벽 전극을 포함한다. 상기 평판 전극은 플라즈마 이방성 식각 공정을 포함하는 패터닝 공정으로 형성하고, 상기 측벽 전극은 플라즈마 전면 이방성 식각 공정으로 형성한다. 이에 따라, 상기 하부 전극을 형성하는 공정은 종래의 화학적기계적 연마 공정을 전혀 요구하지 않는다. 그 결과, 종래의 화학적기계적 연마 공정에 의한 하부 전극의 패턴 불량 또는/및 하부 전극들간의 브릿지를 방지할 수 있다. 따라서, 반도체 소자의 생산성을 크게 향상시킬 수 있다.
Claims (14)
- 기판 상에 배치된 평판 전극;상기 기판을 덮되, 상기 평판 전극을 노출시키는 개구부를 갖는 몰드층;상기 개구부의 내측벽에 스페이서 형태로 배치되고, 상기 평판 전극과 전기적으로 접속하는 측벽 전극; 및상기 개구부내의 평판 전극 및 측벽 전극을 덮는 유전 패턴 및 상부 전극을 포함하되, 상기 평판 전극 및 측벽 전극은 하부 전극을 구성하고, 상기 유전 패턴은 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막 및 강유전체막 중에서 선택된 적어도 하나로 형성되고, 적어도 상기 몰드층의 윗부분(upper portion)은 성장 촉진 절연층으로 이루어지고, 상기 성장 촉진 절연층은 상기 유전 패턴의 성장을 촉진시키는 절연층인 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자.
- 제 1 항에 있어서,상기 상부 전극 및 유전 패턴을 덮는 수소 확산 방지막을 더 포함하되, 상기 수소 확산 방지막은 절연막인 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 성장 촉진 절연층은 알루미늄 산화막 및 티타늄 산화막 중에 선택된 적어도 하나를 포함하는 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 기판과 상기 몰드층 사이에 개재된 하부 층간 절연막;상기 하부 층간 절연막을 관통하여 상기 기판과 접속하는 콘택플러그; 및상기 콘택플러그와 상기 평판 전극 사이에 개재된 산소 베리어 패턴을 더 포함하되, 상기 산소 베리어 패턴은 도전물질로 이루어진 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자.
- 제 2 항에 있어서,상기 수소 확산 방지막은 알루미늄산화막, 티타늄산화막, 실리콘질화막 및 실리콘질화산화막 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 상부 전극은 평면적으로 라인 형태인 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 상부 전극은 평면적으로 섬형태이되,상기 상부 전극을 포함한 기판 전면을 덮되, 상기 상부 전극을 노출시키는 플레이트 콘택홀을 갖는 상부 층간 절연막; 및상기 상부 층간 절연막 상에 배치되되, 상기 플레이트 콘택홀을 경유하여 상기 상부 전극과 접속된 플레이트 라인을 더 포함하는 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자.
- 기판 상에 형성된 제1 도전막에 플라즈마 이방성 식각을 포함하는 패터닝 공정을 수행하여 평판 전극을 형성하는 단계;상기 기판 전면을 덮되, 상기 평판 전극을 노출시키는 개구부를 갖는 몰드층을 형성하는 단계;상기 개구부를 갖는 기판 전면에 제2 도전막을 콘포말하게 형성하는 단계;상기 제2 도전막에 플라즈마 전면 이방성 식각을 수행하여 상기 개구부의 내측벽에 스페이서 형태의 측벽 전극을 형성하는 단계;상기 개구부내의 평판 전극 및 측벽 전극을 덮는 유전막 및 제3 도전막을 차례로 형성하는 단계; 및상기 제3 도전막 및 유전막을 연속적으로 패터닝하여 차례로 적층된 유전 패턴 및 상부 전극을 형성하는 단계를 포함하되, 상기 평판 전극 및 측벽 전극은 하부 전극을 구성하고, 상기 유전막은 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막 및 강유전체막 중에서 선택된 적어도 하나로 형성하고, 적어도 상기 몰드층의 윗부분(upper portion)은 성장 촉진 절연층으로 형성하고, 상기 성장 촉진 절연층은 상기 유전막의 성장을 촉진시키는 절연층으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자의 형성 방법.
- 제 8 항에 있어서,상기 상부 전극을 형성한 후에,상기 상부 전극 및 유전 패턴을 덮는 수소 확산 방지막을 형성하는 단계를 더 포함하되, 상기 수소 확산 방지막은 절연막으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자의 형성 방법.
- 제 8 항 또는 제 9 항에 있어서,상기 성장 촉진 절연층은 알루미늄 산화막 및 티타늄산화막 중에 선택된 적어도 하나를 포함하도록 형성하는 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자의 형성 방법.
- 제 8 항 또는 제 9 항에 있어서,상기 제1 도전막을 형성하기 전에,상기 기판 상에 하부 층간 절연막을 형성하는 단계;상기 하부 층간 절연막을 관통하여 상기 기판과 접속되는 콘택플러그를 형성하는 단계; 및상기 콘택플러그를 덮는 도전물질의 산소 베리어막을 형성하는 단계를 더 포함하되,상기 평판 전극을 형성하는 단계는 상기 제1 도전막 및 상기 산소 베리어막을 상기 플라즈마 이방성 식각을 이용하여 연속적으로 패터닝하여 상기 콘택플러그 상에 차례로 적층된 산소 베리어 패턴 및 상기 평판 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자의 형성 방법.
- 제 9 항에 있어서,상기 수소 확산 방지막은 알루미늄산화막, 티타늄산화막, 실리콘질화막 및 실리콘질화산화막 중에서 선택된 적어도 하나를 포함하도록 형성하는 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자의 형성 방법.
- 제 8 항 또는 제 9 항에 있어서,상기 상부 전극은 평면적으로 라인 형태로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자의 형성 방법.
- 제 8 항 또는 제 9 항에 있어서,상기 상부 전극은 평면적으로 섬형태로 형성하되,상기 상부 전극을 형성한 후에,상기 상부 전극을 포함한 기판 전면을 덮는 상부 층간 절연막을 형성하는 단계;상기 상부 층간 절연막을 패터닝하여 상기 상부 전극을 노출시키는 플레이트 콘택홀을 형성하는 단계; 및상기 상부 층간 절연막 상에 상기 플레이트 콘택홀을 경유하여 상기 상부 전극과 접속된 플레이트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 엠아이엠 캐패시터를 갖는 반도체 소자의 형성 방법.
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