TW441064B - Device comprising thermally stable, low dielectric constant meterial - Google Patents

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Description

經濟部智慧財產局員Η消費合作社印製 h 4 4 1 ο ο 4 Α7 ____I_Β7________ 五、發明說明（1 ) 交互參考之相關申請 本申請案優先於1999年1月26日提出申請之臨 時申請案60/117 242。 發明背脣 發明領域 本發明與使用低介電常數（κ)材料製造元件有關，特 別是極大尺寸的積體電路（UL S I )元件。 相關技術描沭 對半導體元件而言，大約每隔3年封裝密度就會增加 4倍’最小電路尺寸會縮小7 0%。此等封裝密度及電路 尺寸的設計尺度，需要增加金屬連接層的數量，且金屬間 距（即線寬及毗鄰之金屬線間的距離）也會縮小。不過， 縮緊金屬間距的設計尺度會使線電阻及金屬線間的_電容增 加。特別是，電容耦合大部分是發現於後端（back-end)結 構，即同層的金屬相互連接之間，以及不同層間的金屬相 互連接。電阻-電容（R C )耦合的增加，會使傳播延遲 '串擾雜訊及功率消耗產生不欲見的增加。此外，此電容 甚至是個問題，因爲基於可靠度的考量，金屬的高度通常 無法隨著寬度等比縮小。 這些問題的結果是，低介電常數（即低κ )的材料紛紛 出籠，且設計用於後端多層相互連接的結構，以降低此種 層間及層內的電容。例如見MRS Symposium Proceedings on 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公复） (請先閱讀背面之注意事項再填寫本頁)
_ n n n n n J— el I n n I l_ I n I -4 - 441 〇64 A7 B7 五、發明說明（2 ) (請先閱讀背面之注意事項再填寫本頁) _X〇w Dielectric constant Materials. V 〇 1 s 1 381 ’443 ’476，511 >1995-1998; MRS Bulletm on Low Dielectric Constant Materials, V〇l . 22 ( 1 9 9 7 ) ； P. Singer, "Low κ dielectrics:the search continues," Semiconductor Internanonai , 8 8 (May ]996): L. Peters, <lPursuing the perfect Low-κ dielectric," Semiconductor International，6 4 ( September 1 9 9 8 ) 。這些用於後端的低κ材料在降低不欲見之電容上很有幫助 ’但仍需要不斷地改良材料及技術以增進不斷縮小之元件 的特性。 發明槪沭
經濟部智慧財產局員工消費合作杜印M 曾發現，除了後端結構會產生電容耦合外 > 在半導體 兀件的前端（front-end)結構中也有實質的電容耦合。經 由使用能承受前端製造之較嚴苛要求的低κ材料，元件性能 可以獲致重大提升。（前端結構，如所知的習知技術，其 結構是從且包括基材一直到第一金屬相互連接層（metal 一 1 )的結構；背端結構是包括第一金屬相互連接層及以上 的結構）。 根據本發明的典型半導體元件，如圖1所示，包括基 材1 2、基材中的隔離結構（例如淺溝隔離1 〇 )、主動 元件結構（例如電晶體結構1 4、1 6、1 8、1 9、 20)、主動元件結構上方的介電層26、以及介電層上 方的金屬相互連接層2 8 (meial - 1層）。隔離結構1 0 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 44]064 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（3 ) 及介電層2 6至少其中之一-在前端結構中它們的成分是 介電材料-之材料所顯現的介電常數要低於3 · 5。此較 低的介電常數可降低前端的電容耦合因而增進了整個元件 的性能。 不過，不可能單純地使用設計後端結構所使用的低κ材 料。適合積體入前端結構的低κ材料必須符合不同的物理及 化學要求。特別是，前端低κ材料在熱穗定方面的要求非常 高，典型上至少要到7 0 〇 °C，甚至高到1 〇 〇 〇 t。對 照來說，典型的後端低κ材料如有機或無機聚合物，一般來 說僅能忍受較低的溫度’例如到4 2 5 t，無法承受前端 處理的溫度。因此，在本發明的實施例中，在半導體元件 的前端結構中使用熱穩定性高的多孔1它的介電 吊數低於3 -5-一1一抵於3 . 0更佳®二氧化砂所顯現的熱 穩定性至少到達7 0 0 °C ’視需要至少達1 〇 〇 〇 t。（ 熱穩疋性的指標是在指疋之溫度時的重量損失不超過5 % )° 圖式簡述 圖1說明典型Μ 0 S F E ***件的結構。 圖2說明如圖1所示之Μ 〇 s F Ε Τ結構所顯現的電 容耦合。 圖3說明用於模擬實驗包括各種介電常數値的元件結 構。 圖4 5兌明在則端結構中低κ材料的效果。 本紙張尺度通用中國國家標準（CNS)A4規格（210 X 297公釐） <請先閱讀背面之注意ί項再填寫本頁> 訂---------# -6- 4 41 06 4 經濟部智慧財產局員工消費合作社印製
Α7 Β7 五、發明說明（4) 元件符號對照表 隔離結構 矽基材 閘導體 閘介電層 聞接面 輕度摻雜區 重度摻雜區 絕緣隔離物 介電層 金屬相互連接層 本發明詳細描沭 本發明提供一種元件，包括一基材（通常爲砂、砷化 鎵或絕緣體上的砂）’基赵JMJIA結構（例如淺溝隔離 ) >主動元件結構（例如電晶毒），主動元件結構χ 方的介電層―，以及介電層上方的金屬相互連接層（Metel — 1層）。隔離結構及介電層至少其中之—所包含之材料 顯現的介雷常數低於3 . 5，低於3 . 0更佳= 共同的较半導體兀件基本結構一·金屬-氧化物-ϊ夕±昜 效電晶體（Μ 0 S F Ε 丁）一顯示於圖1 。隔離結構ι〇 提供元件間的隔離。此隔離結構1 0典型上是在砂基材 1 2內製作溝圖案，並在溝內塡充隔離材料，如二氧化石夕 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) I I I I 1 1 經濟部智慧財產局員工消費合作社印製 4 4j 〇6 4 A7 ___ B7___ 五、發明說明（5 ) (即所熟知的淺溝隔離）。其它的處理包括將砂1 2表面 上要成形MO S F ET元件位置處的隔離材料去除。具有 此種隔離能力的結構種類很多，在次微米（< 〇 . 3 5微 米）元件的深層中，以淺溝隔離最常使用。 主動元件結構（即組件中呈現所要的電氣活性）一在 本例中爲電晶體一包含一複砂晶構成的閘導體1 4、閘介 電層1 6 、以及閘接面1 8 =如所熟知的技術，成形接面 1 8的方法一般是在矽中摻雜η -型（例如憐）或p 一型 (例如硼）雜質，並以高溫（> 9 0 0。(：）退火以活化它 。爲增進元件的性能與可靠度，接面一般由兩個區域構成 :在電晶體通道旁邊之閘介電層下方的輕摻雜區1 9 ，以 及一重摻雜區2 0 。產生此兩區域最常用的方法是使用一 絕緣隔離物2 2 °特別是在定義過閘後執行輕劑量（例如 1 0 1 3 — 1 〇 1 4 ¢: m _ 2 )的離子植入。接著沈積成形隔 離物2 2 >並接著蝕刻絕緣材料。接著進行較重劑量（ > 1 0 1 5 c m — 2 )的離子植入，在第二次植輸入時以隔離 物2 2保護輕摻雜區。 爲使金屬接線與元件隔離，要在主動元件上沈積一層 隔離材料2 6 ，此層2 6 —般稱爲cH electric - 1 ( D - 1 )°爲將主動元件與外部的供應電壓及信號連接，要在 dielectric — 1層2 6上製作接觸孔的圖案，並在接觸孔中 配置金屬接線2 4與金屬相互連接層2 8接觸。典型上， 會使用到多層的金屬相互連接，例如5 一 7層 > 每一層間 有隔離材料。從基材1 2往上到第一金屬相互連接層2 8 本紙張尺度國家標準（CNS)A4規格（2K) X 297公釐) ' ' 一 (請先閱讀背面之注意事項再填寫本頁) • I - I 1^1 t—-丨，1 n ( n n 1 XB 言 ίν 經濟部智慧財產局員工消費合作社印製 p 1 A7 ___B7_________ 五、發明說明（6 ) 的結構稱爲前端結構。 圖2說明存在於圖1所示M0 s F E T元件之前端結 構中不同類型的電容耦合。這些耦合包括·· （ A )第一金 屬接線（Metel - 1 )到矽基材’ （B ) Metel — 1到接面， (C ) Metel — 1到閘，（D )閘到矽基材’以及（E )閘 到毗鄰接面。介電層2 6使用有兹1_地降袁隔 離結構1 0及隔離物2 2的這些锅合。特別是’在耦合（ A )的情況，其耦合是受介電層2 6 ( D - 1 )及隔離結 構1 0的影響^就耦合（B)及（C)而言’僅是D-1 的效果。就電容耦合（D )而言，僅是隔離結構1 〇的效 果。在耦合（E )的情況，隔離物2 2扮演重要角色。就 有效地操作U L S I元件而言’閘絕緣體1 6需要提供閘 與電晶體通道間很強的電容耦合°因此’低κ材料通常並不 適合做爲閘絕緣體 從下例可發現，在前端結構中’使用介電常數較低（κ < 3 , 5 )的材料，可降低這些耦合，例如隔離物2 2 ’ 介電層2 6 ’以及隔離結構1 〇。且’經由降低電容’整 個元件的性能獲得增進。事實上’在前端結構中使用低κ材 料，比在後端結構中使用此種低κ材料更能增進性能。 不過，如前所述，由於前端的製造要歷經較高溫度一 例如1 0 0 0 ——因此低介電常數材料的熱穩定性必須 高。曾經發現多孔無機材料很有用’因爲結合了空氣（〜 1 )的κ値及固相的高熱穩定性。低κ材料之熱穩定性（重 量損失< 5%)所要求的溫度’典型上在7 0 0到 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂-- 441 06 4 A7 B7 五、發明說明（7 ) 1 0 0 0 t:，視特定的區域而定。例如，介電層（D 一 1 )典型上經歷的溫度到達7 〇 〇 t：，隔離物高達8 t ’隔離結構更高達1 0 0 0乞。在這些處理過程期間，多 孔性及四周的結構最好能保持近乎不變，不會有實質上的 孔崩潰或孔生成。適用的材料包括陶瓷，如二氧化矽及礬 土。其它的材料，如多孔的類鑽石碳（DLC)及某些熱 硬化的聚合物都可考慮 平均的孔徑通常遠小於微電子的特徵尺寸。爲具有低1C 値同時又具有足夠的機械強度，典型上多孔性的範圍是體 積的1 0到90%，以1 〇 - 60%爲佳。介電常數以低 於3 . 5爲佳，低於3 · 0更佳。孔的尺寸以小於2 5奈 米爲佳，小於1 5奈米更佳。此外，孔徑分布的範圍要窄 ，俾使大孔徑不超過2 5奈米。 多孔二氧化矽適用的理由有數項。特別是，二氧化矽 是最常使用的介電材料 > 且多孔二氧化矽製造技術所使用 的前質與習知沈積二氧化矽所用的相同，例如旋附玻璃（ S 0 G )及化學氣相沈積（c V D )。多孔二氧化矽一般 分類成氣凝膠（極度乾燥，含> 7 5 %的孔）或乾凝膠（ 以溶劑蒸發乾燥，含< 7 5 %的孔）。本文將這兩種類型 的多孔二氧化砂稱爲奈多孔（nanoporous)二氧化砍（ N P S ) 。N P S除了顯現低κ外，還可發現它的熱穩定性 到達1 0 0 0 °C。N P S也提供小孔尺寸（小於微電子特 徵的尺寸），可以使用與習知S 0 G法相同的工具沈積， 且藉改變多孔性可以在很寬的範圍調整介電常數。 本紙張尺度適用中國國家標準（CNSM4規格（MO Χ Μ7公釐） (請先閱讀背面之注意事項再填寫本頁)
f— n It ^1· n· In I 經濟部智慧財產局員工消費合作社印製 -10- '441064 A7 _________B7________ 五、發明說明（8 ) (請先閱讀背面之注意事項再填寫本頁) 可以使用任何適用的技術成形N P S低κ材料。典型上 1使用溶液狀的溶膠凝膠或膠狀的溶膠凝膠技術製造，例 如旋附塗布法。典型上’溶液狀的溶膠凝膠技術包括例如 前質使用烷氧基矽院（a 1 k ο X y s 11 a η e s )，特別是四乙氧基矽 (tetraethoxy silane, TE0S) ’及烷基烷氧基矽烷（ alkylalkoxysilanes) ’特別是甲取三乙氧基矽（ methyltriethoxysilane，MTE0S)。例如見t. Ramos等人，”
Nanoporous silica for low κ dielectric," MRS Svmp
Proceedings on Low Dielectric Constant Materials. Vol . 443 ’9.1 (1997)。多孔性的是因 在 乾燥前先膠化（即，交鏈以產生連續的固化網絡散布在整 個液體中），俾能去除水份留下塡充空氣的孔。前質沈積 後發生凝膠作用，是因爲沈積前前質內的改變（溫度、 P Η、催化劑等），是因爲沈積後添加催化劑或是沈積後 蒸發的結果。化學品及處理所要考慮的包括前質的化學性 質、溶劑蒸發的控制、老化到膜的最大強度、以及防止乾 燥期間的皺縮。 經濟部智慧財產局員工消費合作社印製 各種膠狀的溶膠凝膠都可使用。其中之一是使用膠狀 二氧化较與砂酸鉀。例如見E. D . B i r d s e 11及R . A . G e r h a r d t, “Porous siljca:a potential material for low- dielectric constant applications,"MRS Symp. Proceedings on Low Dielectric Constant Materials. Vol, 511，111( 1 9 9 8 ) °前質可與膠化劑化合，如formamide，且是在 室溫下混合。沈積後，例如以旋附塗布，典型上是在一般 本紙張尺度過用中國國家標準（CNS)A4規格（21〇x 297公釐） -11 - η 6 經濟部智慧財產局員Η消費合作社印製 Α7 Β7 五、發明說明（9 ) 大氣環境中使膜膠化’以去離子水濾取出殘餘的鹼性離子 ’以空氣乾燥並接著烘烤。重要的處理參數包括旋附速率 、前質的混合時間，凝膠作用的時間，以及凝膠成分（膠 狀二氧化矽與矽酸鉀的比例）。 其它製造多孔材料的習知技術都適用。 典型上’氣體凝膠是使用諸如溶膠凝膠技術製造，但 牽涉到溶劑塡充凝膠的配方，它使用特殊的條件乾燥以保 持固態網絡。準備高多孔性氣體凝膠膜是習知技術，例如 L-. W. Hrubesh and J. F. Poco, “Processing and chaiactenzanon of high porosity aerogel film,11 MRS Symp. ώg_s__o_n__Low Dielectric Constant Materials, Vo 1. 371 ’ 195 (1995)。氣體凝膠通常具有極高的 多孔性，不過’也有可能會使強度降低。 溶膠凝膠法很容易將多孔材料，諸如NPS (乾凝膠 及/或氣體凝膠）沈積到半導體元件的前端結構中。典型 的前端結構製造法（從矽基材到Metel- 1 )大約需要 2 5 0個步驟，是習知技術。視需要可採用以下包括沈積 低κ前端材料的步驟t淺隔離溝可以使用旋附二氧化矽溶膠 塡充。凝膠作用後，典型上使用CMP (化學-機械拋光 )拋磨溝材料直到出現基材表面。之後一連串的步驟包括 光學製版、離子植入及定義閘、旋附二氧化矽溶膠並使該 材料膠化以形成隔離物的介電質，接著以各向異性蝕刻。 再次’在硬化以及一連串以旋附二氧化矽溶膠沈積接面結 構 '介電質一 1的步驟之後，接著膠化及C Μ P，以整平 本紙張尺度過用中國國家標準（CNS)A4規格⑽χ 297公笼） {鲭先閱讀背面之注意事項再填寫本頁} • n n n n ^δ、t 1· I an -12- A7 B7 五、發明說明（1〇) 介電質- 1。接下來的步驟是在介電質一 1上成形窗口以 及形成m e t e 1 - 1。 也可以使用其它習知技術成形及沈積符合本發明要求 之熱、機械、及介電的隔離材料。 從以下的實例將可進一步明瞭本發明。 實例 爲顯示圖2中所出現之各電容源對整個元件性能的影 響，使用不同的介電結構，使用ADVICE™的TCAD 模擬器進行電路模擬。該電路是除3計數器，是標準 A S I C的基準測試電路，且計數器的最大觸發頻率是剛 好功能失效之前所記錄的頻率。電路所採用的設計尺度是 根據0 . 2 5微米C Μ 0 S的設計尺度，且poly — 1 (閘導 體）、me tel— 1及mete] — 2之配置的設計尺度與電路（複 一格）加權尺度C weighted rule )列於表I 。模擬中使用加 權電路尺度擷取電容。 (請先閱讀背面之注意事項再填寫本頁) 訂---------产 經濟部智慧財產局員工消費合作社印製 本纸張尺度通用中國國家標準（CNS)A4規格（210x 297公釐） -13- 經濟部智慧財產局員Η消費合作社印製 4 41 06 4 Α7 Β7 五、發明說明（11) 表I 0 · 25微米設計尺度與電路平 均尺度之複-格除3計數器配置及電路 模擬 設計尺度 複-格平均 層 線/間隔 線/間隔 P1 0.25μιη/0.36μιη 0.25μιη/0.50μιτι Ml 0.40μιιι/0,40μπι 0.40μιη/0.50μιη M2 0.40pm/0.40pm 0.40μΓπ/0.60μιη 在電路模擬中，除了各介電層的電容値外，所有·的元 件參數（例如電晶體、接面）都保持固定。使用圖3所$ 的兀件結構進丫了電容擺取。結構內包含基材（S B丨、聞 接面（DF)、閘導體（PL)、介電層1 、2及3 (分 別爲D1 、D2、D3)，以及金屬相互連接層2及2 ( 分別爲Μ 1及Μ 2 )。元件內的厚度如下： 隔離結構的高度__ 〇 · 3微米： 閘導體（PL)的高度·· 0 2微米； 介電層—1 (D1)的高度：1 . 〇微米； 介電層一 2 ( D 2 )的高度·· 1 · 3微米； 介電層一 3 (D3)的高度：1 . 6微米： metel - 1 (Ml )的咼度：0 · 5微米；以及 metel— 2 ( Μ 2 )的高度：〇 . 8 微米。 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） ----------- --------訂-丨 H n ^^1 —^i t (請先閱讀背面之注意事項再填寫本頁) ' 14 - 441064 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（12) 在電路中使用3種介電結構。從D ^及以上是D4 4 及D 2 2兩種介電系統’其中介電材料的介電常數分別爲 4 · 0及2 . 〇。從D2及以上是D42 ,使用介電常數 爲2的介電系統。 k电路模擬中所擷取的電容値表列於表π ，並說明於 圖4 ^表life供由於在模擬電路中—次加輸入—種電容參 數之低κ材料致使電谷朋潰。表中列舉層間一電容（金屬層 間-以電容/面積爲單位）及層內—電容（金屬線間一以 電谷/7長度爲單位）。從電路中具有d 4 4之介電系統開 始模擬’移向具有D 4 2介電系統的電路，並在具有 D 2 2介電系統的電路結束。對每_次模擬，得到除3計 數器的最大觸發頻率（ί m a χ ) ’並做爲電路性能的量測 0 如圖4所示，使用低Κ材料，從D 4 4到D 4 2到 D2 2 1最大觸發頻率的增加從ί . 34gHz到 1 . 44GHz到1 ‘ 50GHz »從模擬中可明顯看出 ，經由降低前端電容（即在D 1及以下的低κ材料）相對於 背端電容（即在D 2及以上的低κ材料），對增進電路性能 的效果更佳。特別是，實例證實降低圖2中所示之電容耦 合所要的效果：電容A ( m e t e丨—1到基材—c Μ 1 S Β ) 、Β (metel— 1到接面或CM1DF)及C 1到閘導體或 M1PL) ’以及寄生電容D (聞導體到基材或CPLSB)。 國國家標準（CNS)A4規格（210 X 297公釐） n ϋ ^ ii n I» ! i n ^ n n K -i-rnJI n I 1. - tx I · (請先閱讀背面之注意事項再填寫本頁) _ - -15- • 4 41 0 6 4 A7 _________B7 五、發明說明（13)
表E 經濟部智慧財產局員工消費合作社印製 D=44 CPLSB CM1SB CM1DF CM1PL CM2SB CM2DF CM2PL CM2M1 (fm〇) 層間 29.36 5.93 7.59 9.38 3.35 3.78 4.10 10.23 1.34 層內 2.99 6.73 6.53 6.33 8.01 7.95 7.90 7.18 — _· __ — 5.10 1.34 — -- - - — - - 3.59 — 一 — __ _· 2.05 5.10 1.34 — 一 - - - 3.95 3.59 — __ 1.88 2.05 5.10 1.34 -- 一 - - -- 3.97 3.95 3.59 — · __ 1.68 1.88 2.05 5.10 ].35 - -- -- - 4.00 3.97 3.95 3.59 — 9.13 1.68 1.88 2.05 5.10 1.37 - — 3.57 4.00 3.97 3.95 3.59 — 7,43 9.13 1.68 1.88 2.05 5.10 1.39 -- — 3.76 3.57 4.00 3.97 3.95 3.59 D=42 CPLSB CM1SB CM1DF CM1PL CM2SB CM2DF CM2PL CM2M1 層間 29.36 5.80 7.43 9.13 1.68 1.88 2.05 5.10 1.44 層內 2.99 3.96 3.76 3.57 4.00 3.97 3.95 3.59 — __ __ 4.67 1.68 1.88 2.05 5.)0 1.45 - - 3.16 4.00 3.97 3.95 3.59 3.80 4.67 1.68 1.88 2.05 5.10 1.46 - - 3.26 3.16 4.00 3.97 3.95 3.59 — 2.95 3.80 4.67 1.68 1.88 2.05 5.10 1.48 - 3.37 3.26 3.16 4.00 3.97 3.95 3.59 D^22 CPLSB CM] SB CM1DF CM1PL CM2SB CM2DF CM2PL CM2M1 (finnx) 僧間 27.32 2.95 3.80 4.67 1.68 1.88 2.05 5.10 1.5 層內 1.50 3.37 3.26 3.16 4.00 3.97 3.95 3.59 電容單位： 層間= =E — 17 (f / μηΐ 2 ' )，層 內（線間） =E - 1 7 ( f / u m ) ------------ ^ --------訂·--------^V ^ {請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標革（CNS)A4規格（210x 297公釐） -16- 4 l 0 6 4 A7 _B7___五、發明說明（14)熟悉此方面技術之人士可以從說明書及本文中所揭示 的實例，明瞭本發明的其它實施例。 (請先閱讀背面之注意事項再填窵本頁) 1!1111 %,- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（2〗C X 297公釐） -17-

Claims (1)

  1. 6 〇 年 ,.u_-V5 S 9 經濟部智慧財產局員工消費合作杜印製 六、申請專利範圍 雨:件第8 8 1 1 9 5 8 6號專利申請案 中文申請專利範圍修正本 民國90年3月修正 1 · 一種包含熱穩定、低介電常數材料的元件，該元 件包括： 基材； 在基材中的隔離結構： 主動元件結構； 在主動元件結構上方的介電層；以及 在介電層上方的金屬相互連接層； 其中，隔離結構及介電層至少其中之〜是由介電常數 低於3 . 5的材料所構成。 2 .如申請專利範圍第1項的元件，其中的基材是選 用自矽、砷化鎵、絕緣體上的矽。 3 .如申請專利範圍第1項的元件，其中的主動元件 結構包括閘導體、閘介電層及閘接面。 4 ·如申請專利範圍第1項的元件，其中材料所顯現 的介電常數低於3 . 0。 5 .如申請專利範圍第1項的元件，其中顯現之介電 常數低於3 · 5的材料包括所顯現之多孔性在體積之1 0 到9 0 %的材料。 6 .如申請專利範圍第5項的元件，其中材料顯現的 多孔性爲體積之1 0到6 0 %。 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐） --；--! ------- ^------I i ---I--I * I {請先閲讀背面之注意事項再填寫本頁) 、 _ 4 41 06 4 A8 B8 C8 D8 六、申請專利範圍 7，如申請專利範圍第5項的元件，其中的材料選用 自陶瓷、熱硬化聚合物，以及碳等材料11 (請先肋讀背面之注意事項再填寫本頁) 8 .如申請專利範圍第7項的元件，其中的材料是二 氧化矽。 9 .如申請專利範圍第5項的兀件，其中材料所顯現 的平均孔徑尺寸小於2 5奈米。 1 〇 .如申請專利範圍第1項的元件，其中顯現介電 常數低於3 . 5的材料包括奈孔二氧化矽。 1 1 如申請專利範圍第1 〇項的元件，其中奈孔二 氧化矽顯現的多孔性爲體積的1 0到6 0 %。 1 2 .如申請專利範圍第1 〇項的元件，其中奈孔二 氧化矽顯現的平均孔徑尺寸小於2 5奈米。 i 3 _如申請專利範圍第1項的元件，其中的隔離結 構及介電層包括介電常數在3 5以下的材料。 1 4 .如申請專利範圍第2項的元件 > 其中的％件_ 一步包括基材上的-·或多個絕緣隔離物，該一或多個隔離 物包括之材料所顯現的介電常數低於3 . 5。 經濟部智慧財產局員Μ消費合作社印製 1 5 .如申請專利範圍第1 3項的元件，其中的元件 進一步包括基材上的一或多個絕緣隔離物，該一或多個隔 離物包括之材料所顯現的介電常數低於3 . 5。 1 6 · —種包含熱穩定、低介電常數材料的元件，該 元件包括： 基材： 在基材中的隔離結構； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -2- 4 6 ο 1 4 /、、申請專利範圍 主動元件結構，包括閘導體、閘介電層、閘接面； 毗鄰主動元件結構的--或多個絕緣隔離物； 在主動元件結構上方的介電層；以及 在介電層上方的金屬相互連接層； 其中，隔離結構、介電層以及一或多個絕緣隔離物至 少其中之一是由介電常數低於3 . 5的材料所構成。 1 7 ·如申請專利範圍第1 6項的元件，其中基材是 選用自矽、砷化鎵、絕緣體上的矽。 1 8 ·如申請專利範圍第1 6項的元件，其中介電材 料所顯現的介電常數低於3 . 0。 1 9 ·如申請專利範圍第1 6項的元件，其中介電材 料包括奈孔二氧化矽。 (猜先閱讀背面之注意事項再填寫本頁) ^--------訂---------線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -3-
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