TWI636576B - 嵌入式金屬－絕緣體－金屬（ｍｉｍ）電容器 - Google Patents

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Abstract

本發明提供一種製造包括電容器結構的半導體裝置的方法，包括步驟：在半導體基板上方形成包括第一介電層以及充當該電容器結構的下電極的第一導電層的第一金屬化層，在該第一金屬化層上形成充當該電容器結構的電容器絕緣體的阻擋層，在該阻擋層上形成金屬層，以及蝕刻該金屬層以形成該電容器結構的上電極。

Description

嵌入式金屬-絕緣體-金屬(MIM)電容器
本揭露通常涉及積體電路領域，尤其涉及金屬-絕緣體-金屬電容器。
積體電路通常包括大量電路元件，這些電路元件構成電路。除主動裝置例如場效應電晶體和/或雙極性電晶體以外，積體電路可包括被動裝置，例如電阻器、電感器和/或電容器。
隨著半導體裝置的整合密度增加，由獨立裝置佔據的面積持續縮小。儘管如此，但用以存儲資料的電容器(例如動態隨機存取記憶體(DRAM))需要有足夠的電容，而不論該電容器所佔據的面積降低。除原生電容器(其利用積體電路中金屬線之間的原生或“寄生”金屬間容量)以外，還有金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器。相應地，金屬-絕緣體-金屬(MIM)電容器被用於許多積體電路產品中，且在金屬-絕緣體-金屬(MIM)電容器中，下電極與上電極由金屬構成並被絕緣材料層隔離。金屬-絕緣體-金屬電容器可用於CMOS、BICMOS以及雙極性積體電路。金屬-絕緣體-金屬電容器的典型應用包 括例如類比-數位轉換器或數位-類比轉換器中的濾波及類比電容器，射頻振盪器、諧振電路以及匹配網路中的去耦電容器、射頻耦合及射頻旁路電容器。
另外，MIM電容器已被廣泛用於執行類比-數位轉換及數位-類比轉換的半導體裝置中。類比與數位信號之間的轉換要求用於此類轉換的電容器穩定，也就是電容器的電容在一範圍的應用電壓及溫度內必須較穩定。具有多晶矽電極的電容器的電容往往較不穩定，因為該電容器結構往往隨溫度及應用電壓變化而變化。因此，具有多晶矽電極的電容器通常不用於此類轉換應用。除其中裝備有連接積體電路的主動電路元件(例如電晶體)的電性導線的互連級以外，提供額外的互連級，金屬-絕緣體-金屬電容器可設於該額外的互連級中。
金屬-絕緣體-金屬電容器的關鍵屬性可包括在較寬電壓範圍內的較高線性、較低串聯電阻、較好匹配屬性、較小溫度係數、較低漏電流、較高擊穿電壓以及足夠的介電可靠性。
用以形成金屬-絕緣體-金屬電容器的技術可包括在半導體結構的平坦化表面上沉積金屬-絕緣體-金屬堆疊並圖案化該金屬-絕緣體-金屬堆疊。該金屬-絕緣體-金屬堆疊可包括底部電極層、介電層以及頂部電極層。可通過光微影製程來圖案化該金屬-絕緣體-金屬堆疊。不過，該金屬-絕緣體-金屬堆疊的光吸收和/或反射主要依賴於所使用的材料以及該金屬-絕緣體-金屬堆疊中的層的厚 度。因此，能夠穿過該金屬-絕緣體-金屬堆疊的光學對準的材料組合很有限。
在形成MIM電容器的上下金屬電極時，通常執行蝕刻製程來圖案化金屬層。不過，隨著半導體裝置的整合密度持續增加，蝕刻此類金屬層變得更加困難。尤其，可能難以蝕刻具有良好電遷移抗性(electromigration resistance)以及理想低電阻率的銅。因此，已提出通過鑲嵌(damascene)製程(也就是不涉及蝕刻金屬層的製程)來形成上下金屬電極的各種方法。銅鑲嵌製程通常包括在絕緣層中形成用於銅結構的溝槽，形成足夠量的銅來過填充該溝槽，以及自基板移除多餘的銅，從而在該溝槽中保留該銅結構。不過，用於形成基於銅的電容器及導線和通孔的鑲嵌製程耗時且昂貴，並包括許多步驟，所以在這些步驟中總是存在形成不良缺陷的可能。
此外，現有技術的電容器存在下列問題。垂直自然電容器以及指狀金屬-氧化物-金屬電容器因所用的超低k介電材料的低介電常數值而顯示不足的電容，原則上，無論如何，它們需要大面積來提供較大電容。另一方面，原則上，橫向電容器的電壓受所用的超低k介電材料的操作可靠性限制。此外，金屬化/導線層中的傳統MIM電容器需要複雜的整合方案。
因此，需要改進電容器結構以及形成製程以例如用於半導體裝置製造，該半導體裝置製造以與導電接觸形成處理結合為較佳。
本揭露提供改進的電容器結構及其製造製程，以妥善解決上述問題並克服或至少減輕所提到的現有技術的問題。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化的概念，作為後面所討論的更詳細說明的前序。
這裏所揭露的一種製造包括電容器結構的半導體裝置的示例方法包括步驟：在半導體基板上方形成包括第一介電層以及充當該電容器結構的下電極的第一導電層的第一金屬化層；在該第一金屬化層上形成充當該電容器結構的電容器絕緣體的阻擋層；在該阻擋層上形成金屬層；以及蝕刻該金屬層，以形成該電容器結構的上電極。
依據另一種製造半導體裝置的示例方法，執行下列步驟：在金屬化層的第一介電層中形成溝槽並使用第一金屬層填充該溝槽，以形成該MIM電容器的下電極；在該第一金屬層及該第一介電層上形成由低k材料構成的阻擋層，以形成該MIM電容器的電容器絕緣體；在該阻擋層上形成第二金屬層，以形成該MIM電容器的上電極；在該第二金屬層上形成第二介電層；在該第二介電層中形成止於該第二金屬層的通孔；以及使用接觸材料填充該通孔。
此外，這裏提供一種形成金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器的方法，包括步驟：在金屬化層的第一介電層中形成溝槽並使用第一金屬層填充該溝槽，以形成該MIM電容器的下電極；在該第一金屬層及第一介電層上形成由低k材料構成的阻擋層，以形成該MIM電容器的電容器絕緣體；在該阻擋層上形成第二金屬層，以形成該MIM電容器的上電極，其中，與該第一金屬層相比，該第二金屬層沿橫向方向具有較大的橫向尺寸；在該第二金屬層上形成第二介電層；在該第二介電層中形成通孔，在沿該橫向方向不重疊該第一金屬層的該上電極的周邊區域中，該通孔延伸穿過該上電極；以及使用接觸材料填充該通孔。
此外，這裏提供一種半導體裝置，包括：第一金屬化層，其包括第一介電層以及第一導電層；低k阻擋層，其形成於該第一金屬化層上；第二導電層，其形成於該低k阻擋層上；第二介電層，其形成於該第二導電層上；接觸層，其形成於該第二介電層中並延伸至該第二導電層；以及電容器結構，其包括該第一導電層、該阻擋層以及該第二導電層。
另外，這裏提供一種半導體裝置，包括：第一金屬化層，其包括第一介電層以及第一導電層；低k阻擋層，其形成於該第一金屬化層上；第二導電層，其形成於該低k阻擋層上，且沿橫向方向所具有的橫向尺寸大於沿該橫向方向的該第一導電層的橫向尺寸；第二介電 層，其形成於該第二導電層上；接觸層，其形成於該第二介電層中並在不重疊該第一導電層的該第二導電層的周邊區域中延伸穿過該第二導電層；以及電容器結構，其包括該第一導電層、該阻擋層以及該第二導電層。
依據所揭露的方法及半導體裝置，形成的MIM電容器包括：包括於金屬化或互連級層中的導電層形式的第一電極，以及直接形成於較薄阻擋層上的第二電極，該較薄阻擋層充當電容器絕緣體且直接形成於該金屬化或互連級層上。尤其，該金屬化或互連級層可包括或由超低k材料組成，且該阻擋層可包括或由具有低介電常數(k)的低k材料組成，但該介電常數大於該超低k材料的介電常數。例如，該低k材料的介電常數可選擇為4<k<6，且該超低k材料的介電常數可選擇為k<2.4或k<2.3或2.0<k<2.7。
100‧‧‧半導體結構
101‧‧‧半導體基板、基板
102‧‧‧第一低k阻擋層
103‧‧‧金屬化層、互連級層、層
104‧‧‧第二低k阻擋層
105‧‧‧導電層、下電極
106‧‧‧介電層
107‧‧‧金屬層
108‧‧‧遮罩
109‧‧‧上電極
110‧‧‧金屬化層、互連級層
111‧‧‧介電層、介電材料
112‧‧‧含金屬材料
200‧‧‧半導體結構
201‧‧‧基板
202‧‧‧第一低k阻擋層
203‧‧‧金屬化層、互連級層
204‧‧‧第二低k阻擋層
205‧‧‧導電層、下電極
206‧‧‧介電層、介電材料
207‧‧‧金屬層
208‧‧‧遮罩
209‧‧‧上電極
211‧‧‧介電層
212‧‧‧接觸材料
215‧‧‧額外導電結構
結合附圖參照下面的說明可理解本揭露，這些附圖中相同的元件符號代表類似的元件，以及其中：第1a至1f圖顯示處於依據本揭露的例子的製造方法的特定階段中的半導體結構的剖視示意圖；以及第2a至2d圖顯示處於依據本揭露的另一個例子的製造方法的特定階段中的半導體結構的剖視示意圖。
儘管這裏所揭露的發明主題容許各種修改及替代形式，但附圖中以示例形式顯示本發明主題的具體實施例，並在此進行詳細說明。不過，應當理解，這裏對具體實施 例的說明並非意圖將本發明限於所揭露的特定形式，相反，意圖涵蓋落入由申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以滿足開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些約束條件因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但對受惠於本揭露內容的本領域技術人員而言仍將是只是如日常工作一般。
本揭露提供在包括金屬化層/互連級層的半導體結構中形成MIM電容器的方法，其中，電容器的電容器絕緣體由在該金屬化層/互連級層的表面上形成的阻擋層所構成。積體電路包括形成於半導體基板上的大量半導體裝置，例如電晶體。這些裝置通過一個或多個圖案化導電材料層(例如鋁)選擇性互連，以形成執行所需功能的電路。這些層被稱為金屬化或互連級層。該方法可用於BEOL(back-end-of-the-line；後端製程)製程的框架，尤其細線BEOL。在完整閱讀本申請以後，本領域的技術人員很容易瞭解，本方法可應用於各種技術，例如NMOS、PMOS、CMOS等，並且很容易應用於各種裝置，包括但不限於邏輯裝置、記憶體裝置等。
現在將參照附圖來說明另外的實施例。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本揭露與本領域技術人員已知的細節混淆，但仍包括該些附圖以說明並解釋本揭露的示例。這裏所使用的詞語和片語的意思應當被理解並解釋為與相關領域技術人員對這些詞語及片語的理解一致。這裏的術語或片語的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定意思，亦即不同於本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特定定義的定義方式明確表示於說明書中。
第1a圖顯示代表所揭露的方法的示例起點的半導體結構100。半導體結構100可包括基板101。在一些實施例中，基板101可包括由半導體材料(例如矽晶圓或矽晶片)構成的塊體半導體基板。在另一些實施例中，基板101可包括絕緣體上半導體(semiconductor-on-insulator；SOI)基板，其包括形成於支持基板(可為矽晶圓)上方並通過電性絕緣材料(例如二氧化矽層)與該支持基板隔開的半導體材料層(例如矽層)。基板101可包括半導體層，其相應由任意適當的半導體材料組成，例如矽、矽/鍺、矽/碳、其他II-VI或III-V半導體化合物等。
由於改進的可用性以及過去幾十年所開發的成熟的製程技術，可基於矽批量形成具有高整合密度的半導體裝置，因此該半導體層可包括大量矽。不過，可使 用任意其他合適的半導體材料，例如包含其他等電子成分(例如鍺、碳等)的矽基材料。半導體基板101可為矽基板，尤其是單晶矽基板。可使用其他材料來形成半導體基板101，例如鍺、矽鍺、磷酸鎵、砷化鎵等。
此外，在基板101中和/或上方可形成多個電路裝置(未圖示)，例如電晶體以及電阻器。尤其，可在基板101中和/或上方形成場效應電晶體。各該場效應電晶體可具有形成於基板101的半導體材料中包括源極區、汲極區以及通道區的主動區。另外，各該場效應電晶體可包括形成於該電晶體的通道區上方的閘極電極、以及設於該閘極電極與溝道區之間的閘極絕緣層。該閘極絕緣層可提供該閘極電極與該通道區之間的電性絕緣。場效應電晶體的其他特徵可對應已知場效應電晶體的特徵。此外，可在基板101上形成金屬化層(未圖示)。
金屬化層或互連級層103可形成於基板101上方並夾設於第一低k阻擋層102與第二低k阻擋層104之間。金屬化層/互連級層103用以電性接觸形成於基板101中及基板101上的電路元件。原則上，層103可為包括嵌埋於一些介電層106中的導電層(結構)105的任意層。通常，金屬化層/互連級層103包括多個導電結構，尤其導電接觸結構。下面出於示例目的，層103表示金屬化層。
尤其，可設置第一及第二低k阻擋層102及104以阻擋形成於第一低k阻擋層102下方以及第二低k阻擋層104中的傳導材料(這裏，術語“傳導”指導電) 的不希望的物種擴散，且與矽的介電常數相比，第一及第二低k阻擋層102及104可具有較小的介電常數k，例如k<3，例如4<k<6。不過，第一低k阻擋層102及第二低k阻擋層104的介電常數可大於金屬化層103的介電層106的介電常數。第一及第二低k阻擋層102及104可包括氮化矽或碳化矽，且可在這些層中納入惰性原子，例如氬或氪。第一及第二低k阻擋層102及104可為通過化學氣相沉積形成的厚度約20至60奈米的NBLoKTM層。
金屬化層103可包括(層間)介電層106。介電層106可包括電性絕緣材料，例如二氧化矽和/或氮化矽。例如，介電層106可包括氟摻雜二氧化矽、碳摻雜二氧化矽、多孔二氧化矽、多孔碳摻雜二氧化矽、SiCOH、聚合介電質(例如聚亞醯胺、聚降冰片烯(polynorbornenes)、苯並環丁烯(benzocyclobutene)和/或聚四氟乙烯(polytetraflouroethylene))，或矽基聚合介電質(例如氫倍半矽氧烷(hydrogen silsesquioxane)或甲基倍半矽氧烷(methylsilsesquioxane))。尤其，介電層106可包括或由2.0<k<2.7的超低k(ULK)材料組成。例如，介電層106可通過化學氣相沉積或電漿增強型化學氣相沉積形成，且可具有約100至500奈米的厚度。
在沉積介電層106以後，可執行平坦化製程，例如化學機械拋光製程，以獲得基本平坦的表面。在該化學機械拋光製程中，相對拋光墊移動半導體結構100的表面，同時向半導體結構100的表面與拋光墊之間的介 面提供拋光液。在該表面處，該拋光液可與半導體結構100的部分發生化學反應，且可通過半導體結構100與拋光墊之間的摩擦和/或由該拋光液中的磨粒引起的磨損移除反應產物。
導電層105包括於金屬化層103中。導電層105可包括金屬，例如銅和/或銅合金。例如，導電層105可通過使用已知的鑲嵌技術形成，且可具有約40至60奈米的厚度。在導電層105與介電層106之間可設置擴散阻擋層(未圖示)。該擴散阻擋層可用以基本避免自導電層105向介電層106內的金屬擴散。例如，該擴散阻擋層可包括包括氮化鈦、鉭和/或氮化鉭的一個或多個層。
導電層105的形成可包括在介電層106中形成溝槽以及視需要的一個或多個接觸通孔。這可通過光微影和/或蝕刻技術完成。例如，通過電鍍，可使用導電層105的導電材料填充該溝槽。接著，可執行化學機械拋光製程，以移除位於該溝槽外部的導電層105的材料和/或擴散阻擋層(如設置的話)的部分。接著，例如，通過化學氣相沉積和/或電漿增強型化學氣相沉積可沉積第二低k阻擋層104。
依據本揭露，導電層105將充當垂直電容器的下電極，第二低k阻擋層104的部分將代表電容器絕緣體。尤其，第二低k阻擋層104可經選擇以顯著薄於金屬化層103，例如，第二低k阻擋層104的厚度可為金屬化層103的厚度的1/3或1/4或1/5。如第1b圖所示，包括或 由金屬或金屬化合物組成的金屬層107形成於第二低k阻擋層104的暴露表面上。金屬層107可包括或由鈦、氮化鈦、鉭或氮化鉭組成。金屬層107可通過物理氣相沉積製程例如濺鍍，化學氣相沉積製程或電漿增強型化學氣相沉積製程沉積。金屬層107所具有的厚度可在約10至250奈米範圍內，尤其30至60奈米。
可在半導體結構100上方形成遮罩108，如第1c圖所示。通過光微影技術可由光阻形成遮罩108。在所示例子中，遮罩108經圖案化以覆蓋金屬層107的部分而不會延伸超出導電層105的橫向邊緣。通過蝕刻金屬層107，形成最終電容器結構的上電極109，如第1d圖所示。該蝕刻可為乾式(非等向性)或濕式蝕刻製程，且可在該蝕刻製程後接著執行濕式清洗製程。在該濕式清洗製程中，半導體結構100可暴露於胺基抗蝕劑剝離液和/或四甲基氫氧化銨(TMAH)。由於遮罩108的上述尺寸設定，上電極109沿第1d圖中從左至右方向所具有的橫向尺寸幾乎等於沿相同方向的導電層105的橫向尺寸。原則上，作為替代，通過適當圖案化遮罩108，可選擇使上電極109的橫向尺寸小於導電層105的橫向尺寸。
遮罩108可通過抗蝕劑剝離製程移除，例如電漿抗蝕劑剝離製程，其中，通過在包括氧的氣體中的射頻放電來形成電漿。
在形成包括下電極105、第二低k阻擋層104形式的電容器絕緣體以及上電極109的電容器結構以後， 可形成額外的金屬化或互連級層110，如第1e圖所示。在上電極109及第二低k阻擋層104的暴露表面上沉積介電層111(例如層間接電材料)。可在介電層111中形成通孔及溝槽並使用含金屬材料112填充，如圖1f所示。可採用先通孔後溝槽技術，其中，形成至上電極109的一個或多個通孔，並隨後在介電材料111中形成溝槽。尤其，通過著陸於上電極109的上表面上的通孔中所填充的含金屬材料112電性連接上電極109。也可在金屬化層103內或穿過金屬化層103電性接觸下電極105。
為保證通孔著陸於上電極109的上表面上，對於介電層111及上電極109的材料，介電層111的通孔蝕刻製程必須具有足夠的選擇性。相對第二材料選擇性蝕刻第一材料時，在所採用的蝕刻製程中，該第一材料的蝕刻速率基本大於該第二材料的蝕刻速率。當材料暴露於蝕刻製程中所使用的蝕刻劑時，可以單位時間移除材料層的部分的厚度來表示材料的蝕刻速率，其中，沿與材料層的表面垂直的方向測量該厚度。當蝕刻介電層111中的通孔時，第1f圖中所示的例子中，上電極109充當蝕刻停止層，也就是介電層111所採用的蝕刻配方的蝕刻速率較高於上電極109的蝕刻速率。例如，介電層111可包括二氧化矽。通過乾式蝕刻製程可相對上電極109的材料執行二氧化矽材料的選擇性蝕刻，其中所使用的蝕刻氣體包含四氟化碳(CF4)、四氟化碳(CF4)與氧氣(O2)的混合物、和/或四氟化碳(CF4)與氫氣(H2)的混合物。
在現有技術中，通過將介電層106的超低k材料用作電容器絕緣體，在互連級中及上方形成MIM電容器為已知技術。相反，在本揭露中，將低k阻擋層104用作電容器絕緣體。由此，與超低k材料相比，低k阻擋層的高k值可增加電容。而且，低k阻擋層104的厚度低於介電層106的厚度，從而也增加了包括下電極105、電容器絕緣體104以及上電極109的電容器結構的電容。另外，在密度及耐受與製程相關的損害的強韌性方面，與超低k材料相比，充當電容器絕緣體的低k阻擋層104顯示較好的介電屬性。當選擇第二低k阻擋層104的典型材料例如氮化矽或碳化矽以及惰性原子(例如氬或氪)作為電容器絕緣體時，可可靠地避免自發靜電放電。
正如所提到的，就被執行用來形成通孔的蝕刻製程而言，介電材料111中通孔的形成以及因此形成的上電極109的電性接觸需要介電材料111及上電極109的材料的選擇性。下面說明當至上電極的介電材料蝕刻的選擇性不足時適用的形成電容器結構的方法的另一個例子。蝕刻及層形成製程與參照第1a至1f圖所述的製程類似。而且，可類似地選擇相應層的材料及厚度。
第2a圖顯示與第1c圖中所示的結構類似的半導體結構200。半導體結構200包括可與上述基板101類似的基板201。在基板201上方形成第一低k阻擋層202、金屬化/互連級層203以及第二低k阻擋層204。第一及第二低k阻擋層202及204可與第1a至1f圖中所示的 第一及第二低k阻擋層102及104類似。金屬化層203可與第1a至1f圖中所示的金屬化層類似。第二低k阻擋層204可經選擇以顯著薄於金屬化層203，例如，第二低k阻擋層204的厚度可為金屬化層203的厚度的1/3或1/4或1/5。尤其，金屬化層203可包括包括多個導電結構的導電層205以及介電層206，尤其，介電層206可包括或由超低k介電材料組成，例如k<2.4。導電層205及介電層206可由與第1a至1f圖中所示的導電層105及介電層106相同的材料製成。在第二低k阻擋層204頂上形成與第1b至1f圖的金屬層107類似的包括或由金屬或金屬化合物組成的金屬層207。
金屬層207須經圖案化以形成電容器結構的上電極。在第2a圖所示的例子中，例如，在金屬層207上形成光阻遮罩。與第1c圖中所示的例子不同，形成遮罩208，以使其顯著延伸於將充當電容器結構的下電極的導電層205的橫向邊緣上方。在所示的例子中，該遮罩至少部分覆蓋位於將會形成電容器的下電極的中心導電結構的左邊及右邊的額外導電結構215。在蝕刻金屬層207、濕式清洗以及抗蝕劑剝離的步驟以後，形成如第2b圖所示的結構。上電極209(沿附圖中從左至右的方向)明顯延伸於下電極205的橫向邊緣以外且可與位於中心導電結構的左邊及右邊的額外導電結構215至少部分重疊。
第2c圖顯示製程的下一階段。在上電極209及第二低k阻擋層204的暴露表面上形成與圖1e及1f中 所示的介電層111類似的介電層211。介電層211可形成作為包括多個導電結構的另一個金屬化/互連級層的部分。而且，可在介電層211上形成另外的層，其中，該另外的層可包括導電結構和/或半導體裝置，例如電路的電阻器或電容器或記憶體單元或邏輯元件。
通過適當圖案化的(光阻)遮罩蝕刻介電層211，以形成通孔及溝槽，並隨後使用接觸材料212填充該通孔及溝槽，如第2d圖所示。在所示例子中，對於介電材料211及上電極209的材料，蝕刻沒有顯著的選擇性，也就是上電極209不能充當為形成通孔所執行的蝕刻製程的蝕刻停止層。實際上，在所示的例子中，蝕刻通過上電極209的材料並暴露下方的第二低k阻擋層204。
通孔的蝕刻止於(超低k)介電材料206中嵌埋的額外導電結構215，亦即額外導電結構215充當著落假片(landing dummy)。要注意的是，額外導電結構215的設置只是視需要的，或者可省略額外導電結構215或由不導電結構代替。不過，通過與下電極205的橫向邊緣隔開的外側邊緣處的接觸材料212接觸上電極209，以避免包括下電極及上電極205、209以及第二低k阻擋層204形式的電容器絕緣體的電容器結構的下電極及上電極205、209短路。
由於本領域的技術人員借助這裏的教導可以很容易地以不同但等同的方式修改並實施本發明，因此上面揭露的特定實施例僅為示例性質。例如，可以不同的 順序執行上述製程步驟。而且，本發明不限於這裏所示架構或設計的細節，而是如下面的申請專利範圍所述。因此，顯然，可對上面揭露的特定實施例進行修改或變更，所有此類變更落入本發明的範圍及精神內。因此，申請專利範圍規定本發明的保護範圍。

Claims (18)

  1. 一種製造包括電容器結構的半導體裝置的方法，包括下列步驟：在半導體基板上方形成包括第一介電層以及充當該電容器結構的下電極的第一導電層的第一金屬化層；在該第一金屬化層的該第一介電層中形成導電結構；在該第一金屬化層上形成充當該電容器結構的電容器絕緣體的阻擋層；在該阻擋層上形成金屬層；蝕刻該金屬層，以形成該電容器結構的上電極，並外露出部分該阻擋層，該上電極係鄰近且垂直對準該下電極，其中，該第一導電層沿橫向方向具有第一橫向尺寸，以及該金屬層經蝕刻以使該上電極沿該橫向方向所具有的第二橫向尺寸大於該第一導電層的該第一橫向尺寸；在經蝕刻的該金屬層及該阻擋層的暴露部分上形成第二介電層；蝕刻該第二介電層，在沿該橫向方向不重疊該第一導電層的該上電極的周邊區域中，以形成延伸穿過在該上電極的通孔並曝露該導電結構，其中，在該蝕刻該第二介電層期間，該上電極充當蝕刻停止層，且在該通孔中，部分該第二介電層覆蓋部分該上電極；以及使用接觸材料填充該通孔，該接觸材料在接觸該上 電極及該導電結構的該通孔中。
  2. 如申請專利範圍第1項所述的方法，還包括形成包括第二導電層及該第二介電層的第二金屬化層。
  3. 如申請專利範圍第1項所述的方法，其中，該第一介電層由超低k材料製成，且該阻擋層由與該超低k材料的介電常數相比具有較高介電常數的低k材料製成。
  4. 如申請專利範圍第1項所述的方法，其中，該阻擋層的厚度至多是該第一金屬化層的厚度的1/3。
  5. 一種形成金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器的方法，包括：在金屬化層的第一介電層中形成溝槽並使用第一金屬層填充該溝槽，以形成該金屬-絕緣體-金屬電容器的下電極；在該第一金屬層及該第一介電層上形成由低k材料構成的阻擋層，以形成該金屬-絕緣體-金屬電容器的電容器絕緣體；在該阻擋層上形成第二金屬層，以形成外露出部分該阻擋層之該金屬-絕緣體-金屬電容器的上電極；在該第二金屬層上與該阻擋層的暴露部分上形成第二介電層；在該第二介電層中形成止於該第二金屬層的通孔，其中，當蝕刻該第二介電層時，該上電極充當蝕刻停止層，且在該通孔中，部分該第二介電層覆蓋部分該上電極；以及 使用接觸材料填充該通孔，其中，形成該第二金屬層沿第一橫向方向所具有的橫向尺寸至多是沿該第一橫向方向的該第一金屬層的橫向尺寸。
  6. 如申請專利範圍第5項所述的方法，其中，該第一介電層包括或由與該阻擋層的介電常數相比具有較低介電常數的超低k材料組成。
  7. 如申請專利範圍第5項所述的方法，其中，該阻擋層的厚度至多是該第一介電層的厚度的1/3。
  8. 一種形成金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器的方法，包括：在金屬化層的第一介電層中形成溝槽並使用第一金屬層填充該溝槽，以形成該金屬-絕緣體-金屬電容器的下電極，其中，該金屬化層包括多個導電結構；在該第一金屬層及該第一介電層上形成由低k材料構成的阻擋層，以形成該金屬-絕緣體-金屬電容器的電容器絕緣體；在該阻擋層上形成第二金屬層，以形成該金屬-絕緣體-金屬電容器的上電極，其中，與該第一金屬層相比，該第二金屬層沿橫向方向具有較大的橫向尺寸，該上電極鄰近且垂直對準該下電極，且部分該阻擋層係外露於該第二金屬層；在該第二金屬層與該阻擋層的暴露部分上形成第二介電層；在該第二介電層中形成通孔，在沿該橫向方向不重 疊該第一金屬層的該上電極的周邊區域中，該通孔延伸穿過該上電極，其中，該通孔與該導電結構接觸；使用接觸材料填充該通孔，其中，該導電結構充當填充進入該通孔的該接觸材料的著陸點；以及在該金屬化層的該第一介電層中形成導電結構，該導電結構充當所形成的通孔以及填充進入該通孔的該接觸材料的著陸點。
  9. 如申請專利範圍第8項所述的方法，其中，該第一介電層包括或由與該阻擋層的介電常數相比具有較低介電常數的超低k材料組成。
  10. 如申請專利範圍第8項所述的方法，其中，該阻擋層的厚度至多是該第一介電層的厚度的1/3。
  11. 一種半導體裝置，包括：第一金屬化層，其包括第一介電層以及第一導電層；低k阻擋層，其形成於該第一金屬化層上；第二導電層，其形成於該低k阻擋層上且沿橫向方向具有橫向尺寸大於沿該橫向方向的該第一導電層的橫向尺寸；第二介電層，其形成於該第二導電層與該低k阻擋層的暴露部分上；接觸層，其形成於該第二介電層中並延伸至該第二導電層，其中，該第二介電層具有比該第二導電層較高的蝕刻速率；以及 電容器結構，其包括該第一導電層、該阻擋層以及該第二導電層。
  12. 如申請專利範圍第11項所述的半導體裝置，還包括包括該第二介電層的第二金屬化層。
  13. 如申請專利範圍第11項所述的半導體裝置，其中，該第一介電層為超低k介電材料層，與該阻擋層的介電常數相比，該超低k介電材料層具有較低的介電常數。
  14. 如申請專利範圍第11項所述的半導體裝置，其中，該阻擋層的厚度至多是該第一介電層的厚度的1/3。
  15. 一種半導體裝置，包括：第一金屬化層，其包括多個導電結構、第一介電層以及第一導電層；低k阻擋層，其形成於該第一金屬化層上；第二導電層，其形成於該低k阻擋層上，且沿橫向方向所具有的橫向尺寸大於沿該橫向方向的該第一導電層的橫向尺寸，其中，部分該低k阻擋層係外露於該第二導電層；第二介電層，其形成於該第二導電層與該低k阻擋層的暴露部分上；接觸層，其形成於該第二介電層中並在不重疊該第一導電層的該第二導電層的周邊區域中延伸穿過該第二導電層，並與該導電結構接觸；以及電容器結構，其包括該第一導電層、該阻擋層以及該第二導電層。
  16. 如申請專利範圍第15項所述的半導體裝置，還包括包括該第二介電層的第二金屬化層。
  17. 如申請專利範圍第15項所述的半導體裝置，其中，該第一介電層為超低k介電材料層，與該阻擋層的介電常數相比，該超低k介電材料層具有較低的介電常數。
  18. 如申請專利範圍第15項所述的半導體裝置，其中，該阻擋層的厚度至多是該第一介電層的厚度的1/3。
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