TW439064B - High-speed cycle clock-synchronous memory - Google Patents
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Description
43 906 ^.
丨五、發明說明(1) I :[發明之領域] ! 本發明與一種構成尤其要求高速化之SDRAM 1 i (Synchronous DRAM)之半導體記憶體、高速循環時鐘同步i. |記憶體及記憶系統有關。 丨 I [先前之技藝] j I SDRAM具有例如由多數記憶單元陣列(稱為單元陣列)構 i |成之資料庫(銀行)。有關資料庫内感測放大器區域與鄰接 之單元陣列共有。此種共有感測放大器之構造削減感測放 大器之佔有面積。又、輪出入資料線亦與各單元陣列共 I有。藉此資料線將資料轉送給輸出資料之同步用緩衝器。 存取任意單元陣列中之資料時,資料庫内單元陣列之控: 制一齊被活化。即、存取用任意單元陣列之字線(ffL)成有i 效位準’屬於該WL之各記憶單元之資料一時由各感測放大丨 器保持。 然後、任意資料藉輸出入資料線被讀出。又、屬於上述| 子-泉W L之各6己憶卓元之資料即被再儲存。上述w l成為非有 效位準後,位元線與感測放大器被均衡。在此時、方可活i |化資料庫内次—單元陣列。 第14圏係上述先前技藝之資料存取規格一例之定時圖。! /RAS(R〇w Address Strobe)訊號(前頭之/在圖上上方劃 ; |線)在11 L”(低位準)當中使被選擇之單元陣列字線(WL)為有| !效位準。由此、可存取屬於WL之各記憶單元之資料即頁資 :料。 麵 I j I 在/ RAS訊號下拉至"l 11時之位址(Add)之值,指定被選擇丨
第5頁 43 906麥 I ^ !五、發明說明(2) : 之單元陣列與字線(w L )(以(R )表示)。其後、在每次 1 1 /CAS(Column Address Strobe)訊號(前頭之/在圖上上方 丨 I劃線)下拉時,確定頁位址(以(C1)~(C4)表示)。因此、從; 對應於頁位址之行之感測放大器輸出資料。 1 關於内部工作,/RAS為n L"期間繼續被活化之單元陣列 i :之字線WL所屬記憶單元之資料之感測、放大(保持狀態)、丨 及再儲存狀態。E Q L為位元線與感測放大器之均衡工作。 丨EQL為/ RAS成” H"(高位準),字線WL成非有效位準後發揮功丨 月& ° ; 此種資料存取工作,可高速存取被選擇之一個字線WL所
屬記憶單元之資料。但、上述WL之選擇頻繁變化時,無法I 繼續如上述之高速存取。因在新字線能選擇前之時間,無| 法存取行之故:
[發明欲解決之課題] I 兹應2眼者,關於同一資料庫内單元陣列之資料存取, 選擇某f線WL!後至其次能選擇其他字線WL2所花之時間。 上述字’線WL2之選擇,無論WL2在何單元陣列,不允許至 第1 4圖之内 ^ ^ Μ 4工作EQL完成。兹所謂EQL係關係前字線WL1 予之位几線及感測放大器之均衡。如此'從同一資料庫 之不同字:& + & —〜 展之存取經常一定並需長時間。 AM如眾知,利用單元容量與位元線容量之比感測 :H胃料。故、記憶體為了構成確保單元資料感測資料 重並能高速咸 4剛工作,下列考量必不可缺。連在一個感測 放大器之位亓& &線所連接之單元數以盡量少為宜。又、為了 43 906^, 丨五、發明說明(3) 縮短字線之提升、下拉之RC延遲時間,連接在字線之單元 數亦以少為宜。
即、為增進記憶體之性能計,由多數記憶單元構成之1 .個單元陣列無法太大。故、記憶體即被分割為多數單元陣 列。 J 感測放大器,與鄰接之單元陣列共有。由此、使感測放 ' j ;大器之佔有面積為未共有時之略一半。但、此種共有感測; j放大器僅能使用於1次存取相鄰一方之單元陣列。 近年來、逐漸使用從多數機器對一個記憶體存取資料之丨 | UMA(Unified Memory Architecture)。由於 UMA 之採用, !向字線之存取頻繁變化。因此、上述先前技藝,多在資料' 丨轉送中產生多餘等待時間。故、為有效利用記憶體之資料丨 必需加以改善。 本發明為考慮上述情事,其課題在提供能實現比先前技1 藝之字線存取循環高速之存取,並能有效轉送資料之高速 循環時鐘同步記憶體及記憶系統。 丨 丨發明之概述:
[解決課題之方法] I 本發明之高速循環時鐘同步記憶體之記憶系統,包含: I記憶部,具有由多數記憶單元構成之多數單元陣列並為指i 定任意前述記憶單元同時輸入列及行位址且每前述多數單 |元陣列獨立存取工作加以控制;及記憶控制部,同時將同:' !步於時鐘訊號選擇前述記憶部内任意記憶單元用之位址訊 號及控制前述記憶部用之命令訊號供給前述記憶部,其
第7頁 43 906 今. 丨五、發明說明(4) 丨 丨中、前述記憶控制部,由隨向前述記憶部之第1命令取進 !之位址訊號與隨後續第2命令取進之位址訊號之特定位元 !之變化,以改變前述第1與第2命令間之時鐘循環數。 本發明之高速循環時鐘同步記憶體,包含:多數單元陣: !列,分別由多數記憶單元構成;感測放大器,前述單元陣 !列間共有;及單元陣列控制電路,為指定任意前述記憶單 1元同時輸入列及行位址並每前述多數單元陣列獨立存取工丨 I . j作加以控制,其特徵為:同步於時鐘授受資料、命令,由丨 ! .! ί構成隨存取之前述位址之一部分位元之後續存取命令間之丨 i變化,可判別此次存取成為同一單元陣列内之存取、或鄰 | I接單元陣列間之存取、或遙遠單元陣列間之存取,前述後丨 ί述存取命令之時鐘循環數滿足同一單元陣列内2鄰接單元 !陣列間2遙遠單元陣列間之大小關係。 : ! : I 本發明脫離具有共同資料傳遞系之多數單元陣列間之存丨 I取經常以具有一定長時間之定時控制之同一資料庫概念, i設有單元陣列控制電路以便個別獨立控制多數單元陣列。! |由此種構造,使不同字線間之存取時間為最適當之必要最1 1小限度之時間。即、由位址之變化判別被存取之單元陣列 '之鄰接關係,由此、使命令間循環數為最小。 記憶控制部判別上述位址之變化,隨其、記憶控制部控 i i制指示命令取進定時之訊號。 1 i 實施形態: ! 第1圖(a)係依照本發明之記憶系統概念圖,第1圖(b )係;: ί本發明有關之SDRAM要部電路方塊圖。 : '43 9Q6^ 五、發明說明¢5) !
第1圖(a)申、記憶一定資料等之記憶部工作,由記憶控丨 |制部(例如C P U等)之一定訊號控制。該一定訊號包含:時 鐘訊號(CLK ),控制記憶部内各電路之工作;控制訊號時 I j '
鐘閃鎖致能(/CLE ),決定時鐘CLK之上升時將命令取進記 丨 :憶部内否用;位址訊號(例如列系位址、行系位址、陣列 系位址),選擇記憶部内任意記憶單元用;及命令(例如 I :Read命令及Wri te命令)所需訊號,指定記憶部工作用等。广 I 在上述記憶系統,從記憶控制部將時鐘訊號、位址訊 | 號' 命令系之訊號等傳給記憶部。例如、連續寫入工作 | i時,在記憶部内由列系位址及行系位址選擇一定記憶單 丨元,將資料寫入被選擇之記憶單元。然後、位元線被預充: ! ;電及均衡(更詳細情形容後述)。其後、再寫入(再儲存) 1 :時,一定間隔後同步於時鐘訊號從記憶控制部將位址訊 號、命令系之訊號等傳給記憶部,在記憶部内進行與上述 j 丨同樣之寫入工作。 丨 j ! 上述命令間之間隔(稱為命令間隔),與先前具有共同資| :料傳遞系之多數單元陣列間、即、同一資料庫内之連續存i ;取工作(例如、連續寫入工作)有關,經常具有一定之長時 間,並為固定。即、配合將資料連續寫入同一單元陣列内 之記憶單元時之間隔決定。此對連續讀出工作亦相同。 _ 但、本發明有關之記憶系統,消除如上述之同一資料庫i :概念,可將命令間隔隨連續存取之種類(連續前存取選擇 ! |同一單元陣列内之記憶單元、或連續前存取選擇鄰接單元: ;陣列内之記憶單元、或連續前存取選擇遙遠單元陣列内之丨 43 906} i ^ ~^ 五 '發明說明(6)
; I 記憶單元)予以改變。 I 更具體說明,本發明有關之記憶控制部,由連續輸入記: | ! !憶部之位址訊號之變化判別連續存取之種類。因此、記憶| 控制部改變先前一定之命令間隔,能更有效控制記憶部。i 為實現此種記憶體之高速存取循環,每單元陣列控制存彳 取用單元陣列至為重要。因此、需要感測放大系之設計與 存取用之特別規格。以下詳細說明此情形。 : 第1圖(b)係本發明有關之SDRAM要部電路方塊圖。圖中 電路表示實現高速循環用之一個位元線對(BL、BBL )分之 ' 感測系與從單元陣列之資料轉送系之構造。又、表示單元 陣列控制電路之方塊(CNTRL i )。又、表示關連單元陣列控.
I |制電路CNTRLi被控制之字線解碼器之方塊(DECi )。 同步時鐘訊號CLK、及命令取進之定時訊號/CLE藉時鐘 | | 緩衝器5 1輸入時鐘之接收機5 2。由接收機5 2之同步控制訊
: I ;號實施位址(列系、行系、陣列系)輸入等之同步及命令解 碼器53及控制訊號產生電路54之控制。並將/CS (晶粒選擇 !訊號)等之控制訊號亦輸入命令解碼器53。由命令解碼器 ;5 3之訊號,使控制訊號產生電路5 4同步於時鐘訊號CL1(控 : 制記憶工作。 ! 記憶單元陣列(以下、稱單元陣列)配置多數個。感測放 丨大電路部S/A係相鄰二個單元陣列、例如ARY1與ARY2共 用。 單元陣列·中之記憶單元MC,由轉移用電晶體Q與資料儲 存用電容器C構成。以連接在單元陣列ARY1内之位元線BL1 :
第10頁 • 43 90 6令 ---------------—__________ 五、發明說明(7) | 之記憶單元M C之一為代表表示。記憶單元μ c,例如對應單 元陣列A R Υ1内任意列之字線W L所屬某行(行;位元線)所連
接之任意位址。 I
由陣列開關訊號ASW1、ASW2之控制決定鄰接二個單元陣I 列AR Y1、AR Y 2之何側位元線對與感測玫大電路部s/ A連 i 接 !' 麵
N通道M0SFET3 1、32,共同由陣列開關訊號ASW1控制各 閘極。M0SFET31導通路之一端連接於位元線bli ,而另一 | :端連接於感測線SAL。M0SFET32導通路之一端連接於位元 |線BBL1,而另一端連接於感測線BSAL。 I I N通道M0SFET33、34,共同由陣列開關訊號ASW2控制各 丨 i閘極。MOSFET33導通路之一端連接於位元線BL2,而另一丨 :端連接於感測線SAL。M0SFET 34導通路之一端連接於位元 線BBL2 ’而另一端連接於感測線BSAL。 感測放大電路部S/A,包含控制訊號SAP供給源極之p通 i |道M0SFET1 01、1 02。MOSFET101、102之汲極分別被連接於 I感測線SAL、BSAL。MOSFET1 02之閘極被連接於感測線 . j | SAL,MOSFET1〇1之閘極被連接於感測線BSAL。 | 感測放大電路部S/A,包含控制訊號BSAN供給源極之N通 道MOSFET103、1〇4 °MOSFET103、1〇4之汲極分別被連接於: :感測線SAL、BSAL。MOSFET1 04之閘極被連接於感測線 | ;SAL ’ MOSFET1 03之閘極被連接於感測線BSAL。 1 又、控制訊號S A P,在致能時被設定在感測放大器之高 !電位電源,而控制訊號BSAN在致能時被設定在感測放大器| 43 y〇6^. 1五、發明說明(8) 之低電位電源(接地電位)。又、控制訊號SAP、BSAN在失|
|效時被設定在不超過各MOSFET 10卜104之閾電壓之中間電 I 丨位β 構成資料輸出入線之D Q閘電路部9,包含本地DQ線及與 丨位元線排列方向同重疊DQ線。本地DQ線由LDQ、BLDQ之互 | 丨補線構成,重疊DQ線由ODQ、B0DQ之互補線構成。 本地DQ線L DQ藉N通道Μ0SF ET9 1之導通路以電與感測線 i SAL連接。本地DQ線BLDQ藉Ν通道MOSFET92之導通路以電與丨 I感測線BSAL連接。M0SFET91、92之閘極連接行選擇線 丨 CSL。 1 重疊㈧線〇DQ藉N通道M0SFET93之導通路以電與本地DQ線 丨LDQ連接。重疊DQ線B0DQ藉N通道M0SFET94之導通路以電與 i本地DQ線BLDQ連接。M0SFET93、94之問極連接陣列選擇線i ASL。 丨
I ! 使位元線對間之電位均等之均衡電路,分為:感測放大; 電路部S / A之均衡電路1 〇、及單元陣列A r γ 1側之均衡電路 1 1、及單元陣列AR Y2侧之均衡電路1 2。 ! 均衡電路10包含以S/AEQL訊號被閘控制之n通道 MOSFET105。MOSFET10 5為將源極 '汲極連接於感測放大電| |路部S/A之感測線SAL與BSAL間之構造。 ! 均衡電路1 1包含以C / A E Q L 1訊號被閘控制之p通道 | M0SFET111M13 «M0SFET111之導通路連接在感測線SAL與 BSAL間。M0SFET112藉其導通路將位元線預充電電位VBL供 給感測線S A L ° Μ 0 S F E T1 1 3藉其導通路將位元線預充電電位 ;43906^ 五、發明說明(9) VBL供給感測線BSAL。 均衡電路1 2包含以C/AEQL2訊號被閘控制之P通道 M0SFET121〜1 23。M0SFET121之導通路連接在感測線SAL與 BSAl^l dM0SFET12 2藉其導通路將位元線預充電電位VBL供 I給感測線S A L ° Μ 0 S F E T 1 2 3藉其導通路將位元線預充電電位 丨VBL供給感測線BSAL。 j 由陣列開關訊號ASW1、ASW2與各均衡訊號C/AEQL1、 | C / A E Q L 2、S / A E Q L之控制,可個別獨立實施感測工作前之 I位元線與感測線之均衡工作。 因感測線SAL、BSAL比位元線BL、BBL容量小故高速完成 均衡。例如、可在單元陣列八[^丨之感測與再儲存後,比位 兀線早均衡感測線。由此、可利用於次一單元陣列ARY 2之 感測與再儲存。 為了 Sb在母單元陣列獨立控制此種感測系,設有各單j $列控制電路CNTRLi。單元陣列控制電路CNTRLi,輪入音 二列位址、陣列位址、行位址、及表示命令輸入之活化言 ^ ACT )之陣列控制訊號,實施字線之活化控制、感測放 =活化之控制(BSAN、SAp)、各均衡系之控制(以叫二代 表表不)、行系之控制(CSL、ASL、ASW)。 於2於如此構成每單元陣列獨立進行感測系之控制,相居 字J =元陣列做為1個資料庫被控制之構造。由此、可將田 ^子取之規格比先前向高速存取循環發展。 斤屬5己憶早兀日守,判別此WL2與WL1為何種位置
第13頁 43^06^ v i五、發明說明(10) 關係至為重要。可隨此判別使字線之存取循環為最小限 度。 I 從存取於某單元陣列内字線WL 1,轉換為存取於其他字 ; i線WL2時’ tfL2與WL1之位置關係為下列(1 )〜(3)中任一項。| !(丨)ffL2與WL1在同單元陣列内(same;S)。 , | (2) WL2在與含WL1之單元陣列共用感測放大器之 | 丨:鄰接之單元陣列内(Neighbor;N)e (3) WL2在與含WL1之單元陣列不共用感測放大器之 遙遠處之單元陣列内(Far ;F)。 | 感測系之控制係每單元陣列獨立。故、字線存取為上述 i (1)〜(3)之任一情形時,共用資料線之單元陣列可能不全 i I部成均衡狀態。但、字線WL 1與次一字線WL2之存取命令間| ;之時間(間隔W a c )產生某規定。 !
! 上述(丨)之Same時,即選擇同一單元陣列之字線時,例 |如、感測單元陣列ARY1之位元線再儲存資料。然後、感測| 放大器之驅動訊號SAP、BSAN及感測線SAL、BSAL之預充電I 及均衡(S/AEQL之訊號控制),更在位元線BL1、BBL1之預 ! ! ! |充電及均衡(VBL、C/AEQL1之訊號控制)完成後,即可選擇1 次一感測工作用之字線。 : 此時字線WL1與次一字線WL2之存取命令間之時間之間隔
Wac 包含:將SAP ' BSAN、SAL、BSAL、BL1、BBL1 預充電及: ! 均衡後至選擇字線之時間。例如、將此間隔W a c為3 0 n s。 I 若時鐘循環為1 〇ns即相當於3循環。 i 上述(2)之Neighbor'即選擇鄰接早元陣列内之字線
第14頁 4 3 90 6_ :五、發明說明(11) 時,例如、感測單元陣列A R Y1之位元線再儲存資料。然 丨後、感測放大器之驅動訊號SAP、BSAN及感測線SAL、BSAL 丨之預充電及均衡(S/AEQL之訊號控制)完成後,即可選擇鄰 i接單元陣列ARY2之次一感測工作用之字線D ! 此時字線tfLl與次一字線WL2之存取命令間之時間之間隔 ;Wac包含:將SAP 'BSAN及SAL、BSAL預充電及均衡後至選 !擇字線之時間。例如、將此間隔Wac為20ns。若時鐘循環 丨為10ns即相當於2循環。 ! 上述(3)之Far、即選擇遙遠單元陣列内之字線時,若能 |接受存取之命令(茲為例如讀出之命令及寫入之命令),則 隨時可選擇未鄰接單元陣列ARY 1之遙遠單元陣列(例如 ! :1 ARY3)之次一感測工作用之字線。例如、將此間隔Wac為 ! 1 0 n s。若時鐘循環為1 〇 n s即相當於1循環。 又、上述感測線(SAL、BSAL)之均衡附帶之感測放大器 i驅動訊號SAP、BSAN之預充電,或位元線(bl、BBL)之預 充電及均衡工作,以下 '除特別提筆外為方便計,僅就位 丨元線之均衡加以說明。 ' 以規格規定此種字線存取間之間隔Wac時,可在内部工 作無矛盾連接存取。但 '此時之位址輸入,不使用分開列 ,與行之位址輸入定時之位址•多工方式=> ; 即、位址輸入訊號之物理支數僅設各列與行之份,以同 ;循環之定時同時供給列與行之位址至為重要。因此、節省 供給位址命令之時間。
第15頁 ; ' " -----—— ______—---- ΐ :五、發明說明(12)蛵3 906! I利用感測放大器之感測資料時,立即開始轉送資料,並對 I單元再儲存資料。再儲存完成後使字線為非有效,進入資 丨料轉送系之預充電及均衡β | 由上述本發明之主要特徵為:第一、為同時可供給列與 I行之位址之系統。第二、使其能判別同一資料庫内字線 : 丨1 WL1後續之字線WL2之存取為同一單元陣列内(Same)、鄰接: !單元陣列間(Neigh bo r)、遙遠單元陣列間(Far)之任一關 係。第三、隨此判別規定存取命令之時鐘循環數(即、某 i 丨存取命令輸入至次一存取命令輸入之時鐘循環數)滿足 | 「同一單元陣列内2鄰接單元陣列間g遙遠單元陣列間」 |之大小關係。以下說明此種規定之定時規格與内部工作之丨 例。 | 第2圖係本發明之第1圖(b)構造之SDRAM之資料讀出工作i !定時圖。cli(為同步時鐘訊號,在此假設具有1 〇ns之時鐘 | 丨循環°記憶體之工作完全同步於時鐘CLK。 丨 /CLE(Clock Latch Enable)若在CLK 上升前為”L"(低位 1 ;準),則為以CLK上升取進命令之定時訊號。為指定同步於1 I時鐘CLK取進之循環,至少在時鐘之半週期前期間繼續維 ! 丨持一定位準至為重要。 : | / C S ( C h i p S e 1 e c t)係選擇記憶晶粒’並在命令對其aa粒 !為有效時成為” L"之命令訊號。 A d d為位址命令訊號,合併列與行之位址指定同步資料 丨 之前頭位址。 ; Aa表示單元陣列A之列a被指定之情形。 ;
第16頁 :五、發明說明¢13) 43906麥 ; Ab表示單元陣列A之列b被指定之情形。 i ' A + c表示鄰接單元陣列A之單元陣列之列c被指定之情 i 丨形。 i : Bd表示單元陣列B之列d被指定之情形。 |
I Ce表示單元陣列C之列e被指定之情形。 I ; Ce#表示單元陣列C之列e之新行#被指定之情形。 C e $表示單元陣列C之列e之新行$被指定之情形。 | Cf表示單元陣列C之列f被指定之情形。 1 / WE係指示此存取工作是否為讀出、或寫入之命令訊 號。因為此圖表示讀出工作,故命令訊號全部為” H"(高位; 準)。 ; I /5以31^1^1^^1'(11^1^)為資料被轉送後,不立即將字| 丨線為非有效而維持提升至次一命令之狀態之命令訊號。 | 丨/ S W指示以L·狀態維持字線有效狀態。 | I DM/BS(Data Mask Burst Stop)為關於資料輸出入之丨 |定時訊號°在讀出工作,'Η"被取進時’同步輸出如箭頭2 1 I I所示從1循環後之資料輸出成為高阻抗狀態。 | I rCLK係轉回時鐘訊號’從記憶體之資料輸出同步於此時| 鐘CLK ° 一般rCLK為同步時鐘CLK轉回記憶系統内重新從外 丨部輸入之同步時鐘CLK之延遲訊號(轉回時鐘方式)。 ! 轉回時鐘方式時,rCLK之相位對CLK延遲,惟在此表示 丨同位相=資料轉送為}時鐘循環2資料之所謂⑽以“心“ ! |DataRate)方式。 | 又、該定時圖中,以D表示輸入同步於時鐘“尺之記憶體|
第17頁 43 906^ j五、發明說明(14) :之輸入資料,以Q表示從同步於時鐘r CLK之記憶體之輸出 資料。惟、此乃為了說明方便上容易了解之故,而實際上 D與Q可使其成為使用同一資料匯流排之公共資料線。 i ;' | 命令循環與同步資料之輸出關係,如箭頭2 2所示為2 . 5 1
I I
i循環。即、從輸入命令至輸出資料止之時鐘數、所謂等待I i 時間為2. 5。 在第2圖所示「内部工作」,WLact係單元陣列内字線之! i | |上升期間。隨輸入位址之任意字線上升後,立即進行感測I 工作,從單元陣列可讀出資料。 i I 從單元陣列將同步長份之資料(本例為4位元)轉送給緩 i 衝器,同時開始單元資料之再儲存與位元線之均衡(均衡 | 時當然字線下拉)。其工作以RST&EQL表示。 ! 該第2圖之定時圖表示單元陣列A連續2次被存取,其次 ; ! i 丨鄰接單元陣列A+,其次單元陣列A與遙遠單元陣列β、C, | 而單元陣列内之頁存取,更為同單元陣列C之字線存取之 I -連_工作。 丨 在Same;S關係之單元陣列(同一單元陣列),WL與 1 RST&EQL之一連串工作絕不致有重疊情形。如上述、命令 i
| I i間之間隔Wac為3循環。
I 在Ne i ghbo r ; N關係之單元陣列(鄰接單元陣列),WL與 | RST&EQL之一連串工作有重疊亦可。如上述、命令間之間 隔Wac為2循環。 在Far ; F關係之單元陣列(遙遠單元陣列),若能接受存^ I取命令則因WL之工作開始 > 故從RST&EQL前半WL之工作重 1
第18頁 43 906 令 ;五、發明說明(15) | :疊。如上述、命令間之間隔Wac為1循環。 作丨
I 第3圖係本發明之第1圖(b)構造之SDRAM之資料寫入工,J !定時圖。與第2圖同樣、表示單元陣列久連續2次被存取、j :其次鄰接單元陣列A+,其次單元陣列A與遙遠單元陣列6取| i C,而單元陣列内之頁存取,更為同單元陣列C之字線存 f 丨之一連串工作。 丨 β 47内丨 比較第2圖之讀出工作定時圖所不同者,在於如圖τ :
i部工作所示,僅字線選擇之開始定時延遲一項。因在寫 i i $ 給 I 工作時,非從同步資料取入緩衝器,則無法將資料轉t 1 各感測放大器,更無法寫入各單元陣列之故。 ! 寫入工作之等待時間設與讀出工作相同之2 . 5。比讀出 ;
I工作遲3循環開始内部工作,以便從能接受同步資料之2位I 元份後進行内部工作。 i
I 又、DM/BS(Data Mask or Burst Stop)訊號,在寫入 作,'HM被取入時即如箭頭21所示,1循環後之同步資料被掩丨 蔽而資料無法被寫入對應之位址。 ^ ' 又、因係寫入工作故WE/訊號與第2圖逆相。資料當然同1 步於時鐘CLK如D所示被送至資料匯流排。 ; 以下說明構成如上述規格之記憶體之例。 i 第4圖係表示本發明之記憶體構造之基本3 2 Μ位元单70 j 塊之單元陣列構造。由3 2個1 Μ位元之單元陣列構成 (MCA卜32 )。1 Μ位元單元陣列係由51 2支字線(51 2WL )與2k丨 行( 204 8行)構成。 1 從各單元陣列將1對DQ線共同導出於1 6行。故、從單元
第19頁 43906 + i五、發明說明(16) ' —' —一 ----' I陣列方塊有全部1 2 8DQ對A眘祖蛣…=士士 , Λ ! - τ /η此 w耵為貝枓轉运而存在。考慮χ 1 6位 兀I 〇構造時,即每1個1/〇為_對。*該叫線群之構造,丨 被轉送之資料成為最大8位元之同步資料。 μ此種構造’參考第i圖⑻以每1支重疊DQ線來看,在各|’ i单兀陣列有1 6支行選擇線(CSL)做為分別從(6個感測放大 Is向1支本地DQ線之資料轉送開關存在。陣列選擇線 f
;(ASL),成為從被選擇之單元陣列之本地㈧線“卩對全部單 凡陣列連接共同重疊DQ線〇DQ之轉送開關。 I 第4圖中、選擇各單元陣列趴/11〜32用之位址,能以例如 丨陣列系之位址A1 6〜A 2 0之5位元表示。茲第4圖表示分類方 !法(i)、( i i )。 ! 就为類方法(丨)說明°茲稱單元陣列選擇之下位位元A1 6 !為N’A17為N-sup_ 。在後續存取命令間著眼於N(A16)與 | i N-sup.(A17)之位元變化,可進行Same(同一單元陣列)、! i Neighb〇r(鄰接單元陣列)、Far(遙遠單元陣列)之區別。 即、S a m e之陣列系位址(A 1 6、…A 2 0 ) 1位元亦不變化。 丨 F a r之N (此處為A 1 6 )不變化,而N以外之陣列系位址1位
I 元亦變化(例如紅42與[44之關係)。又、即使]\|變化惟|\|與 i N-sup.即A16與A17均不從1至〇或〇至1變化時,Ν與N-sup. 以外之位元變化(例如MC A 2與MCA 5之關係)。
Neighbor係上述以外之陣歹ij系位址變化。即、僅N(此處 j |係A 1 6 )變化(例如M C A1與M C A 2之關係)。或、N與N - s u p. | Sp、僅A16與A17同時變化(例如MCA2與MCA3之關係)。或、' · N與N-sup.均從1至〇或〇至1變化(例如MCA4與MCA5之關
第20頁 43906宁 丨五、發明說明(17) |係)。 方法(11)說明。分類方法(ii)使用以二進數表示 3續J構成之碼,即各二進數表示有先行者與僅i位元 之格雷碼。由在鄰接數間僅不變彳匕丨位元之格雷碼之 性,若A16至A2G中僅變化1位元則可判定為Nelghb0p2
位:以上變化為Far。當然!位元亦不變化則為s_ D 靖明上述第1圖⑴之各單元陣列控制電路CNTRLl及字 線解碼器DECi之要部。 第5圖係第1圖〇)中單元陣列控制電路CNTRU及字線解 碼器DEH-例之電路方塊圖。若為第4圖構造之則位元單 兀方塊之單元陣列,則該單元陣列控制電路CNTRU及字線 解碼器DECi分別構成32個。 陣列選擇解碼器201,輸入陣列系位址、表示命令輸入 之活化訊號ACT ,輸出Matchi、/ Matchi之互補訊號及 β N K i訊號。 字線控制部2 0 2及感測控制部2 〇3,被BNK i訊號控制。字 線控制部2 0 2輸出向字線解碼器DECi之控制訊號/RDpRC、 R DA CT。感測控制部2 0 3輸出向行開關選擇控制部2 〇 5之控 制訊號CENB i,感測放大電路部s/A之BSAN、SAP、各均衡 電路10、11、12之控制訊號EQL(以EQL為代表表示 S/AEQL 、C/AEQL1 、C/AEQL2)。 行開關選擇控制部2 0 5,用行位址與C E N B i及M a t c h i、/ Matchi之互補訊號產生CSL、ASL、ASW之各訊號。
字線解碼器DECi ,用列位址與控制訊號/RDPRC、RDACT
第21頁 43 9-6 五、發明說明(18) 控制各字線之選擇:。 入4f元陣列控制電路C N T R L i及字線解碼器D E C i ,由命 ^ =乙遲自動完成一連串工作,被控制。茲所謂之一 .2 u二即指接受位址、選擇字線、然後使字線為非有 ^I系均衡之工作。當然、在選擇字線中轉送以感 測放大Is放大之資料及再儲存對單元之資料。 ^下,舉具體例說明單元陣列控制電路CNTRU及字線解 碼器DEC 1之電路方塊内之主要電路構造。 第6圖係表示單元陣列控制電路CNTRLi中之陣列選擇解 碼器201之電路圖。非且閘30 U輸入第4圖所示陣列系之位 址A16〜A20之訊號。非且閘3〇丨3與位址Ai6〜A2〇之訊號之接 線’為一方便計、表示如接線表細。此接線在實際上如箭 頭p所不,配備位址A16~A2()之各互補線之32通接線。 該32通接線,各對應於設在第4圖所示單元陣列 MCA1〜MCA32之單元陣列控制電路CNTRL132配備(茲表示準 第4圖之分類方法(i )之接線)。 第6圖中、非且閘3〇ia之輸出為/ Mat chi。次段反相器 302a之輸出為Matchi °Matchi訊號與表示命令進入之循環 之ACT訊號被輸入非且閘3〇5a。非且閘3〇5a之輸出被輸入 非且閘3 0 6 a,成為正反器之置位輸入。非且閘3 〇 6 a之輸出 為ΒΝΠ。 又、BNKi訊號,藉延遲元件3〇7成為pRCi訊號。pRCl訊 號藉反相器3 03a被輪入非且閘3 0 4a ,成為正反器之重設輸 入
第22頁 43906^ I五、發明說明(19) I 此種陣列選擇解碼器201,同步於ACT訊號(脈衝訊號)* M at chi訊號為"H"(高位準)之對應單元陣歹丨J之BNKi訊號上 丨升成"H11 ’在一定延遲後MK 1訊號下拉成"L"(低位準)。 即、ACT訊號與Matchi訊號,均從"Η11至ACT訊號下拉而 i i 非且閘3 0 5 a之輸出成為"Η",惟其後從BNKi訊號之"L"向 」
I :之變化由藉延遲元件3 0 7延遲同樣變化之PRCi訊號使反: |相器30 3a之輸出從Ηπ變化為11 L”止,正反器之輸出保持 | | " H"。反相器303 a之輸出成為M LM時,因正反器之非且閘 | i 3 0 6a之2輸出均成為"H",故BNKi訊號從"H"變化為',L"。 第7圖(a〜c)係構成單元陣列控制電路CNTRLi中之行開關| |選擇控制部2 0 5之一部分電路圖’即表示產生行選擇線CSL '訊號之電路構造。 | 前述第4圖、構成設置1 6支行選擇線(CSL)做為分別從1 6 i個感測放大器向本地DQ線LDQ之資料轉送開關。故、能以4 j 位元分配16支行之位址。茲將其位址為A3至“。 就第7圖(a )之電路加以說明。非且閘5 〇 1輸入行系位址 之一部分A3〜A6之訊號。在非且閘5〇ι之輸入前段分別設有 延遲元件502。非且閘5013之輸出藉反相器5〇3成為訊號 1 :ΥΑ(0 ; 15) 。 | ! · | 又、(0 ’ 1 5 )指γ A訊號分別存在1 6個之意。即、第7圖 丨 i (a)構造之部件’每】個單元陣列有位址A3〜A6之組合份、: i即1 6個存在<< I ί | 上述非且閘501與位址A3〜A6之訊號之接線表示G2,為方: 便4、與刖述第6圖之接線表示ς ί所說明者相同。即、位
第23頁 43 906 + --- - ------------------- -------- 丨玉、發明說明(20) 丨 j : 丨址A3〜A6之各互補線之ι6通組合接線,分別對第7圖(a)構| 丨造之1 6個部件配備, 丨 ! !
就第7圖(b)之電路加以說明。非或閘505輪入/Matchi訊I 號與/ CENBi訊號(CENBi之反轉訊號)。非或閘5〇6輸入 Matchi讯號與/CENBi訊號。非或閘5 0 5之輸出為非或閘5〇7 之一個輸入。非或閘506之輸出為非或閘508之一個輸入。' 非或閘5 0 8之輸出為非或閘5 〇 7之一個輸入。非或閘5 〇 7 |之輸出為非或閘508之一個輸入。更又、非或閘508輪入 | /CENBi訊號。非或閘5〇8之輸出為sw〇Ni訊號。 丨 C E N B i訊號係前述第5圖之電路之從感測控制部2 〇 3之訊i |號。感測控制部20 3之具體電路例予以省略。(:£:1^〗訊號係(| 接受BNKi訊號所發之行之致能訊號。 Τ ί
即、第7圖(b)之電路,若cENBi訊號為_,Η" ( /CENBi為 I n L”)時,SWONi訊號被置位於"η”。又、若CENBi訊號為 L ( /CENBi為H1')時,SWONi訊號即依從Matchi訊號。 丨 就第7圖(c )之電路加以說明。或閘51丨―〗輸入訊號⑽⑽‘ j |與訊號SWONi-卜茲所謂訊號別⑽卜}係對使用訊號㈣⑽丨1 ! I之單元陣列鄰接一方之單元陣列所用訊號。即、訊號 :SffONi-Ι為在單元陣列控制電路CENTRLi-Ι内產生之訊欺。| 非且閘51 2-1輸出或閘511-1並輸入訊號γΑ(0 ; 7)。^ ' 閘512-1之輸出藉反相器51 3-1產生訊號CSL(〇 ; 7)。 | 又、(〇 ;7)指隨8個訊號ΥΑ(0 ;7)準備8個CSL訊號之 :意。即、設有8個由511-1、512-1、513-1構成之電路部 件。
第24頁 43906^. I五、發明說明(21) 或閘51卜2輸入訊號SWONi與訊號SWONi+1。兹所謂訊號 |
;SWONi + Ι係對使用訊號SWONi之單元陣列鄰接另一方之單元| i陣列所用訊號。即、訊號SWONi + l為在單元陣列控制電路 |· CNTRLi+1内產生之訊號。 I ! 非且閘512-2輸出或閘511-2並輸入訊號YA(8; 15)。非!' 且閘512-2之輸出藉反相器513-2產生訊號CSL(8 ; 1 5)。 I 又、U ; 1 5)指隨8個訊號YA(8 ; 1 5)準備8個CSL訊號之 -意。即、設有8個由5U-2、512-2、513-2構成之電路部 I件。 丨 第8圖(a~ d )係表示字線解碼器DEC i之電路圖。如前述第: :4圖所示’各單元陣列係由5丨2支字線(5丨2WL )構成。故能 以9位元分配一個單元陣列内各字線之位址.茲將其位址 i 為 A 7 至 A 1 5。 就第8圖(a)之電路加以說明。節點4〇由P通道MOSFET401丨
I 之導通預先被預充電至高電位Vboot。由N通道MOSFET405 j :之導通供給接地電位時,節點4 〇輸入字線位址之一部分 丨 |
A7〜A9之说號’獲得非且邏輯。 I i ! | M〇SFET401、405之閘控制訊號/RDPRC、RDACT由第5圖之i 字線控制部2 0 2供給。關於字線控制部2 〇 2省略具體例。訊’ 號/RDPRC係例如同步於BNKi訊號之預充電訊號。訊號 ;RDACT係在位址A 7〜A 9之解碼期間供給接地電位之控制訊 | 號。 卜 I 即、串聯連接之MOSFET40 2〜40 4將位址A7~A9之訊號輸入卜 各閘極’若全部接通則接地電位"L |’ 、只要有一個斷開則 j
第25頁 43 906^, 五、發明說明(22) |尚電位Vboot之"H·1成為節點40之位準。 | 節點40之位準被閂鎖電路閂鎖。閂鎖輸出藉2個反相器 | ;IV1、I V2成為訊號WLDR(〇 ;7),並藉上述反相器IV1成為 丨: !訊號/WLDR(0 : 7)。 | ; 又、(0 ; 7 )指分別存在8個WLDR及/WLDR訊號之意。即、_ |苐8圖(a)構造之部件’有位址A 7 ~A9之組合份、即8個存 : 在。 [
I 上述MOSFET402〜404之各閘極與位址A7〜A9之訊號之接線I 表示G3 ’為方便計、與前述第6圖之接線表示G1說明者相 | I同。即、位址A 7〜A 9之各互補線之8通組合接線,分別對第 ί 8圖(a)構造之8個部件配備。 : I 第8圖(b)之電路、使用剩餘字線之位aA10〜A15。非且 | 閘4〇6a取位址A1 0與A1 1之模式之非且邏輯。非且聞4〇6a之| 輸出藉反相器IVa成為PXA(0;3)。 : 非且閘40 6 b取位址A12與A13之模式之非且邏輯。非且門1 |406b之輸出藉反相器ivb成為PXB(0;3)。 ": I 非且閘406c取位址Α14與Α15之模式之非且邏輯。北 ! 外間 I 406c之輸出藉反相器iVc成為PXC(0 ;3)。 | 又、各(〇 ; 3)係指PXA、PXB、PXC訊號分別存在4個之 i !意。即第8圖(b )構造之部件,有位址之組合份、g 叫谷4個· ;存在。 i : 即、上述非且閘406a與位址A10〜All之訊號之接線f八 | G4 ’為方便計 '與前述第6圖之接線表示G1說明者相^不 :即、位址A10〜All之各互補線之4通組合接線,分2|丨血° i 乃別對非且 1
第26頁 43 906 + -------------- 丨五、發明說明(23) I閘40“及反相器Iva構成之4個部件配備。 | 又、關於非且閘406b與位址A12〜A13之訊號之接線表示 | i G5、非且閘4〇6c與位址A14〜A15之訊號之接線表示G6,亦 與上述接線表示G4之說明同樣配備^ : 就第8圖(c )之電路加以說明。節點41由p通道MOSFET4 0 7 1 |之導通預先被預充電至高電位Vboot 〇由N通道M0SFET411 !之導通供給接地電位時,節點41取pxa(〇 ; 3)、PXB(0 ; ' 3)、PXC(0;3)各訊號之模式非且邏輯。 丨 ; MOSFET4〇7、411之閉控制訊號/RDPRC、RDACT係與第8圖 (a)說明者同樣訊號。即、訊號/ RDp RC係例如同步於βΝ κ丨 訊號之預充電訊號。訊號RDPRC為位址A7〜A9之解碼期間, ;供給接地電位之控制訊號。 I ; 即、串聯連接之N通道MOSFET4 0 8〜411,由ΡΧΑ(0 ;3)、 P ( 0 ; 3 )、PXC ( 0 ; 3 )各訊號之閘極控制,若全部接通則1 i接地電位” L"、只要有一個斷開則高電位Vboot之"H”成為 i節點4 1之位準。 ! 節點41之位準被閂鎖電路閂鎖。閂鎖輸出藉2個反相器 | I V3成為訊號/RDC( 0 ; 63 )又、(〇 ; 63)指/ RDC訊號有64個| 1存在之意。即、第8圖(c)構造之部件,有ΡΧΑ(0 ; 3)、 PXB(0 : 3)、PXC(0 ; 3)各訊號之組合份、即有64個存在。i 丨就第8圖(d)之電路加以說明。p通道m〇sfET413 ,將訊號| :WLDR(0 ; 7)之位準供給其源極s n通道M0SFET414,將接地1 電位供給其源極。 丨 M0SFET413與4 14,均被訊號/RDC(0 ; 63)閘控制。在
第27頁 4 3 90 6^ I "^^ -------—^-_____ i五、發明說明(24) — 丨M0SFET413與414之波極之連接節點43與接地電位間,連 丨 :N通道M0SFET415之導通路徑。將訊號WLDR(0;7)之位準接i 丨給M0SFET415之閘極。 ’供: ! 連接節點43之位準成為字線驅動訊號(0 ;511)。又、 i | ( 0 ; 5 1 1 )指字線驅動訊號有字線支數份5丨2個存在之意。 |即、第8圖(d)構成之部件,有/RDC(〇;63)、1 i ( /WLDR ( 0 ; 3 )係一義決定)之各訊號之組合份、即有 ); 存在。 12個f
I 第9圖係第5圖所示單元陣列控制電路CNTRLi及字線解石; :器DEC1之電路工作波形圖。第6圖亦表示第8圖之電路構^ I |所示主要内部訊號。同步於時鐘CLK供給命令,發出仏丁 =; 號依位址Αι(茲為列位址 '陣列系位址、行系位址)電路工丨 i作。 : I ^上述感測控制部203之訊號不加詳述,惟表示感測放丨 丨大器之工作活化訊號之BSAN、SAP。又、省略EQL之各控制1 丨訊號’惟假定例如成為各訊號S/AEQL、C/AEQL1、C/AEQL2 | 之有效之開始定時為相同。而至少S/AEQL比C/AEQU、 丨 C/AEQL2早完成有效之時間,在能與一定位元線連接前利 丨 :用於次一存取。 ; 又 '單兀陣列控制電路CNTRL _].為不與單元陣列控制電路: i CNTRL 1之單το陣列鄰接之遙遠單元陣列之單元陣列控制電; 路。CNTRL j以從第2命令如圖示之CNTRLi之工作同樣波形: 工作。 ! 第1 0圖係由如上述構造之32M位元基本方塊構成5 1 2M位
第28頁 43906令 五,發明說明(25) 元記憶體之單元陣列設計方塊圖。即、將如第4圖所示32M丨 位元單元陣列做為1方塊如圖配置丨6個構成。為指定各方 塊需4位元之位址β 第1 1圖係構成5 1 2 Μ位元位址之2 5位元角色。如第4圖說 明、1支字線分別藉記憶單元連接在2k(2048支)之行。即 丨 此等行構成1 6位元I / 〇份之頁。即、1 2 8 D Q對(本地D Q線對) :中8 DQ對構成1個I/O。 故、以A0至A6之7位元構成行系位址。此中、A0至A2之3 i 位元表示同步位址。因8 DQ對為1個I/O,故最大成為8位 i 元同步。剩餘之A3至A6構成頁位址。 丨 茲說明列系之位址。此例因單元陣列由5 1 2支字線構 :成,故人7至人15之9位元成為同一單元陣列Same内字線之位 址。 丨
I 其次、說明列系之位址。A16至A20之5位元成為識別32M丨 位元單元陣列方塊内單元陣列之位址β其中、A 1 6與A丨7為 判疋S a m e (同一單元陣列)、N e i g h b o r (鄰接單元陣列)、丨 F ar (遙遠單元陣列)用中心之位元。該位址之關係如第4圖i !有關之說明。 | ' 剩餘A1 8至A20係關於Far之位元。又、A21至A24之4位元 為指定構成5 1 2 Μ位元記憶體中3 2 Μ位元方塊之一個用之方 塊位址。 ! 附帶、Α1 6至Α20若採用格雷碼,則從陣列系位址位元減| 方塊位址之剩下位元之1位元變化之有無,可利用於 丨 N e i g h b 〇 r之判定。 丨
第29頁 4 3 90 6 今 丨五、發明說明(26) 可是、以上單元陣列之構造,設定構成3 2M單元陣列方 : 塊(第4圖)之物理上單元陣列之最小單位、即準1 Μ位元之 物理單元陣列之位址。 | 但、依如何設定字線位址之一致,3 2 Μ單元陣列方塊中 i
邏輯上一個單元陣列,成為物理單元陣列之大小以上。由.1 此可提高記憶體之自由度。 I 其次、舉將冗餘配備於單元陣列之情形為例說明。與之Ί 丨前同樣、用第4圖或第10圖構造之單元陣列說明。各單元
! I |陣列除5 1 2支字線外具有1支以上成為不良處理字線(以 I下、稱不良字線)更換用預備字線。 例如、更換不良字線時,倘將預備字線限定在物理上最i
I 小之單元陣列内,則與如以前說明之在3 2M位元方塊内3 2 1 個單元陣列之物理構造一致。
I 上述情形、更換不良字線分別被限定在小單元陣列内。!
I 結果、集中於一個單元陣列内發生不良情形時,無法更換丨 I預備品,冗餘無法有效發揮功能。 : 一方面、若使其在鄰接2個單元陣列間能自由更換預備 !字線與不良字線時,不良字線之更換自由度成為上述倍 數,冗餘更能有效發揮功能。 故、若使其成為32M位元方塊之單元陣列全部字線,均 : 可與任何單元陣列之預備字線更換之系統,則冗餘之功能 I為最大。將此付之實施、依不良狀況決定將多大範圍之單
I |元陣列做為共同預備品更換,即可實現不浪費之記憶系 i :統。 丨
第30頁 43 906 + 五、發明說明(27) 即、由設定隨冗餘之使用頻率之位址,而將可改變邏輯 單元陣列大小之記憶系統概念適用於本發明。 ! i ! 由上述構造、若無不良情形則使單元陣列數為最大(使 :其與物理單元陣列一致)。又、有不良情形時,則隨不良 | !狀況減少邏輯單元陣列數。如此、可確保良好記憶設備之 ] 產品 ° 第1 2圖(a)〜(f )係表示分別隨不良狀況設定之邏輯單元 ! | i陣列之概念圖。 i I 第12圖(a)係所有不良更換關閉在物理單元陣列内之情 1
1 I 形。邏輯單元陣列與物理單元陣列一致。與第11圖之構造 相同。 ; ! 第12圖(b)係能在2個物理單元陣列間自由更換不良之情! ; ; 形。假設、設定準如第1 2圖(a )之物理單元陣列之字線位 址時,僅由位址並無法決定將預備字線歸屬於2個合併之 ;物理單元陣列中之那一個單元陣列D故、需要邏輯位址之 映射,俾使以斜線區別之各2個物理單元陣列相當於一個 ;邏輯單元陣列。 . i 第1 2圖(c )係能在4個物理單元陣列間自由更換不良之情 :形。假設、設定準如第1 2圖(a )之物理單元陣列之字線位 i |址時,僅由位址並無法決定將預備字線歸屬於4個合併之 i |物理單元陣列中之那一個單元陣列。故、需要邏輯位址之 : i 映射,俾使以斜線區別之各4個物理單元陣列相當於一個 i邏輯單元陣列。 第12圖(d)係能在8個物理單元陣列間自由更換不良之情:
第31頁 43906^ 五、發明說明(28) 形。假設、設定準如第12圖(a)之物理單元陣列之字線位 址時,僅由位址並無法決定將預備字線歸屬於8個合併之 ;物理單元陣列中之那一個單元陣列。故、需要邏輯位址之 1映射,俾使以斜線區別之各8個物理單元陣列相當於一個 邏輯單元陣列。 _i 第12圖(e)係能在16個物理單元陣列間自由更換不良之 1 !情形。假設、設定準如第12圖(a)之物理單元陣列之字線 、 位址時,僅由位址並無法決定將預備字線歸屬於16個合併 : | 之物理單元陣列中之那一個單元陣列。故、需要邏輯位址 之映射,俾使以斜線區別之各1 6個物理單元陣列相當於一 個邏輯單元陣列。 | • i 第1 2圖(f )係能在3 2 Μ位元方塊全部之物理單元陣列間自 由更換不良之情形。假設、設定準如第12圖(a)之物理單 元陣列之字線位址時,僅由位址並無法決定方塊全部之物 ! 理單元陣列中之那一個單元陣列。故、需要邏輯位址之映 | !射,俾使方塊全部之物理單元陣列相當於一個邏輯單元陣
i I i列。 第1 3圖(a)〜(f )係分別對應上述第1 2圖(a )〜(f ),表示列 系位址之分配概念圖。茲為說明計、省略行系位址。
I 分別設定準上述第1 2圖(a ) ~ ( f )所示各邏輯單元陣列之 丨 ! i位址。又、隨需要設實現高速循環用之Same(同一單元陣 |列)、Neighb〇r(鄰接單元陣列)、Far(遙遠單元陣列)之 判定位元。 j ! 應注目者、由第12圖(a)變遷至第12圖(f),構成一個邏
第32頁 43 906 + Γ "~' 一 — '^-~~! I五、發明說明(29) 丨 輯單元陣列之物理單元陣列數逐漸增加。結果、第1 3圖 (a)變遷至第1 3圖(f )時,必然、S a m e之字線位址之位元增 ; j i加,N與N-sup.之位元移動至更上位。至於第13圖(f)已無丨 鄰接單元陣列之概念。 如此、由位址之分配可知對應記憶工作之單元陣列構 」 !造。未圖示之記憶控制器隨該位址之分配,變更陣列系位 i I址之位元範圍。由此、可判定有關存取對象之單元陣列之— Same 'Neighbor、Far。又、利用格雷碼時,除方塊位址 之陣列系位址僅變化1位元時,成為N e i g h b 〇 r。 j 依上述構造,在單元陣列内同時被感測之單元所屬字線; :為不良時,可與預備字線更換。將含該預備字線之單元陣 !列做為新單元陣列以決定同一單元陣列、鄰接單元陣 列、遙遠單元陣列。因此、不管冗餘被使用與否,由本發i 丨明提供之命令間循環之規定使記憶體工作。
; I 如以上說明,依本發明可使任意位址存取命令間循環數 | ;為最小。因由特定之位址變化判別在記憶體之控制器(例 i i !如cpu等)側,存取之單元陣列之位置關係(為同一單元陣 |列間之存取、或鄰接單元陣列間之存取、或遙遠單元陣列 之存取),並能以必要最小限度之循環規定存取命令之進 i 丨入記憶體側定時之故。因此、大幅提高資料轉送效率。 ! ] 丨[發明之效果] 如以上說明,因依本發明由位址之變化判別存取之單元 ! i 陣列之位置關係並使命令間循環數最適化為必要最小限 j :度,故可提供大幅提高資料轉送效率之高速循環時鐘同步:
第33頁 ’ 43 906^ 五、發明說明(30) 1記憶體及記憶系統。 圖式之簡單說明: ; 第1圖(a)係依照本發明之記憶系統概念圖,(b)係本發 ;明有關之SDRAM要部電路方塊圖。 ! 第2圖係本發明之第1圖構造之SDRAM之資料讀出工作定 .i 時圖。 丨 第3圖係本發明之第1圖構造之SDRAM之資料寫入工作定 ) 時圖。 | 第4圖係表示本發明之記憶體構造之基本32M位元單元方 |塊之單元陣列構造方塊圖。 第5圖係第1圖中單元陣列控制電路及字線解碼器一例之I 電路方塊圖。 ! 第6圖係第5圖内之一部分電路圖。 ! 第7圖(a)〜(c )係第5圖内之一部分電路圖。 i : 第8圖(a)〜(d)係第5圖内之一部分電路圖。 |
第9圖係第5圖構造之電路工作波形圖。 I
I 第10圖係本發明有關由32M位元基本方塊構成512M位元 !記憶體之單元陣列設計方塊圖。 第1 1圖係構成5 1 2 Μ位元位址之2 5位元角色概念圖。 ! i 第12圖(a)〜(f)係由位址構造表示分別隨不良狀況設定 i j 之邏輯單元陣列之概念圖。 第1 3圖(a)〜(f )係分別對應上述第1 2圖(a )〜(f ),表示列 系位址之分配概念圖。
第34頁 43 906 + 五、發明說明¢31) 圖號說明: 9 * · DQ閘電路部 I 10、11、12. .·均衡電路
1 0 1、1 0 2、1 1 1、1 1 2、1 1 3、1 2 1、1 2 2 ' 1 2 3 · · · P 通 道M0SFET
31 、32 、33 、34 、93 、94 、103 、104 >105 · · ·Ν通道 MOSFET 丨 51 · · ^時鐘緩衝器
I 丨 5 2 ...接收機 5 3 ...命令解碼器 5 4 ·· •控制訊號產生電路 S/A. ·,感測放大電路部 CNTRLi . . ·單元陣列控制電路 DEC i · . ·字線解碼器 LDQ、BLDQ . ·.本地DQ 線 ODQ 、 B0DQ ...重疊DQ 線 MC · ·.記憶單元
第35頁
Claims (1)
- 4 3 906 + 六、申請專利範圍 1. 一種高速循環時鐘同步記憶體,其特徵在於包含: I 多數單元陣列,分別由多數記憶單元構成; I 感測放大電路部,前述單元陣列間共有; 單元陣列控制電路,為指定任意前述記憶單元同時輸入 丨列及行位址並每前述多數單元陣列獨立存取工作加以控 」 丨制;及 I 丨 前述多數單元陣列之位址構造,可對隨第1命令取進之 前述位址由隨後續第2命令取進之前述位址之特定位元變 化之有無判定前述第1、第2命令之各存取為同一單元陣列 内之存取、或鄰接單元陣列間之存取、或遙遠單元陣列間 :之存取; ! 前述第1、第2命令間之時鐘循環數滿足同一單元陣列内 ! ^鄰接單元陣列間^遙遠單元陣列間之大小關係。 丨 2.如申請專利範圍第1項之高速循環時鐘同步記憶體, ; .其中包含:指定同步於時鐘取進前述命令之循環用之指示i I至少在其時鐘半週期前期間繼續維持一定位準之命令取進丨 定時之訊號。 I ! 3.如申請專利範圍第1項之高速循環時鐘同步記憶體其 :中包含:由前述命令供給前頭單元陣列之位址時即可存取 丨後續位址之同步存取工作。 ! 4,如申請專利範圍第1項之高速循環時鐘同步記憶體, 丨 ;其中供給前述命令至進行資料授受之時鐘循環期間之等待; 丨時間為相同之資料讀出工作與資料讀進工作。 | 5,如申請專利範圍第1項之高速循環時鐘同步記憶體, 丨第36頁 4 3 90 6 六、申請專利範圍 : I 其中前述位址構造,表示前述單元陣列各物理位置,並使丨 :用鄰接單元陣列間僅變化1位元之格雷碼予以編碼° I 6. 如申請專利範圍第1項之高速循環時鐘同步記憶體, I |其中包含:在前述單元陣列於前述感測放大電路部同時被 |感測之單元所屬字線為不良處理時更換之至少一個預備字 !線,並由前述位址構造可將能更換為任意預備字線之單元 陣列做為新單元陣列以決定同一單元陣列、鄰接單元陣 ‘ 列、遙遠單元陣列。 7. —種高速循環時鐘同步記憶體,其特徵在於包含: 多數單元陣列,分別由多數記憶單元構成; 感測放大電路部,前述單元陣列間共有;及 丨 單元陣列控制電路,為指定任意前述記憶單元同時輸入 !列及行位址並每前述多數單元陣列獨立存取工作加以控 :制; . I 使用指定同步於時鐘取進前述命令之循環用之指示至少 在其時鐘半週期前期間繼續維持一定位準之命令取進定時 I之訊號1並具有供給前頭單元陣列之位址時即可存取後續丨 | I 丨位址之同步存取工作° 1 8. 如申請專利範圍第7項之高速循環時鐘同步記憶體, ;其中關於前述命令之取進,可對隨第1命令取進之前述位 :址由隨後續第2命令取進之前述位址之特定位元變化之有 :無判定前述第1、第2命令之各存取為同一單元陣列内之存 丨取、或鄰接單元陣列間之存取、或遙遠單元陣列間之存 取,又前述第1、第2命令間之時鐘循環數滿足同一單元陣第37頁 4 3 906 ^. I六、申請專利範圍 I 列内2鄰接單元陣列間g遙遠單元陣列間之大小關係。 9.如申請專利範圍第7項之高速循環時鐘同步記憶體其 中供給前述命令至進行資料授受之時鐘循環期間之等待時 :間為相同之資料讀出工作與資料讀進工作。 1 0.如申請專利範圍第8項之高速循環時鐘同步記憶體,-i 其中使用表示前述單元陣列物理位置之位址在鄰接單元陣 列間僅變化1位元之格雷碼予以編碼。 j 1 1.如申請專利範圍第1 0項之高速循環時鐘同步記憶 I 體,包含:在前述單元陣列於前述感測放大電路部同時被 I 感測之單元所屬字線為不良處理時更換之至少一個預備字1 線,並具有:可更換為某預備字線之字線單元陣列做為新 單元陣列以決定同一單元陣列、鄰接單元陣列、遙遠單元 丨陣列之位址。 ! 12. —種高速循環時鐘同步記憶體之記憶系統,其特徵 在於包含: 記憶部,具有由多數記憶單元構成之多數單元陣列並為1 :指定任意前述記憶單元同時輸入列及行位址且每前述多數 ! ! 單元陣列獨立存取工作加以控制;及 ! 記憶控制部,同時將同步於時鐘訊號選擇前述記憶部内 I任意記憶單元用之位址訊號及控制前述記憶部用之命令訊丨 號供給前述記憶部; : 前述記憶控制部,由隨向前述記憶部之第1命令取進之 位址訊號與隨後續第2命令取進之位址訊號之特定位元之 變化,以改變前述第1與第2命令間之時鐘循環數。第38頁 4 3 906 + I六、申請專利範圍 13.如申請專利範圍第12項之高速循環時鐘同步記憶體 |之記憶系統,其中前述記憶控制部,將指定取進前述命令i 訊號於前述記憶部之循環用之指示命令取進定時之訊號供I- ! 給前述記憶部。 | : 1 4.如申請專利範圍第1 3項之高速循環時鐘同步記憶體 」 i ! 之記憶系統,其中前述記憶控制部,判別:前述第1、第2 命令之各存取為同一單元陣列内之存取、或鄰接單元陣列 |間之存取、或遙遠單元陣列間之存取,並控制指示前述命 |令取進定時之訊號使前述第1、第2命令間之循環數滿足同 :一單元陣列内^鄰接單元陣列間2遙遠單元陣列間之大小 關係。 I . 15,如申請專利範圍第12或第14項之高速循環時鐘同步 ί 記憶體之記憶系統,其中前述記憶控制部,可對前述記憶 i 部由前述命令供給前頭單元陣列之位址時即可存取後續位 i i址之同步存取工作之控制。 I I 丨 16.如申請專利範圍第12項之高速循環時鐘同步記憶體 j 之記憶系統,其中前述記憶控制部之對前述記憶部之前述 I ; 命令之供給至授受資料之時鐘循環期間之等待時間,為相丨 ;同之資料讀出工作與資料讀進工作,加以控制。 丨 | 1 7.如申請專利範圍第1 2 .項之高速循環時鐘同步記憶體 丨 j 之記憶系統,其中前述記憶部,使用表示前述單元陣列物 j ί l i理位置之位址在鄰接單元陣列間僅變化1位元之格雷碼予 ! I 以編碼。 | 1 8.如申請專利範圍第1 4項之高速循環時鐘同步記憶體第39頁 4 3 906 + 六、申請專利範圍 之記憶系統,其中前述記憶部,包含:在前述單元陣列於 前述感測放大電路部同時被感測之單元所屬字線為不良處 |理時更換之至少一個預備字線,又、前述記憶控制部可將 '由前述位址訊號能更換為任意預備字線之字線單元陣列做. 為新單元陣列以決定同一單元陣列、鄰接單元陣列、遙遠 I , 單元陣列。 ; 1 9.如申請專利範圍第1 5項之記憶系統,其中前述記憶 ] i ! |部,包含:在前述單元陣列於前述感測放大電路部同時被 1感測之單元所屬字線為不良處理時更換之至少一個預備字 I 線,又、前述記憶控制部可將由前述位址訊號能更換為任 意預備字線之字線單元陣列做為新單元陣列以決定前述第 I 1命令與前述第2命令間之時鐘循環數。 I 1 2 0 . —種高速循環時鐘同步記憶體,其特徵在於包含: 多數單元陣列,分別由多數記憶單元構成; 感測放大電路部,由鄰接單元陣列間共有;及 | 單元陣列控制電路,指定前述記憶單元中所需者用之位 址資訊訊號並接受依前述位址格式構成之位址資訊訊號而ί I依前述位址資訊訊號控制前述感測放大電路; . j 前述多數單元陣列,依多數位元而成之位址格式被定 位; : 當第1命令與該第1命令後續之第2命令提供給該記憶體 | I時,前述位址格式之一定位元,由於比較隨該第1命令提 I I供之第1位址資訊訊號與隨該第2命令提供之第2位址資訊 !訊號,以提供識別對應第1位址資訊訊號之第1單元陣列與第40頁 43 906 j .六、申請專利範圍 |對應第2位址資訊訊號之第2單元陣列為同一單元陣列否、 |或具有共同感測放大部之鄰接單元陣列否、或未具有共同 I 丨感測放大部之遙遠單元陣列否用資訊。 丨 21.如申請專利範圍第20項之高速循環時鐘同步記憶 i ! ; 體,依前述第1單元陣列與前述第2單元陣列為同一單元陣」 |列否、或鄰接單元陣列否、或遙遠單元陣列否,對應前述 :第1位址資訊訊號之第1命令輸入後至對應前述第2位址資 ] I 1 ! 訊訊號之第2命令供給之命令循環數不同。 2 2.如申請專利範圍第2 1項之高速循環時鐘同步記憶 丨體,其中前述位址格式之一定位元,包含:遙遠單元陣列 | : I識別位元,表示遙遠單元陣列否之至少由1位元而成;及 鄰接單元陣列識別位元,表示鄰接單元陣列否之至少由2 I ! i 位元而成。 I 2 3.如申請專利範圍第2 2項之高速循環時鐘同步記憶 I !體,其中前述位址格式係用格雷碼決定。 | 24.如申請專利範圍第23項之高速循環時鐘同步記憶 體,在比較前述第1位址資訊訊號與前述第2位址資訊訊號 :時,若前述遙遠陣列識別位元及前述鄰接陣列識別位元相丨 ;同則前述第1單元陣列與前述第2單元陣列為同一單元陣 ! . !列,而若前述遙遠陣列識別位元及前述鄰接陣列識別位元 I I中之任一僅差1位元時則前述第1單元陣列與前述第2單元 !陣列為鄰接之單元陣列,又若前述遙遠陣列識別位元及前 述鄰接陣列識別位元中至少1位元不同時則前述第1單元陣i 列與前述第2單元陣列為遙遠之單元陣列。第41頁 4 3 906 + 六、申請專利範圍 2 5.如申請專利範圍第2 1項之高速循環時鐘同步記憶 體,其中前述位址格式之一定位元,包含特定同一單元内 I字線之任一用之至少由1位元而成之字線識別位元,前述 ;多數記憶單元陣列分別具有至少一個預備字線,一定數之 鄰接單元陣列分別構成一個邏輯單元陣列,該邏輯單元陣 列内之不良字線均可更換該邏輯單元陣列所含任何單元陣 :列之任何預備字線,前述遙遠單元陣列識別位元之位元數 !及前述字線識別位元依構成前述邏輯單元陣列之單元陣列 1數決定。 26.如申請專利範圍第25項之高速循環時鐘同步記憶 ;體,其中前述各單元陣列具有2L支字線,前述單元陣列之 I總數為2M個,構成前述一個邏輯單元陣列之單元陣列數為 2N'個時,前述遙遠單元陣列識別位元之位元數為2M-2-N個, 前述字線識別位元之位元數為2UfI個為特徵,Μ 2 4且N 2 1 ° ! 27.如申請專利範圍第25項之高速循環時鐘同步記憶 I i體,其中構成前述鄰接單元陣列識別位元之位元數為比構 成前述字線識別位元之位元上位之位元,構成前述遙遠單 元陣列識別位元之位元為比構成前述鄰接單元陣列識別位 元之位元上位之位元。 i 28. —種高速循環時鐘同步記憶體之記憶系統,其特徵 在於包含: 丨 高速循環時鐘同步記憶體,至少1個申請專利範圍第21 項者,及第42頁 4 3 90 6 ^. 六、申請專利範圍 i 記憶控制部,控制前述至少1個申請專利範圍第2 1項之 I. 高速循環時鐘同步記憶體用; | 前述記憶控制部件依前述位址格式之一定位元提供之資 I 1訊1決定前述第1命令與前述第2命令間之命令循環。 、 29.如申請專利範圍第28項之高速循環時鐘同步記憶體 · 丨之記憶系統,其中前述第1命令與第2命令間之命令循環滿 丨足以下關係: ’丨 I I 同一單元陣列被存取時之命令循環2鄰接單元陣列被存i 取時之命令循環2遙遠單元陣列被存取時之命令循環。第43頁
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