TW437013B - Semiconductor memory device and its manufacture - Google Patents

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士:·； η ϊΐ 义:) !] .1 if; ί: A 印 4 A7 B7 437 0 1 3 五、發明説明 本發明係有關一種半導體記憶裝置及其製造方法，詳 細是有關特別適於微細且記憶保持時間長的動態（R A Μ )隨機接達記憶器（Dynamic Random Access Memory ;以 下稱D R A Μ )之半導體記憶裝置及容易形成此種半導體 記憶裝置之半導體記憶裝置之製造方法。 習知，於三年中實現提高四倍的集成度：現在集成度 己完成1 6M位元及6 4^立元的DRAM的量產，更計畫 將集成度做G位元的D RAM量產；此種高集成化，是將 元件的平面尺寸和深度尺寸利用微細化達成的；但是，起 因於隨著微細化可儲存的電荷量減少的訊號對雜訊（S N )比的降低，或α線入射的訊號反轉等障礙明顯化，可靠 性的維持成爲一大課題。 因此，強烈的希望能增加儲存容量之記憶格，譬如於 日本特開昭第53-108392號（特公昭第6 1 -5 5 5 2 8號）係記載著第1 5圖所示的構造；該構造的 記憶格，是期待將電荷儲存電容器的一部分做成被稱爲具 有堆疊在開關用電晶體或元件分離絕膜上的構造的積層容 量型格（S T C格：Stacked capacitor cell )之記憶格，取 代習知的平面型電容器格。 於第15圖中，符號分別表示2.1是半導體基板， 2 . 2是元件間分離絕綠膜，2.3是開關用電晶體的通道部 分，2 · 4，2 · 5是雜質擴散層，，2 _ 6是閘絕緣膜，2 . 7 是成爲開關用電晶體的閘電極之字元線，2.9位元線， 2.1 0 ’ 2_1 4是層間絕緣膜，2.1 1是電荷儲存電容 本纸張尺度適州中阄囚家標夸（（、NS ) Λ4说格（210X297公釐） {誚圪閲請评而之注意事項再4¾本頁) 腺 -4-

I s 437 0 1 3 A7 ____B7_ 五、發明説明& ) 器的下部電極，2.1 2是電荷儲存電容器之感應體膜， *； 2.1 3是電荷儲存電容器的屏極電極（上部電極）， (邻先閱請背而之注意事項再填{巧本頁) 2.1 5是1配線用金屬；位元線2.9是介於拉出電極2,8 而與雜質擴散層2. 4導電連接，下部電極2.1 1是與雜質 擴散層2,5導電連接。 由於第1 5圖所示的上述習知S T C格能將電荷儲存 電容器的下部電極2.1 1延設到字元線2. 7的上方，因此 具有遠比僅以半導體基板的表面爲電荷儲存電容器來利用 的平面型電容器格，實現大儲存容量之特長。 又，第1 5圖所示的S T C格是經以下過程所製造的 ;首先，爲了各別在單結晶矽的半導體基板2.1上電氣分 離元件，使較厚（膜厚1 00〜1 OOOnm左右）的氧 化矽膜用周知的熱氧化法來成長，形成元件間分離絕綠膜 2.2 :接著，使開關用電晶體的閘絕緣膜2.6 (膜厚5〜 5 0 nra)用周知的熱氧化法來成長：摻入雜質形成多結 晶矽膜，用周知的光蝕刻法與乾蝕刻法做成所定形狀加工 來形成字元線2 . 7 :以該字元線· 2 . 7爲掩模，將所謂半導 體基板2.1以周知的離子植入法.來導入導電型不同的雜質 ，進行所定的熱處理使摻入的上述雜質活性化，形成雜質 擴散層2 .4，2 .5。 接著，以接觸上述雜質擴散層2.5，將同一導電型的 多結晶矽膜用周知的 CVD ( Chemical Vaper Deposition ) 法來形成，將不要的部分利用蝕刻法除去，形成電荷儲存 電容器的下部電極2.1 1 :由第1 5圖可知’上述下部電 本紙张尺度述中S K家橾彳（（’NS ) Λ视格（2!0Χ 297公釐）· :1 ' 43 7 0 13 a? ____B7___ 五、發明説明^ ) 極2.1 1也是延設在字元線2.7或元件間分離絕緣膜 2.2上所形成的，因此電荷儲存電容器的下部電極2.1 1 的面積極k，其結果，得以變大儲存的電荷量。 但是，上述習.知的S T C格具有如以下的問題必須解 決 即，針對使裝置的動作速度與記億格配置的面密度兩 者提高的要求，進行平面尺寸的微細化，字元線2.7的幅 度是在1 0Μ位元級的記憶裝置爲〇.1〜0.2 a m左右。 但爲了實_現高速化，一旦將上述構造中的平面尺寸微 細化，就會發生所謂的衝穿現象，難以得到良好的裝置特 性：因此，通常是進行與平面尺寸一同將接合深度變淺， 接合深度爲0.1// m左右；爲了實現此種淺接合深度，將 對半導體基板2.1進行離子植入後的雜質活性化的熱處理 ，以低溫且短時間來進行。 但只要進行此種低溫且短時間的熱處理，在對半導體 基板2.1做雜質擴散之際重新產生導電缺失，發生所謂的 深度陷阱的問題；其結果，導電型互不相同的半導體間的 ρ η接合的泄放電流會增加，難.以保持所定的記億保持時 間；其結果，就算利用S T C格來增大荷儲存電容器的面 積，由於藉著從與下部電極2.1 1導電連接的雜質擴散層 ί· 2.5開始增加泄放電流，促進儲存電荷的放電，而難以形 成淺接合，元件構造的微細化有1定限度。 本發明之目的係提供一解決習知具有的上述問題，將 泄放電流變得極小，記憶保持時間夠長的微細的半導體記 本紙艮尺度达川中园®家栉中（（'NS ) Λ4成格（2ΙΟΧ297公釐） -6- B7 五 、發明説明ς ) 憶 裝 置 及 容 易 形 成 此 種 半 導 體 記 憶 裝 置 的 半 導 體 記 憶 裝 置 之 製 造 方 法 σ 爲 達 k 上 述 巨 的 本 發 明 之 半 導 體 記 億 裝 置 其 特 徵 爲 ; 具 有 形 成 在 半 導 基 板 的 複 數 個 活 性 範 圍 和 被 形 成 在 該 活性 範 圍 之 Μ 0 S 電 晶 體 和 互 相 電 分 離 被 形 成 在 鄰 接 的 上 述 活 性 範 圍 間 的 上 述 活 性 範 圍 之 分 細 離 絕 緣 膜 和 與 具 有 被 形 成 在 上 述 活 性 範 圍 的 表 面 範 圍 內 的 上 述 半 導 體 基 板 相 反 的 導 電 型 之 上 述 Μ 〇 S 電 晶 體 的 — 對 擴 散 層 的 一 邊 導 電 連 接 延 設 在. 上 述 活 性 範 圍 及 分 離 絕 緣 膜 上 方 的 電 荷 儲 存 電 容 器 之 下 部 m 極 、 和 積 層 在 該 下 部 電 極 上 所 形 成 的 上 述 電 荷 儲 存 電 容 器 的 感 應 體 膜 及 上 部 電 極 、 和 在 上 述 分 離 絕 綠 膜 內 的 緣 部 介 於 絕 緣 膜 與 上 述 半 導 體 基 板 相 對 配 置 之 導 電 性 膜 上 述 下 部 電 極 的 下 XUJ 端 部 是 與 上 述 導 電 性 膜 的 上 -Htf 部 導 電 連 接 〇 使 上 述 的 泄 放 電 流 增 大 的 深 度 陷 阱 » 只 要 從 半 導 體 基 板 表 面 導 入 雜 質 利 用 得 到 微 細 構 造 進 行 低 溫 > 短 時 間 的 熱 處 理 過 程 來 誘 發 的 因 爲 該 深 度 陷 阱 於 發 生 在 空 乏 層 中 的 情 形 下 會 發 生 大 泄 放 電 流 所:以 就 算 深 度 陷 阱 被 誘 發 深 度 陷 阱 發 生 的 位 置 只 在 乏 層 之 外 不 會 引 起 泄 放 電 流 增 大 〇 將 說 明 本 發 明 原 理 的 lsl! 圖 表 示 在 第 2 圖 第 2 圖 ( a ) 係 第 1 5 圖 中 以 虛 線 I 表 示 的 部 分 之 放 大 圖 9 同 元 件 附 上 同 一 符 號 > 按 本 發 明 人 等 的 檢 討 1 ( 1 ) 低 溫 上 述 的 深 度 陷 阱 會 集 中 發 生 在雜 質 擴 散 層 2 .5 中 特 別 是 在 與 元 本紙張尺度送用中因15家標冷（ΓΝ5 ) Λ4規格（2ΪΟΧ297公釐）

437 0 1 3 A7 B7 五、發明説明b ) 件間分離絕緣膜2.2的界面近傍範圍A，（2)上述範圍 A的一部分是將冶金式的ρ η接合C與形成在中心的空乏 層Β重疊&明泄放電流增大的要因。 本發明之半導體記憶裝置，如第1圖所示，在元件間 分離絕緣膜1.2的端部埋入導電性膜1.1 1 >，與電荷儲 存電容器的下部電極1.1 1導電連接；導電性膜1.1 1 一 是作爲電荷儲存容量的下部電極1.1 1的下端部作用，電 荷儲存容量的下部電極1 · 11的一部分是與被埋入元件 間分離絕緣膜Ί . 2相同的構造。 第2圖（b)係第1圖中以虛線I I表示的部分之放 大圖，同一元件附上同一符號；被埋入的上述導電性膜 1.1 1 <是介於薄絕緣膜1.2與半導體基板1.1互相相 對，被埋入的上述導電性膜1 . 1 1 >是作爲閘電極作用， 在上述薄絕緣膜1 .2與半導體基板1 . 1的界面形成反轉層 :藉由形成該反轉層，在薄絕緣膜1.2與半導體基板1.1 的界面近傍，空乏層是被形成在比第2圖（a )的空 乏層B更下側；即，將實際形成的空乏層B ’的位置，控 制成與以冶金式ρ η接合C爲中:心的寬廣的空乏層B的位 置獨立；因而，只要利用對上述下部電極1_ 11外加的電 壓，將集中在上述範圍Α所發生的深度陷阱控制不進入空 乏層B’ ，就能有效防止因上述深度陷阱發生泄放電流。 將按本發明之效果，利用計算機模擬所確認的結果表 示在第1 4圖：各別表示對應本發明之ρ η接合的逆偏壓 電流一電壓特性爲曲線A，對應習知的Ρ η接合之逆偏電 本紙艮尺度这用中ΚΚ家標呤（rNS ) Λ4規格（2丨0X297公漦） -8 - 4370 1 3 A? __ _ B7_ 五、發明説明) (誚1間請背而之注4事项再填{:!5本頁) 流-電壓特性爲曲線B ;由曲線B可知，習知構造，以某 電壓値爲限，逆偏壓泄放電流是急速上昇：即，顯示儘管 藉由採用b T C格構造還是會增大儲存電荷量，增大逆偏 壓泄放電流，藉此_，被儲藏在電荷儲存電容器的電荷會在 短時間放電；對此，按本發明的構造，如曲線A所示，逆 偏壓泄放電流經常被控制在低値，可知放電時間比習知構 造長一位以上' 利用被埋入的導電性膜1 . 1 1 ^來控制空乏層的位置 ，最好上述薄_絕緣膜的膜厚是在所定的範圍內，只要用膜 厚3 nm以上5 0 nm以下的氧化矽膜，就可得到實用上 理想的結果。 又，上述分離絕緣膜最好是被形成在形成於鄰接的上 述活性範圍間的上述半導體基板的溝內，此時，容易形成 與上述下部電極導電連接的導電性膜。 在上述MO S電晶體的其中一邊的雜質擴散層上介於 拉出電極形成位元線，上述下部電極是從上述MO S電晶 體的另一邊的雜質擴散層延設於被形成在上述位元線上的 層間絕緣膜上所形成的，藉此，形成上述s T C格。 又，在上述下部電極的所定部分形成凹部，利用將上 述感應體膜沿著上述下部電極的上面及上述凹部的內面來 I .

I 連接形成的情況下，增大電容器的電極面積，使得被儲存 的電荷量明顯的增大。 ·. 與上述下部電極導電連接的導電性膜，是使用從多結 晶矽、鎢矽化物及鉬矽化物製的群被適當選擇的材料之膜 本紙浓尺度^州中园围家棍嗜（（'NS ) Λ4規格（210X297公釐） -9 - 4 3 7 0 13 A7 B7 明説 明 發五 基、 體程 導過 半之 在膜 括緣 包絕 用成 利形 乃面 置整 裝和 憶 、 記程 體過 導之 半溝 之成 明形 發圍 本丨範 此定 如所 的 板 訂 和上述絕緣膜中，於被彤成在上述溝側面上的部分上選擇 性的形成導電性膜之過程、和將上述溝內利用第2絕緣膜 來塡充形成分離範圍之過程、和在該分離範圍以外的上述 半導體基板的所預期範圍的表面形成MO S電晶體之過程 、和與具有該MO S電晶體的上述半導體基板相反與具有 導電型的一對擴散層的一邊及上述導電性膜導電連接|形 成朝上述MO S電晶體及分離範圍上方的電荷儲存電容器 的下部電極之過程、和在該下部電極上積層上述電荷儲存 電容的感應體膜及上部電極所形成之過程爲特徵之半導體 記憶裝置之製造方法就能很容易的製造。 "".1'1'十-111. ν·ί?·/:π n'f Ate.·;:- 只要將整面形成上述絕緣膜的過程，利用熱氧化上述 半導體基板露出的表面來進行|就能得到膜質極優的氧化 矽膜：又，選擇性形成上述導電性膜的過程，只要在整面 形成上述導電性膜之後，進行向.異性蝕刻法，就能將上述 導電性膜只選擇性的殘留在溝側面上的絕緣膜上。 上述導電性膜雖能使用各種材料之膜，但實用上最便 利的是利用化學氣相成長法所形成的多結晶矽膜》 I . 〔本發明之最佳實施形態〕 ·. 將本發明之實施例用圖面做說明。 第1圖係本發明之記億格之斷面圖；於第1圖中，符 木纸张尺度中KS家榡呤{ ns’S ) Λ4現格（210X297公釐} -10- 4370 1 3 at Β7 五'發明説明) 號分別表示1 . 1是半導體基板，1 . 2是元件間分離絕緣膜 ’ 1.3是開關用電晶體的通道部分，1.4，1.5是雜質 擴散層，i . 6是閘絕緣膜，1 . 7是成爲開關用電晶體的閘 電極之字元線，1 · 9位元線，1 . 1 0，1 . 1 4是層間絕 緣膜，1,1 1是電荷儲存電容器的下部電極，1,1 2是電 荷儲存電容器之感應體膜，1.1 3是電荷儲存電容器的屏 極電極（上部電極），1.1 5是配線用金屬；位元線1.9 是介於拉出電極1.8而與雜質擴散層1.4導電連接，下部 電極1.1 1是與雜質擴散層1.5導電連接；本發明特徵乃 在於元件間分離絕緣膜1 .2的·端部，埋入與電荷儲存電容 器的下部電極1.1 1導電連接的導電性膜1.1 1 <，有關 的導電性膜1.1 1 <是介於薄絕緣膜1.2與半導體基板 1.1相對之點；藉由有關的構成，如前所述，就能將集中 在雜質擴散層1 .5內的元件間分離絕緣膜1 .2的界面近傍 所發生的深度陷阱做在空乏層外，防止發生泄放電流：再 者，於第1圖中，導電性膜1.1 1 **雖是被埋到元件間分 離絕緣膜的底部近傍，但只要起碼埋到接合深度就足以達 成防泄放電流的效果。 如第1圖所示，可在上述元件間分離絕緣膜1 . 2上配 置字元線1·7 ’各字元線1.7係利用氮化矽膜1.2 1覆 蓋且保護的同時與拉出電極1.8及下部電極1.1 1絕緣； 被連接在MO S電晶體的雜質擴散:層1 . 4的拉出電極1 . 8 係利用多結晶矽形成的，位元線1 . 9係利用譬如多結晶矽 膜與鎢矽化物等的各種矽化物膜的積層膜形成的。 {1/1先閱讀背而之注意事項再iA{:ij本頁) -* -11 - 「ψ.φ‘^.ί?·>ίόπ - :.437 013 at B7 五、發明説明) 電荷儲存電容器的下部電極1.1 1係將位元線1.9利 用以氧化矽.膜製成的層間絕緣膜1.1 0覆蓋後，將表面平 坦化，進b周知的反應性離子蝕刻來形成露出雜質擴散層 1 . 5及導電性膜1 1 1 >上部之開口部，更利用在形成多 結晶矽膜後圖案化所預期的形狀形成的；不必說該多結晶 矽膜一定是摻入多量η型雜質•而爲極低阻抗。 元件間分離絕緣膜1.2只要不埋入氧化膜，就可以是 利用周知的L 0 C 0 S的元件間分離，但將溝利用絕緣膜 所埋入的構造賓用上很容易形成。 再者，本發明如上所述，採用介於薄絕緣膜與半導體 基板互對的被配置在元件間分離絕緣內的導電性膜，來控 制半導體基板內的空乏層的位置；因两，上述S T C構造 未受到限定，只要將介於薄絕緣膜而與半導體基板相對配 置的導電性膜，導電連接在電荷儲存電容器的下部電極就 可*電荷儲存電容器本身的構造可適用在無關的各種半導 體記億裝置。 接著，將本發明之記億格的製造方法，採用第3〜第 1 3圖做說明。 ， 首先，如第3圖所示，採用周知的光蝕刻技術與反應 性離子蝕刻，在半導體基板1 .1的所定部分形成溝》 \ 接著，如第4圖所示，採用周知的熱氧化法，整面形 成閘絕緣膜及成爲元件間分離絕緣膜一部分的薄氧化矽膜 {ΐΐ先閱請背而之注念事項再填ft?本I) -3°

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採用周知的CVD法，整面形成低阻抗的多結晶矽膜 本紙乐尺度述川中KfS家標呤（（’NS ) Λ4規格（210X297公釐） -12- A7 B7 4370 1 3 五、發明説明（1〇 ) 1.1.1’之後，進行周知的向異性乾蝕刻’如第5圖所示 ，將上述多結晶矽膜I.11’只殘留在上述溝的側面上’ 其他部分ίυ去掉。 利用周知的CVD法之形成及採用平坦化手段’將上 述溝內利用氧化矽膜1 .2來塡充’形成第6圖所示的構造 接著，採用周知的CVD法，積層多結晶矽膜1_7及 氮化矽膜1.2 1形成之後’進行周知的乾蝕刻除去不要的 部分*如第7圖所示，形成閘電極1.7。 使用以上述氮化矽膜1.2 1及閘電極1.7爲掩模，在 半導體基板1 .1以離子注入高濃度的鱗，更進行所定的熱 處理，如第8圖所示，形成MO S F ET的雜質擴散層1. 4，1 · 5。 如第9圖所示，將保護上述閘電極1 .7的氮化矽膜 i.2 1採用周知的C VD法形成後，採用周知的CVD法 整面形成厚度5 0 0 nm的氧化矽膜1.1 0，更將所形成 的氧化矽膜1.1 0的所定部分以蝕刻法除去，將被除去的 部分利用多結晶矽膜1.8塡充；，更將由多結晶矽膜以及鎢 矽化物膜製成的積層膜採用周知的方法來形成，將不要的 部分以蝕刻法除去，如第1 0圖所示，形成位元線1.9。 整面形成保護上述位元線1.9的氧化矽膜1.1 0後， 將所定部分以蝕刻法除去露出上述雜質擴散層1 .5及導電 性膜1.1 1 —的表面，形成第1 1圖所示的構造。 整面形成摻入鍈的膜厚6 0.0 nm的多結晶矽膜後， 本紙乐尺度诚州中1：囡家標孕（（’奶）六4规格（2丨0；><297公釐） (計先閱請背而之注汔事項再填巧本頁) 訂 -威· 冲. η i') .1 f i;, 印 S'· -13- A7 B7 4370 1 3 五、發明説明（n ) 如第1 2圖所示，將所定部分利用蝕刻法除去形成溝，將 表面積變大形成電荷儲存電容器的下部電極1.1 1。 如第ί 3圖所示，形成膜厚1 0 nm的鉅氧化物膜， 並形成電荷儲存電齊器的感應體膜1.1 2，更形成鎢较化 物膜，並形成電荷儲存電容器的.上部電極1 . 1 3 :再者， 作爲感應體膜1 .1 2，本實施例雖是採用钽氧化物膜，但 也可用矽氮化物。 本實施例所形成的半導體記億裝置，ρ η接合的泄放 電流小，因而’，作爲資料保持時間夠長的記億裝置能得到 良好的特性。 由上述說明可知，按本發明，因可將電氣式ρ η接合 的位置，控制在與冶金式ρ η接合的位置相異的位置，故 可防止深度陷阱進入空乏層內；因此，可實現在數1 0Μ 至G位元級的D RAM確保必要的記億保持時間之低泄放 記憶格。 〔圖面之簡單說明〕 圖表示本發明之記憶格之斷面面圖； 第本發明原理之圖； 第3圖係說明本發明記憶格製造古法之過程圖 第4圖係說明本發明記憶格製造方法之過程圖 第5圖係說明本發明記憶格製漣方法之過程圖 第6圖係說明本發明記憶格製造方法之過程圖 第7圖係說明本發明記憶格製造方法之過程圖 本紙张尺度適中SS家標冷（rNS ) Λ4規格< 210X297公嫠） -----------------訂------泉 (对先閱讀f而之注意事項再填贷？本頁) ΐί 印 • 14 - 437 0 1 3 a? B7 五 、發明説明b ) I | 第 8圖係說明本發明記 億 格 製 造 方 法 之過程圖： 1 1 1 第 9圖係說明本發明記 億 格 製 造 方 法 之過程圖； 1 I 第 1 b圖係說明本發明 記 憶 格 製 3Ξ. 方 法之過程圖； 1 1 | 第 .1 1圖係說明本發明 記 憶 格 製 方 法之過程圖： 尤 閱 請 1 I 第 1 2圖係說明本發明 記 憶 格 製 方 法之過程圖； Λ \h 之 1 1 第 1 3圖係說明本發明 記 倩 格 製 方 法之過程圖； S 幸. 1 第 1 4圖係說明本發明 效 果 之 圖 項 再 1 % 第 1 5圖係表示習知記 憶 格 之 斷 面 圖 0 % 本 % I -h_-· 1 C 符號 之說明〕 1 1 1 .1 : 半導體基扳 1 1 .2 ： 分離絕緣膜 訂 | 1 .3 : 通道部分 1 1 1 .4， 1 .5 :雜質擴散層 1 1 1 .6 : 閘絕緣膜 1 、% 1 1 .7 ： 字元線 1 .8 ： 拉出電極 1 1 .9 ： 位元線 1 1 1 ，1 0 ，1 . 1 4 :層間絕緣膜 1 I I 1 .11 :下部電極 1 1 1 11 1 :導電性膜 1 1 1 12 :感應體膜 - 1 1 .13 :屏極電極（上部電極） 1 1 1 1 5 :配線用金屬 1 1 1 本紙张尺度適川中家標?I*. ( (，NS ) Λ4规格（210X297公釐） -15- f 1 4 3 7 0 13 A7 __B7 五、發明説明b ) 1 .2 1 :氮化矽膜 本紙乐尺度遶〗丨1中K®家標HM rNS ) Λ4規格（2IOX297公釐） _ I —r I _-_ _ _ _ _ _ ϋ I _ — τ _ _ I n n _ · (誚先間讀背而之注意事項再填巧本頁) -16-

Claims (1)

1. Bg C8 D8 f ' 4370 1 3 六、申請專利範圍 1 種半導體記億裝置，其特徵爲具有： 形成在半導基板的複數個活性範圍、和 (請先Μ讀背面之注意事項再填寫本頁) 被形成在該活性範圍之Μ 0 S電晶體、和 互相電分離被.形成在鄰接的上述活性範圍間的上述活 性範圍之分離絕緣膜.、和 與具有被形成在上述活性範圍的表面範圍內的上述半 導體基板相反的導電型之上述Μ 0 S電晶體的一對擴散層 的一邊導電連接，延設在上述活性範圍及分離絕緣膜上方 的電荷儲存電容器之下部電極、和 積層在該下部電極上所形成的上述電荷儲存電容器的 感應體膜及上部電極、和 在上述分離絕緣膜內的緣部介於絕緣膜與上述半導體 基板相對配置之導電性膜； 上述下部電極的下端部是與上述導電性膜的上端部導 電連接。 2 ·如申請專利範圍第1項所述半導體記憶裝置，其 中，上述絕緣膜厚爲3 nm以上5 0 nm以下。 經濟部中央榇準局負工消费合作社印策 3 ‘如申請專利範圍第1項所述半導體記憶裝置，其 中，上述分離絕緣膜是被形成於形成在鄰接的上述活性範 圍間的上述半導體基板之溝內。 4 +如申請專利範圍第1項所述半導體記憶裝置，其 中，上述分離絕緣膜是將鄰接的上述活性範圍間的上述半 導體基板的表面氧化所形成之膜。 5 ·如申請專利範圍第1項所述半導體記億裝置，其 本紙張尺度適用中國國家揉準（CNS ) Α4現格.（210X297公釐） Α8 BS C8 D8 437013 5、申請專利範圍 (请先閲讀背面之注意事項再填寫本頁) 中’在上述MO S電晶體的一對擴散層的另一邊上介於導 電性膜形成.位元線，上述下部電極是從上述MO S電晶體 的一對擴散層的其中一邊延設被形成在上述位元線上的絕 緣膜上。 6 ·如申請專利範圍第1項所述半導體記憶裝置，其 中，在上述下部電極的所定部分形成凹部，上述感應體膜 係沿著上述下部電極的上面及上述凹部的內面連接而形成 的。 7 ‘如申'請專利範圍第1項所述半導體記憶裝置，其 中’上述導電性膜由從以多結晶矽、鎢矽化物及鉬矽化物 製成的群選擇的材料製成的= 8 · —種半導體記憶裝置之製造方法，其特徵爲具有 在半導體基板的所定範圍形成溝之過程、和 整面形成絕緣膜之過程、和 上述絕緣膜中，於被形成在上述溝側面上的部分上選 擇性的形成導電性膜之過程、和 經濟部中央標準局負工消f合作社印装 將上述溝內利用第2絕緣膜.來塡充形成分離範圍之過 程、和 在該分離範圍以外的上述半導體基板的所預期範圍的 表面形成Μ 0 S電晶體之過程、和 與具有該MO S電晶體的上述半導體基板相反與具有 導電型的一對擴散層的一邊及上述導電性膜導電連接，形 成朝上述Μ 0 S電晶體及分離範圍上方的電荷儲存電容器 本紙浪尺度逋用中國國家揉率（CNS) A4規格（2〖0X297公釐） Α8 Β8 C8 D8 437 0 1 3 々、申請專利範圍 的下部電極之過程、和 在該下部電極上積層上述電荷儲存電容的感應體膜及 上部電極所形成之過程β 9 *如申請專利範圍第8項所述之半導體記憶裝置之 製造方法，其中，整面形成上述絕緣膜之過程，係利用將 上述半導體基板露出的表面做熱氧化來進行的《 1 0 _如申請專利範圍第8項所述之半導體記億裝置 之製造方法，其中，選擇性形成上述導電性膜之過程，係 整面形成上述導電性膜後，利用向異性蝕刻法來進行的。 1 1 ·如申請專利範圍第8項所述之半導體記憶裝置 之製造方法，其中，上述導電性膜係利用化學氣相成長法 所形成的多結晶矽膜。 1 2 ‘ 一種半導體記億裝置，針對具有導電直列連接 開關用電晶體與電容器的記憶格之半導體記憶裝置中*其 特徵爲： 具有半導體基板、和 被配置在比互相電氣分離該半導體基板的活性範圍的 上述半導體基板主面更下側之第1絕緣物： 上述開關用電晶體具有被形成在上述活性範圍內的一 對雜質擴散層、和在上述活性範圍內被形成在上述一對雜 質擴散層間之通道、和被形成在該通道上之閘絕緣膜、和 介於該閘絕緣膜與上述通道相對所..形成之閘電極； 上述電容器具有與上述一對雜質擴散層的一邊導電連 接之下部電極、和覆蓋該下部電極的一部分之感應體膜' 本紙張尺度逍用中國國家榇準（CNS ) Λ4规格（210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂. 經濟部中央標準局®ς工消费合作社印裝 Γ' 437 0 1 3 Α8 Β8 C8 D8 六、申請專利範圍 和介於該感應體膜與上述下部電極相對所形成之上部電極 * 上述下部電極的一部分是被埋入上述第1絕緣物內， 介於上述第1絕緣的一部分與上述下部電極導連接的雜 質擴散層相對的配置。 1 3 ·如申請專利範圍第1 2項所述之半導體記憶裝 置，其中，上述第1絕緣物的一部分是將膜厚形成3 n m 以上5 0 nm以下的膜狀。 1 4 _如‘申請專利範圍第_1 2項所述之半導體記憶裝 置，其中，上述下部電極的一部分起碼會被埋到冶金式p η接合的深度。 (請先s讀背面之注意事項再填寫本I) I裝· -訂. 經濟部中央揉率局员工消费合作社印装 本紙張尺度逋用中國國家揉準（CNS ) A4規格（210X297公釐） --