TW411467B - Semiconductor memory array with buried drain lines and methods therefor - Google Patents

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TW411467B TW087119523A TW87119523A TW411467B TW 411467 B TW411467 B TW 411467B TW 087119523 A TW087119523 A TW 087119523A TW 87119523 A TW87119523 A TW 87119523A TW 411467 B TW411467 B TW 411467B
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Loc-B Hoang
Albert Wu
Tung-Yi Chan
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Description

411467 五'發明說明（1) 本發明是有關於一種半導體記憶陣列，且特別是有關 於一種種可電性抹除且可程式之唯讀記憶體電路 (EEPROM) ’其具有掩埋位元線以降低該記憶體電路的尺寸 及製造該記憶體電路的成本。 半導體記憶陣列電路，尤其是可電性抹除且可程式的 唯項s己憶體（EEPROMs)，的使用人口正快速成長。這此電 路廣泛地應用在數位及電腦系統中’用以儲存資料°及處理 資料以執行預定功能的指令碼。 請參考第1圖’此為習知EEPR0M記憶體陣列電路1〇及 記憶體電路上用來定址及執行記憶動作的相關電路。 EEPROM記憶陣列電路1 〇包括複數記憶胞，排列成記憶胞行 列。各δ己憶胞具有一場效電晶體（FET)，其具有一；及極 (D) ' —源極（S)、一閘極（G)，如習知。EEPR0M記憶胞FET 的閘極通常具有一浮置閘極（F G)及一控制閘極（c G)。部分 習知EEPR0M記憶體電路更具有一抹除閘極（EG)，未示於第 1圓"如習知’浮置閘極通常是記憶胞中用來保存電荷形 式資料的部分。控制閘極則用於記憶胞之定址，藉以在該 記憶胞上執行記憶動作，包括：寫入、抹除、讀取動作。 如先前所述，習知EEPR0M記憶體陣列電路1〇的記憶胞 FET排列成陣列，其具有記憶胞FET行列。同列記憶胞fet 的控制閘極（CG)以一導線狹此連接’用以作為字元線。同 行記憶胞FET的汲極以另一導線彼此連接，用以作為位元 線。通常，各記憶胞FET的源極亦彼此連接，用以作為共 用源極。各記憶胞通常具有個別之浮置閘極（FG)。雖然在
__411467 五、發明說明（2) ' ~ 第1圖中，習知EEPROM記憶陣列1 〇的行是水平的、列是垂 直的’這種表示法之記憶體電路1 〇僅用以介紹記憶體陣 的結構方向，其說明如後。 ^ 如習知’ EEPROM記憶陣列1 〇的位元線（依次標示為 BL卜BLm)通常耦合於行位址解碼器14的輸出。字元線，化 次標示為WL卜WLn)則耦合於列位址解碼器丨2的輸出。如習 知，列及行位址解碼器1 2、1 4係用以定址記憶胞ε τ的特 定行列’藉以選定一記憶胞FET以執行記憶動作，如··寫 入、抹除 '讀取。另外，記憶動作電路丨6亦用以在記憶''胞 陣列執行記憶動作。記憶動作電路丨6具有感應放大器丨8及 輸出/輸入緩衝器20、22，如習知。 請參考第2圖，此為習知EEPROM記憶陣列1 〇的部分結 構不意圖。該部分具有與字元線^(〗_2)至虬（j + 3)同列的 記憶胞FET，及與位元線BL(丨―2)至趾（i+3)同行的記憶胞' FET。結構上，習知EEPROM記憶陣列的記憶胞FET形成於矽 基底24内。记憶胞FET的源極（s)形成基底24内的擴散線， 其平行於字元線以連接各列記憶胞的源極。亦即，同列記 憶胞的記憶胞FET的源極是由源極擴散線連接，如第2圖所 示的源極擴散線SL(K-1)、SL(K)、SLCK+1)。另外，f位 元線方向的相鄰記憶胞FET的共用源極則連接對應的^極 線。舉例來說，在第2圖中，字元線叽（】）及WL( j + 1)的記 憶胞FET的源極是以源極擴散線讥（1〇連接。 β 卢習知EEPROM記憶陣列10的記憶胞FET的浮置閘極（fg) 通系形成複晶矽島，形成於一分離閘極型EEpR〇M的一部分
411467 五、發明說明（3) FET通道上方’其相鄰於各擴散源極線。各記憶胞fet具有 其浮置閘極（F G )且以薄氧化層分離於基底，如習知。 習知EEPROM記憶胞FET的字元線（WLl-WLn)形成複晶矽 導線’其位於基底24上方。各複晶矽字元的部分位於各記 憶胞FET的上方’其形成各列記憶胞的控制閘極。在分離 閘極的結構中’複晶矽控制閘極一部分形成於各通道上 方’其不位於浮置閘極（F G)下方且以薄氧化層與基底間 隔’如習知。複晶矽控制閘極（C G )另一部分則形成於各浮 置閘極（FG)上方且以薄氧化層與其間隔，如習知。 習知EEPROM記憶陣列1〇的位元線（BL1_BLm)是沈積於 基底2 4上方及記憶胞F E T其他元件上方的金屬線。複晶矽 位元線連接各行記憶胞F E T的沒極（D )，其中，j：及極係基底 24内的擴散區。為連接位元線及記憶胞FET的汲極，接觸 必須要透過絕緣層’向下延伸至各記憶胞FET的擴散汲極 區。而這些接觸的尺寸要求及各接觸四周的面積便是進一 步縮小及加密習知EEPROM記憶陣列電路1 0的阻礙，其說明 如後。 請參考第3圖，此為習知EEPROM記憶陣列1 0的部分平 面圖。圖中具有四個記憶胞FET，其共用字元線為礼（j)、 WL( j + 1 )，共用位元線為BL( i) ' BL( i + 1 )。如上述，各記 憶胞FET具有一控制閘極（CG)，由複晶矽字元線的部分形 成，一浮置閘極’由複晶矽的島狀物形成。沿位元線方向 的相鄰對記憶胞FET的源極以擴散源極線SL(K)連接。如習 知，記憶胞FET在字元線方向以場氧化層（FOX)與相鄰記憶
第6頁 411467 五 '發明說明（4) 胞FET間隔。雖然，各記憶胞FET的擴散ί及極區是以ί及極接 觸連接各位元線。 注意的是，習知EEPROM記憶陣列1 0中各記憶胞FET的 汲極接觸佔去記憶胞FET相當大的面積。這是由於汲極接 觸區不只是佔去汲極接觸的表面積，亦佔去汲極接觸及其 相鄰字元線之間面積，用以分離及絕緣汲極接觸及導電字 元線。若L1為汲極接觸的長度，L2為汲極接觸與相鄰字元 線的間距，則汲極接觸區的長度為Ll+2n2。假設用 0_ 4 5um的設計準則’ L1及L2通常分別為0. 45及0. 35um。這 會使各記憶胞FET具有長度l.〇5um的汲極區。 因為現今趨勢是要增加EEPROM的記憶陣列容量，也就 是在給定的積體電路晶片尺寸内產生更多包含汲極接觸區 的記憶胞。當汲極接觸區的數目乘以給定EEpR0M記憶陣列 之s己憶胞F E T數目時，及極接觸區的集合面積會佔去記憶 陣列尺寸的主要面積。 除較大的記憶胞尺寸外，第3圖習知裝置在控制閘極 形成則’亦需要將浮置閘極形成個別長方形。隨著尺寸較 小裝置的趨勢，在微影及蝕刻形成長方形浮置閘極的製程 中’要將邊緣圓滑化（Rounding)的難度亦愈高，也因此， 波極及源極接觸問題及邊緣圓滑化問題均會對裝置尺寸造 成嚴重的限制。 因此，降低記憶胞FET的汲極接觸區，藉以減少 EEPROM記憶陣列的整體尺寸或增加給定積體電路晶片尺寸 的記憶胞FET數目，乃變得·需要。另外，這種需要Ba的解決 41^467 五、發明說明（5) 亦可以降低EEPROM記憶陣列的成本。 有鑑於此’本發明的主要目的便是提供一種半導體^己 憶陣列及方法。 本發明的另一目的就是提供一種半導體記憶陣列及方 法，其可以進一步縮減記憶陣列面積的尺寸。 本發明的又一目的就是提供一種半導體記憶陣列及方 法，其可以進一步增加給定積體電路晶片尺寸之記憶陣列 容量。 本發明的再一目的就是提供一種半導體記憶陣列及方 法，其不需要接觸以連接基底覆蓋之導線至基底内記憶胞 FET之源極及汲極擴散區。 本發明的更一目的就是提供一種半導體記憶陣列及方 法，其各行記憶胞FET的汲極及源極區是以擴散源極及没 極導線彼此連接。 為達上述及其他目的’本發明係提供一種半導體記憶 陣列，由基底及記憶胞場效電晶體所組成。記憶胞場效電 晶體形成於基底上且排列成電晶體行列。每個電晶體是由 通道區、第一擴散延伸區、第二擴散延伸區、延伸導線所 組成。通道區***於汲極及源極區之間且覆蓋一控制閘極 區。第一擴散延伸區形成於連接各行電晶體的汲極區的基 底内。第二擴散延伸區形成於連接各行電晶體的源極區的 基底内。延伸導線則形成於連接各列電晶體的控制閘極區 的基底内。 /發明亦提供一種形成 一對相鄰記憶胞場效電 晶體的
、發明說明（6)4 H7 " 方法’首先在基底上方形成一對浮置閘極條，其利用第一 絕緣層與基底隔離、並在第一方向彼此間隔且各自延伸於 與第一方向正交的第二方向。然後，沿著第二方向，形成 第一擴散延伸區以延伸於基底内浮置閘極條之間。接著， 沿著第二方向’在浮置閘極與第一擴散延伸區側的相反側 形成第一擴散延伸區以延伸於基底。最後，沿著第二方 向’形成一延伸導線以延伸於基底及浮置閘極條之部分的 上方，並以第二絕緣層彼此分離。 另外’本發明亦提供一種形成浮置閘極的方法，首先 將第一乳化層沈積於基底上’並將第一複晶石夕層及二氧化 矽層沈積於第一氧化層及第一複晶矽層上方。接著，將預 定尺寸及形狀的罩幕放置於二氧化矽層上方，並將二氧化 矽層的未罩幕部分去除。然後，將第一複晶矽層的未罩幕 部分去除一預定數量，並將罩幕去除。接著，將預定數量 的第二複晶矽層沈積於二氧化矽層及第一複晶矽層上方， 並將第一及第二複晶矽層去除一預定數量。 再者，本發明亦提供一種半導體記憶陣列，由基底及 形成於基底上且排列成電晶體行列的記憶胞場效電晶體所 組成。每個電晶體具有通道區（形成於基底内且***於汲 極及源極區之間）及控制閘極（形成於覆蓋通道區第一部分 的基底上方）^其中，同行電晶體的汲極及源極分別透過 掩埋没極及源極線彼此連接’同列電晶體的控制閘極亦彼 此連接’且更具有一連接之存在，其經由覆,蓋基底的第一 導線連接至電晶體的汲極或源極區。
mm -___J11467 五、發明說明（7) ' '' 為讓本發明之上述和其他目的、特徵 '和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式說曰彳 第1圖係習知EEPROM記憶陣列電路的方塊示意圖，苴 具有定址記憶陣列電路及在其上執行記憶動作之相關電、 路’ ί中’該記憶陣列之方向係用以示意； 第2圖係第1圖習知EEPROM記憶陣列電路的結構示咅、 圖； 一 第3圖係第1圖習知EEpR〇M記憶陣列電路的俯視圖； 第4圖係本發明實施例之E E P R Ο Μ記憶陣列電路的結構 示意圖； '口 第5圖係本發明實施例之EEPROM記憶陣列電路的俯視 圖； —立第6圖係本發明實施例之記憶陣列電路的方塊 不意圖，其具有定址記憶陣列電路及在其上執行記憶動作 之相關電路’其中’該記憶陣列之方向係用以示意； =7 A 7 G圖係具有尖注入邊緣之浮置閘極的製程剖面 圖，其中，該邊緣加強電子隧通並降低操作電壓；以及 第8 A〜8F圖係本發明實施例之記憶陣列電路之相鄰記 憶胞對的製程剖面圖。 實施例 讀參考第4圖，此為本發明實施例之半導體記憔陣列 100的結肖示意圖。"體記憶p車列1〇〇具有複數記胞場效
第10頁 __411467 五 '發明說明（8〕 電晶體（FET )，最好是排列成行列方向，形成於基底 1 〇 2 (最好是矽材料）上方。各記憶胞電晶體具有一通道， 形成於基底1 0 2内且***於擴散源極區（s )及擴散汲極區 CD)之間。各記憶胞FET亦具有一浮置閘極（FG)及一控制閘 極（CG) ’形成於基底的FET通道上方且以薄氧化層彼此間 隔。 第4圖的半導體記憶陣列1 〇 〇，本發明的一個例子，是 分離通道型的記憶陣列。也就是，記憶胞FET的浮置閘極 形成於擴散源極區（S)通道的第一部分上方且以薄氧化層 與通道間隔，如習知。控制閘極（CG)的第一部分最好形成 於通道其餘部分的上方（即由浮置閘極（FG )附近延伸至擴 散汲極區（D))且以第二薄氧化層與浮置閘極間隔。控制閘 極（CG )的第二部分形成於浮置閘極（fg )上方且以薄氧化層 與其間隔。雖然分離通道型的記憶胞FET係用以說明本發 明’本發明亦可以應用於其他型的半導體記憶陣列，如非 分離通道型，其浮置閘極延伸至通道長度上方且控制閘極 覆蓋浮置閘極。 如前述，記憶胞FET形成於一具有複數行記憶胞FET及 複數列記憶胞FET的方向。對各行記憶胞FET而言，記憶胞 FET的擴散源極區（s)最好以延伸擴散導線彼此連接（擴散 源極線"S L ”），其沿著行方向延伸於基底1 0 2内。為方便說 明，擴散源極線SL(K〜1)、SL(K)、SL(K+1)係第4圖半導體 記憶體1 0G的一部分。在較佳實施例中，各記憶胞FET的擴 散源極區（S)係形成各擴散源極線（SL)的一部分。另外，
第11頁 411467____ 五、發明說明（9) ' " ---- 在較佳實施例中，相鄰行各對記憶胞FET的擴散源極區（s) 則以擴散源極線彼此連接。 另外，對各行記憶胞FET而言，記憶胞pET的擴散汲極 區（D)最好以延伸擴散導線彼此連接（掩埋位元線,,BBL")， 其沿著行方向延伸於基底1 〇 2内。為方便說明，掩埋位元 線BBL(i-l) 、BBL(i) 、BBL(i+l) 、BBL(I+2)係第4 圖半導 體記憶體loo的一部分。在較佳實施例中，各記憶胞FET的 擴散及極區（D)係形成各掩埋汲極線（bbl)。 對各列5己憶胞F E T而言，記憶胞f E T的控制閘極（c g )最 好以延伸導線彼此連接（字元線” WL")，其沿著列方向延伸 且形成於基底1 02及浮置閘極上方。在較佳實施例中，各 字7L線是由導電複晶矽（或複晶矽）所形成。為方便說明， 字元線WL(j-2)、几（卜1)、WL(j)、WL(j + l)、WL(j+2)、 W L ( j + 3 )係示於第4圖。在較佳實施例中，各記憶胞ρ e τ的 控制閘極（CG)係形成對應字元線（WL)的一部分。 值得注意的是’相對於習知半導體記憶陣列丨〇，本明 的半導體記憶陣列1 00不需要形成由覆蓋導線至記憶胞FET 中擴散汲極區（D)或擴散源極區（S)的接觸。事實上，在較 佳實施例中’覆蓋導線與擴散汲極區或擴散源極區之間並 沒有接觸。其理由係，在本發明半導體記憶陣列丨〇 〇中， 各行記憶胞F E T的源極及泼極區是由延伸擴散汲極及源極 線（B B L及81^)彼此連接’因此並、不需要基底覆蓋的導線以 連接各行記憶胞F E T的没極及源極區。因為不需要這種基 底覆蓋的導線’因此亦不需要形成至記憶胞中擴散汲
第12頁 五、發明說明 -- 極及源極區的接觸。 因為本發明半導體記憶陣列1 0 0的記憶胞FET的汲極及 源極區均由延伸擴散汲極及源極線（BBL及SL)形成，因此 接觸便不再需要’且各記憶胞FET的尺—寸也可以縮減，其 可以使半導體記憶陣列的尺寸較習知半導體記憶陣列丨〇更 小。由於本發明半導的半導體記憶陣列丨〇 〇可以縮減尺 寸’故製造半導體陣列的成本亦可以降低。另外，本發明 亦可以進一步增加半導體記憶陣列的密度，因為在給定積 體電路晶片尺寸上可製造更多記憶胞。 為說明本發明半導體記憶陣列1 〇 〇的尺寸可以較習知 半導體記憶陣列1 〇的尺小縮減，第5圖係本發明半導體記 憶陣列1 00的俯視圖。特別是，記憶體記憶陣列丨〇〇的顯示 部分具有四個記憶胞FET，其具有共同的掩埋位元線 BBL(i)、BBL(i + l)，字元線WL(j)、WL(j + l)，及擴散源極 線SL(K)。 值得注意的是，因為本發明的半導體記憶陣列1 〇〇不 需要接觸（除了記憶陣列的邊緣），汲極區的尺寸會較習知 記憶陣列1 0更小。這是因為記憶陣列1 〇中記憶胞FET的汲 極區是以延伸擴散導線（BBL)彼此連接，其不需要額外的 絕緣空間以與相鄰導線分離。因此，本發明的汲極區長度 只有L1。反之，在習知半導體記憶陣列丨0中，由於各行記 憶胞FET的汲極利用接觸方式而以基底覆蓋導線彼此連 接’因此乃需要一對絕緣空間L2以絕緣及間隔相鄰的字元 線。
第13頁 411462 五、發明說明（11) 對0. 45um的設計準則而言，本發明記憶陣列100中記 憶胞汲極區的長度約0. 45um(Ll );反之，習知記憶陣列10 中記憶胞汲極區的長度則約1 · 0 Sum ( L 1 +2 X L2 )。若記憶陣 列1 0及1 0 0的其他所有尺寸相等且具有相同數目的記憶 胞，使用本發明半導體記憶陣列1 0 0約可節省1 8%的尺寸^ 這在現今記憶體設計中實是非常顯著的縮減。另外，本發 明相較於習知記憶陣列，亦可以節省製造記憶陣列的成 本0 請參考第2及4圖，本發明半導體記憶陣列1 〇 〇及習知 半導體記憶陣列1 0的另一項主要差異便是字元線及位元線 相較於記憶胞FET的方向。在習知半導體記憶陣列1 〇中， 位元線的延伸方向與記憶胞FET的通道相同，且正交於彼 此平行的字元線及源極線，及正交於FET的通道。這種排 列需要將浮置閘極製作成個別的長方形。不過，隨著日漸 縮小的尺寸，要避免邊緣圓滑效應以利用微影及蝕刻製程 形成長方形浮置閘極的難度亦日漸增加。相對地，在本發 明半導體記憶陣列1 〇 〇中，位元線的延伸方向正交於記憶 胞FET的通道及字元線，且平行於源極線。如此，本發明 記憶陣列1 0 〇的位元線及字元線係與習知記憶陣列丨〇的位 元線及字元線相交90 ° ’相較於各記憶胞FET的方向。若 給定這種排列後’浮置閘極的製造亦可以簡化。在本發明 結構中，浮置閘極首先可以沿源極線及位元線的方向定義 成延伸條。然後’這些延伸條便可在定義複晶矽字元線的 步驟中分成個別的長方形浮置閘極，其中，浮置閘極係自
第14頁 —-414442_ 五、發喊明（⑵. '— 動對齊於字元線的邊界。使用這種技術，浮置閘極可以用 延伸條製成，而不用更困難的步驟。另外，在這種方法 中，具有尖邊緣的小尺寸長方形的形成亦可以避免，且縮 小尺寸亦變得較為容易。 凊參考_第6圖’此為本發明實施例之EEPROM記憶陣列 1 0 0的方塊不意圖，其具有定址記憶陣列及在其上執行記 憶動作之相關電路。本發明半導體記憶陣列丨〇 〇的字元線 (WU-WLn)耦合列位址解碼器1〇6的輸出、位元線 (BBU-BBLm)及源極線（su_SLp)耦合行位址解碼器1〇8的 輸出另外’ 5己憶動作電路110耦合於行位址解碼器log， 其具有感應放大器112，及輸入及輸出緩衝器丨16、114。 列位址解碼1 〇 6接收一輸入列位址以選定一特定列之 5己憶胞FET ’即開啟具有欲執行記憶動作之選定記憶胞之 字元線。另外’行位址解碼器丨08接收一輸入行位址以選 疋特疋行之5己丨思胞F E T ’即開啟具有欲執行記憶動作之 選定記憶胞之位元線及源極線。記憶動作包括資料寫入、 抹除、讀取。 第1表係本發明半導體記憶陣列1 〇 〇在執行寫入、抹 除、讀取時時的較佳電壓。
第15頁 五、發明謂4隨史$67 線 寫入 抹除 讀取 WL(j-x)，χ>=1 WL(j) 2 14 4 WL(j+x)，χ>=1 BBL(i-x)，x>=l 2 BBL(i) 2 BBL(i+x)，x>=l 5 SL(K-x)，x>=l 2 SL(K) 12 SL(K+x)，x>=l 5 第1表 請參考第1表，寫入、抹除、讀取之記憶動作係執行 於具有字元線W L ( j)、位元線B L ( i )、源極線S L ( k)的記憶 胞FET。此即第4圖中浮置閘極（FG)以虛線圈起來的記憶胞 FET ° 單記憶胞的寫入是在控制閘極施加2V，在源極施加 1 2 V，在閘極接地。利用這種方法，選定記憶胞的浮置閘 極電壓可經由強耦合至源極及弱耦合至控制閘極而上升至 1 0 V左右。熱電子產生於控制閘極及浮置閘極間之通道， 其中會因記憶胞偏移結構而存在強電場。浮置閘極的高壓
第16頁 五、發明說明（14) 亦會使熱電子注入選定記憶胞的浮置閘極（FG )，藉此將邏 輯1寫入選定記憶胞。 寫入記憶陣列的選定記憶胞期間，必須要避免與選定 S己憶胞共用導線的其他記憶胞干擾。因此，記憶陣列的偏 移條件會與記憶陣列的結構有關。舉例來說，當選定記憶 胞欲進行寫入記憶動作時，除了施加字元線WL( j )2V以開 啟選定記憶胞之控制電極下方通道，以及施加源極線 SL(K)12V之外’位元線BBL(i+x)，χ> = 1，及源極線 SL(K + x) ’ X>M，（所有位元線及源極線至選定記憶胞的源 極側）要施^5V以避免共用字元線WL(j)的記憶胞干擾。其 他=有的字元線、位元線、源極線則接地。5V電壓用於未 選定記憶胞的縮減通道導通，藉以避免注入電子至各浮置 問極备並將未選定記憶胞與寫人記憶動作隔離。 田執订抹除記憶動作於選定記憶胞時，字元線孔) 施加1 4 \ ，其他所有字元線、位元線、源極線則接地。浮 置間2 Γ次狀邊緣會加強電子由浮置閘極至控制閘極的隧 通’、可从在相當低的電壓下達成。14V電壓的字元線 ^便足以吸引任何選定記憶胞的浮置閘極電荷，其經 由隔:置問極（FG)及對應字元線的薄氧化層隧 通，上’因為字元線社（]·)耦合該列之記憶胞FET，當 他加#1¾會《抹除同—字元線WL( j)的所有記憶胞FET。 、、單δ己憶胞時，4V施加於控制閘極以開啟控制閘 極：的通it、2 ν施加於汲極、源極則接地。若浮置閘極抹 除·即沒有注入電子，則選定記憶胞會導通高電流。若
__ϋϋ67____ 五、發明說明（15) 浮置閘極程式時，即注入電子，浮置閘極下方的通道會關 閉，而選定記憶胞則會導通低電流或不導通。 在讀取記憶陣列時，必須注意未選定記憶胞的干擾。 當項取s己憶動作執行於選定記憶胞時’ 4 V施加於字元線以 開啟選定記憶胞的控制閘極下方的通道、2V施加於位元線 BBL(i)以讀出選定記憶胞的電流、2V施加於源極線 SL(K-x)、位元線BBL(i-x)，x> = l，所有源極線及位元線 至選定記憶胞的汲極側）以避免共用字元線WL (j)的記憶胞 導通。其他所有的字元線、位元線、源極線則接地。4V的 字元線ffL(j)會致能選定記憶胞FET，以其控制閘極（CG)得 到特定的汲極電流IDQ及ID1 ’其中’ IDQ是選定記憶胞為邏輯 〇狀態之浮置閘極上沒有足夠電荷時之汲極電流，Idi是選 定記憶胞為邏輯1狀態之浮置閘極上有足夠電荷時之汲極 電流。另外* 2V的位元線BBL( i)及接地的源極線SL(K)則 在選定記憶胞上產生汲極電流ID，以利用感應放大器丨i 2 感應。 因為對應列的記憶胞FET共用字元線WL( j)，各記憶胞 FET係致能以利用4V的控制閘極（CG )導通◊不過，大部分 記憶胞FET的汲極及源極接地’故不會有汲極電流id。除 此之外，與選定記憶胞共用位元線BBL(丨）的相鄰記憶胞， 其沒極施加2 v。為避免未選定記憶胞的汲極電流導通，2 v 施加於源極線’ SL(K-x) ’ x> = l，使汲極及源極間沒有電 壓差。因此’相鄰記憶胞不會產生汲極電流，可與讀取記 憶動作隔離。
第18頁 _411467____ 五、發明說明（16) ^ ~ 製造間電極 為改善抹除動作的效率’利用尖狀注入邊緣的浮置閘 極以加強隧通是關鍵的。第7A〜7G圖係尖狀注人 置閉極的製程剖面圖，其中’浮置開極可以製成長條形或 短長方T。言青參考第7A圖’薄氧化層2〇2沈積於矽基底2〇〇 上’複Ba石夕或非晶矽層2 〇 4沈積於薄氧化層2 〇 2上，二氧化 矽層206則沈積於複晶矽層204上。光阻層208定義於二氧 化石夕層2 0 6上’用以定義浮置閘極的預定起始寬度。閘 化層202最好是熱氧化形成，其厚度通常介於1〇〇2㈣埃或 在更小的曰裝置中進_步降至5〇埃。複晶矽層2〇4及氧化層 206最好是由任何習知方法沈積，其厚度通常介於 1 000〜20 00埃。這個厚度亦可隨小裝置而降低。複晶矽層 2 0 4可以習知離子植入法或熔爐摻雜技術以進行摻雜。 請^考第7B圖，使用定義後的光阻層2〇8為罩幕，以 習知非等向氧化蝕刻技術蝕刻氧化層2 〇 6。請參考第％ 圖，在去除未覆蓋光阻層2 〇 8的氡化層2 〇 6後，以習知非等 向複晶矽蝕刻技術蝕刻部分複晶矽層2 〇 4。值得注意的 是必須留下一層薄複晶矽層2 0 3。剩餘複晶矽層的厚度 最好在100、500埃之間。如下圖所欲說明，複晶矽層2〇3係 用以作為欲沈積之第二複晶石夕層之基底層，其可以保護浮 置閘極側邊的閘氧化層。 然後去除光阻層，如第7D圖所示。在第7E圖中，沈積 第二複晶矽層（210，212，214 ’ 216)，其厚度最好介於 50- 1 000埃之間，於結構上。在稀釋HF溶液之選擇性蝕刻 -4114^-7-__ 五、發明說明（17) 則在沈積第二複晶矽層前執行，藉以改善兩複晶矽層之黏 著。另外’以習知離子植入法或熔爐摻雜技術以摻雜第二 複晶石夕層亦是有用的。此摻雜步驟亦可以省略，若隨後的 熱處理周期足以將摻質由第一複晶矽層擴散至第二複晶矽 層。 請參考第7F圖’非等向複晶矽蝕刻步驟係執行以全部 去除氧化物/複晶矽堆疊上面的複晶矽、並在氧化物21 4、 ^ 6兩侧形成側壁，及全部去除側壁外側薄氧化層上的複 曰曰矽及氧化物/複晶矽堆疊的罩幕。如第7Η及7G圖所示， 氧化物堆疊可以完全或部分去除至預定高度藉以選擇性 地露出尖狀注入邊緣。 複晶碎邊緣的尖狀可以熱氧化調整^已知，特定氧化 m如乾〇2環境及低氧化溫度’會在熱氧化期間產生較 二並導致尖狀邊緣。隨後的熱氧化步驟亦會在浮置閘 邊積集形成複晶矽結晶。複晶矽邊緣的尖狀可以調整 夕層的厚度以調整，邊緣高度則可調整氧化層厚 这種形成尖狀注 尖狀及厚度可輕易調整法’其邊緣的 需要微影步驟且可以避免因其=的二法。目此’並不 浮置閘極的尺寸及豆製^的可忐錯誤。也因此， 將上述尖li:匕最低。 示於第8A〜8F圖’其為本發明聞極製作於記憶胞的步驟 鄰記憶胞對的製程剖面圖。 $之d憶陣列電路之相
,請參考第8C圖，當延伸擴散源極區或線320形成後， $成的光阻3 1 6便去除。熱氧化步驟係執行以將注入邊緣 變尖且將摻質驅入擴散源極線。源極線與底下浮置閘極的 充分重疊則是必要，用以耦合源極電壓至浮置閘極。 請參考第8D圖，複晶矽層332沈積於浮置閘極堆疊310
第21頁 五、發明說明（19) 上方，並非等向蝕刻以形成複晶矽側壁，如第8 £圖所示。 然後’以複晶矽側壁為自我對齊的罩幕，執行習知離子植 入步驟以形成延伸擴散汲極326、3 28。複晶矽侧壁的尺寸 决义了源極區及汲極區之間的通道長度。複晶矽侧壁的尺 寸則又由沈積複晶矽層的厚度及浮置閘極堆疊的高度決 定。 若一行記憶胞FET形成時，延伸擴散源極區320及延伸 擴散没極區3 2 6、3 2 8係形成以沿著行方向延伸，進而形成 &伸擴散沒極及源極區，其用作相鄰記憶胞FE1該行之位 元線及源極線。 請參考第8F圖，複晶矽層330形成於氧化層上方且定 義形成延伸導電複晶矽線，其用作相鄰記憶胞的字元線及 控制閘極。複晶矽側壁（如第8E圖）可以留下，當字元線複 日曰5夕沈積時。另外’複晶矽側壁可以去除，且薄氧化層可 以長出以在控制閘極下方形成閛氧化層，然後沈積控制閘 極/字元線之複晶矽。 ▲子元線之複晶石夕層定義及敍刻時，浮置閘極亦以相 同步驟蝕刻且對齊於字元線之複晶矽，藉以形成該行記憶 胞的分離浮置閘極。這個定義步驟可避免定義小長方形浮 置閘極時的邊緣圓滑效應。 另外’注意浮置閘極的尖狀邊緣，及將浮置閘極與複 晶石夕字元線或控制閘極隔離的薄氧化層，這個組合會在抹 除動作期間產生強電場，其會使浮置閘極的電荷隨通至氧 化層’藉以降低浮置閘極的電荷及抹除該記憶胞。
_411467___ 五、發明說明（20) ' ---- 若同行之相鄰對記憶胞FET形成時，該行各對相鄰言 憶胞的延伸導電複晶碎線亦形成。場氧化層可以習知方法 形成，藉以隔離及絕緣相鄰對記憶胞FET及該行其他相鄰 對記憶胞FET。如前述’形成相鄰記憶胞FET或同行記情胞 FET的方法可執行以形成本發明的EEPROM半導體記憶陣'"列 10 0。 心' 雖然本發明已以較佳實施例揭露如下，然其並非用以 限定本發明’任何熟習此技藝者，在不脫離本發明之精神 和範圍内’當可做更動與潤飾，因此本發明之保護範圍當 視後附之申請專利範圍所界定者為準。 符號說明： 1 0 : EEPROM記憶體陣列電路 204 :複晶矽或非晶矽 12、14、108 :行位址解碼器 206 :氧化層 1 6、11 0 :記憶動作電路 208 、3 1 6 :光阻層 18、112 :感應放大器 312 :浮置閘極 20、22、114 '116 :輸出/輸入緩衝器 3 1 4 ·尖^狀 >主入邊緣 24、102、20 0、3 0 0 :基底 310 :浮置閘極堆疊 1 0 0 :半導體記憶陣列 318 :植入窗口 1 0 6 :列位址解碼器 320 :延伸擴散源極區 2 0 2 :薄氧化層 326、328 :延伸擴散彡及極區 203 、 330 、 332 、 210 、 212 、 214 ' 2 1 6 :複晶矽層
第23頁

Claims (1)

  1. --4-1^467___ 六、申請專利範圍 1. 一種半導體記憶陣列，包括： 一基底：以及 複數記憶胞場效電晶體，形成於該基底上且排列成電 晶體行列’其中，各電晶體具有一通道’形成於該基底内 且***於汲極及源極擴散區之間，該電晶體更包括一控制 閘極’形成於至少覆篕該通道區一第一部分的該基底上 方’其中’同行電晶體的汲極及源極擴散區彼此連接，而 同列電晶體的控制閘極則彼此連接° 2. 如申請專利範圍第1項所述的半導體記憶陣列，其 中’該些同行電晶體的汲極區是由形成於該基底内一第一 擴散延伸區彼此連接。 3 ·如申請專利範圍第1項所述的半導體記憶陣列，其 中’該些同行電晶體的源極區是由形成於該基底内一第二 擴散延伸區彼此連接。 4. 如申請專利範圍第1項所述的半導體記憶陣列’其 中，該些同列電晶體的控制閉極是由形成於該基底上一延 伸導線彼此連接。 5. 如申請專利範圍第1項所述的半導體記憶陣列’其 中’各記憶胞場效電晶體更包括/浮置閘極’至少形成於 該電晶體的通道區一第二部分上方，並以一第一絕緣層彼 此分離。 6 ·如申請專利範圍第5項所述的半導體記憶陣列，其 中，各記憶胞場效電晶體的控剎閘極區具有一第一部分’ 形成於該電晶體的通道區該第〆#分上方，並以該第二絕
    第24貢 六、申請專利範圍 緣層彼此分離。 '7.如申請專利範圍第6項所述的主道城 ^ ± 中，各圯憶胞琢效電晶體的控制閘極區具 第二， 立形成於該電晶體的浮置閘極上方，、，、^ ^ 此分離。 方，亚以一第三絕緣層彼 中 8. ::請：利範圍第7項所述的半導體記憶陣列，其 該^ ΐ 一 ^ 絕緣層分別包含Τ % _ Κ 氧化物，虱化物’虱氧化物，及氧仆 ^ ,, 卜 人孔化物、虱化物、氮氧化 物的組合。 中 中 中 分 9. 如申請專利範圍第6項所述的半導體記憶陣列，其 各電晶體的通道區該第一及第二部分彼此相鄰。 10·如t請專利範圍第丨項所述的半導體記憶陣列，其 該第二擴散延伸區連接相鄰行相鄰電晶體的源極區了 1 1.如申請專利範圍第丨項所述的半導體記憶陣列，其 該些電晶體的汲極區形成該些第一延伸擴散區的部 其中’該些電晶體的源極區形成該些第二延伸擴散區 的部勿，且其中’該些電晶體的控制閘極形成該些延伸導 線的部分。 1 2.如申請專利範圍第丨丨項所述的半導體記憶陣列， 其中，該些延伸導線包括下列材料之一：矽’耐火金屬， 矽化物，及矽、耐火金屬、矽化物的組合。 1 3. —種在一半導體記憶陣列中程式一選定儲存位置 的方法，其具有複數互連之儲存位置行列，各儲存位置為 一電晶體，其具有一汲極區於一第〆側、一源極區於一通 第25頁 411467 ^、申請專利範圍 常與該第一側相反的第二側、一通、耸 區之間、一控制閘極，其中，同μ $於該汲極區及該源極 電晶體的汲極區的共用延伸區，g以晶體分享一連接該些 同行電晶體分享一連接該些電晶^ 2形成該行的位元線， 區，藉以形成該行的源極線，同列雷，極區的共用延伸 些電晶體的控制閘極區的共用延伸阳體則分享一連接該 元線，包括： °°° ’藉以形成該列的字 施加一第一正電壓至該選定儲 施加-第二正電壓至該選定儲存位極：： , yrt - -r ^=, _ 丁 m置的字兀線， 施加一第二正電壓至該選定儲， ^ Λ L 疋疋减仔位置在該源極區側的 所有位7L線及源極線；及 接地該選定儲存位置及所有其他字元線在該没極區側 的所有源極線及位元線。 1 4.如申請專利範圍第1 3項所述的方法 一正電壓係高於該第三正電壓。 1 5 _如申請專利範圍第1 4項所述的方法 二正電壓係低於該第三正電壓。 1 6.如申請專利範圍第1 3項所述的方法 一正電壓約12V。 1.7.如申請專利範圍第1 6項所述的方法 二正電壓約2V。 1 8.如申請專利範圍第1 7項所述的方法 三正電壓約5 V。 1 一種在一半導體記憶陣列中讀取一選定儲存位置 其中，該第 其中，該第 其中 其中 該第 該第 其中，該第
    第26頁 411467
    六、申請專利範圍 的方法，其具有複數互連之 一電晶體’其具有一沒板區 常與該第一側相反的第二側 區之間、一控制閘極，其中 電晶體的汲極區的共用延伸 同行電晶體分享一連接該些 區，藉以形成該行的源極線 些電晶體的控制閘極區的共 元線’包括： 儲存位置行列，久蚀 J 合储存位置為 於一第一側、—调抆广 钓 1J 源極區於_通 通道於戎汲極區及該源極 ，同行電晶體分享一連接該些 區’藉以形成該行的位元線， 電晶體的源極區的共用延伸 ’同列電晶體則分享一連接該 用延伸區，藉以形成該列的字 施加一第一正電壓至該選定儲存位置的字元線； 施加一第二正電壓至該選定儲存位置的位元線； 施加一第三正電壓至該選定儲存位置在該汲極區側的 所有位元線及源極線；及 接地所有其他源極線、位元線、字元線。 20.如申請專利範圍第丨9項所述的方法，其中5玄第 一正電壓係高於該第二正電壓。 , l ，其·中，言歹讓 2 1.如申請專利範圍第2 〇項所述的方？ ^ 二及第三正電壓約相等。 .沾方A，其中，該第 2 2 如申請專利範圍第1 9項所述的 一正電壓約4V。 方法，其中，該第 23.如申請專利範圍第22項所述’ 二正電壓約2 V。 法，其中，該第 .十· 2 4 ·如申請專利範圍第2 3項所通 三正電壓約2 V。
    第27寊 _4114R7_ 六、申請專利範圍 2 5. —種在一半導體記憶陣列中抹除一選定儲存位置 的方法，其具有複數互連之儲存位置行列，各儲存位置為 —電晶體，其具有一汲·極區於一第一側、一源極區於一通 常與該第一側相反的第二側、一通道於該汲極區及該源極 區之間、一控制閘極，其中，同行電晶體分享一連接該些 電晶體的汲極區的共用延伸區，藉以形成該行的位元線， 同行電晶體分享一連接該些電晶體的源極區的共用延伸 區，藉以形成該行的源極線，同列電晶體則分享一連接該 些電晶體的控制閘極區的共用延伸區，藉以形成該列的字 元線，包括： 施加一第一正電壓至一列該選定儲存位置的字元線； 及 接地所有其他源極線、位元線、字元線。 2 6.如申請專利範圍第2 5項所述的方法，其中，該第 一正電壓約1 2 V。
    第28頁
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211547B1 (en) * 1997-11-24 2001-04-03 Winbond Electronics Corporation Semiconductor memory array with buried drain lines and processing methods therefor
US6093945A (en) * 1998-07-09 2000-07-25 Windbond Electronics Corp. Split gate flash memory with minimum over-erase problem
IT1301880B1 (it) * 1998-07-30 2000-07-07 St Microelectronics Srl Circuito elettronico di memoria e corrispondente metodo difabbricazione
TW444402B (en) * 1999-03-11 2001-07-01 Mosel Vitelic Inc Flash memory cell and its manufacturing method
US6249454B1 (en) * 1999-09-15 2001-06-19 Taiwan Semiconductor Manufacturing Company Split-gate flash cell for virtual ground architecture
US6774426B2 (en) 2000-12-19 2004-08-10 Micron Technology, Inc. Flash cell with trench source-line connection
US6563736B2 (en) * 2001-05-18 2003-05-13 Ibm Corporation Flash memory structure having double celled elements and method for fabricating the same
EP1274095A3 (en) * 2001-07-06 2005-05-25 Halo Lsi Design and Device Technology Inc. Twin MONOS cell array metal bitline organization and single cell operation
JP3821026B2 (ja) * 2002-03-18 2006-09-13 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP3815381B2 (ja) * 2002-06-06 2006-08-30 セイコーエプソン株式会社 不揮発性半導体記憶装置およびその駆動方法
JP2005537597A (ja) * 2002-08-22 2005-12-08 スパンション エルエルシー フラッシュメモリ装置の列デコーディング及びプリチャージング
US7142454B2 (en) * 2002-09-12 2006-11-28 Spansion, Llc System and method for Y-decoding in a flash memory device
US6731542B1 (en) * 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
US6914819B2 (en) * 2003-09-04 2005-07-05 Macronix International Co., Ltd. Non-volatile flash memory
EP2556928A1 (en) * 2005-06-15 2013-02-13 Caterpillar Inc. Tool retention apparatus and method
US9601493B2 (en) 2006-11-29 2017-03-21 Zeno Semiconductor, Inc Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US9391079B2 (en) 2007-11-29 2016-07-12 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
US8514622B2 (en) 2007-11-29 2013-08-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US20090114951A1 (en) * 2007-11-07 2009-05-07 Atmel Corporation Memory device
KR20090075062A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치
US10461084B2 (en) 2010-03-02 2019-10-29 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US9922981B2 (en) 2010-03-02 2018-03-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US11742024B2 (en) * 2020-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company Limited Memory device comprising source line coupled to multiple memory cells and method of operation
US11721720B2 (en) * 2021-03-21 2023-08-08 Winbond Electronics Corp. Semiconductor structure

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572054A (en) * 1990-01-22 1996-11-05 Silicon Storage Technology, Inc. Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
US5045488A (en) * 1990-01-22 1991-09-03 Silicon Storage Technology, Inc. Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device
US5029130A (en) * 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
US5544103A (en) * 1992-03-03 1996-08-06 Xicor, Inc. Compact page-erasable eeprom non-volatile memory
DE4311358C2 (de) * 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
EP0741415A1 (en) * 1995-05-05 1996-11-06 STMicroelectronics S.r.l. Flash-EEPROM memory with contactless memory cells

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