TW405262B - A process for forming a high density semiconductor device - Google Patents

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Α7 Β7 —- 五、發明説明（1 ) 1. 發明背景 、本發明大致上係有關於—種半導體積體電路元件及其製 造万法，而詳言之，係有關於一種記憶體元件，具有帶有 自行對正到存取電晶體之閘極導體帽形絕緣層㈣溝儲存 電容並以埋藏帶連接之緊密單元設計的記憶體元件。 2. 相關技藝討論 半導體記憶體元件，特別是動態隨機存取記憶體（dram) 疋件是廣為人知的。DRAM之基本特徵是_記憶體單元。 每一單元包括一用來儲存電荷的電容和一用來轉移電荷至 該電容或自該電容移出電荷的存取電晶體（也稱做旁路電晶 體或旁路閘極）。溝圳電容，或者.深溝（DT)電容是典型且 廣為人知的。單元也包括一用來連接一電晶體源極/没極 區域=該電容的機構（通常稱做一個"帶"（strap)p就本技 ，目前的水準而言’—記憶體晶片有超過64百萬個DRAM 單=，以陣列的型式組成。因此，由於單元尺寸大小決定 了阳片铯度，大小和成本，故降低單元面積是設計 者的主要目的。藉由縮小個別的特徵尺寸，或者形成能更 有效運用晶體表面積的結構，也許可降低單元面積。後者 的研究特別值得嘗試。 在一般製造具有溝圳電容之DRAM元件的製程中，電容 結構疋完全地在電晶體閘極（GC)導體形成之前形成。因 此，一般的製程順序含有開通溝圳，填充該溝圳、形成端 點導體，然後形成閘極堆疊結構的步騾。吾人將會了解， 獨互的石版印刷步騾’對可能有重疊及其他錯誤的閘極堆 • 4- $紙張尺度適用t國國家標準（CNS ) A4规格（Γΐ〇χ297公簇）------ (請先閲讀背面之注意事項再填寫本頁) 1Τ 經濟部中央樣準局負工消费合作社印裝 * m· m m _405£62 五、發明説明（2 ) 疊精確度來說是需要的1此’若使用已知的製程則在 單元結構中必須包括較大的表面積以對此等誤差有容錯能 力。 在DRAM技藝中，藉由-表面帶連接—溝圳電容到一電 晶體是可行的方式。然而，形成表面帶之步驟的低製程容 錯度可能增加一表面帶和鄰近閘極導體間的短路。因此， 通常希望提供-埋藏帶以連接該電晶體的源極/沒極區域 到該電容。有埋藏帶之處，該半導體元件的表面上會有較 多2間，也會得到較高的元件密度。另外，由於該埋藏帶 連接器形成於許多其他結構之前，對其他表面結構潛在的 破壞被最小化。僅管如此，習知形成埋藏帶的製程在形成 溝圳电谷後，仍需預留獨立的石版印刷步驟以形成閘極導 體’因此習知製程並不是自行對正的。 以下之參考資料是先前技藝的代表。 美國專利第5,336,629號，由Dhong等人所發明，描述了 一摺疊之位元線DRAM單元，其中存取電晶體藉著生長一 梦外延層於溝圳區域上而被垂直地置放於溝圳電容之上。 其後經由自溝圳多晶矽電極延展的侧壁p +多晶矽帶，在該 經濟部中央樣準局貝工消资合作社印製 存取電晶體源極擴散區和溝圳電容間橫向地行成電阻接 觸。 美國專利第4,988,637號，由Dhong等人所發明，描述了 一位元線DRAM單元，其中包括一埋藏於基體中與存取電 晶體並排的溝圳儲存電容，藉著外延矽之生長和一平台蝕 刻步驟而形成。介於該兩個構件間的接觸係經由一形成於 ___ -5· ^紙張尺度適用中胁（2丨0X297公簸） 一 405262 五、發明説明（3 ) 平台區域中埋藏溝上的雜質多晶矽帶而建立，該平台區域 與位於外延矽區域中的存取電晶體源極相連。 美國專利第5,3 89,559號，由Hsieh等人所發明，描述了備 製傳統結構之存取電晶體的DRAM單元製程。此存取電晶 體之源極擴散係經由—埋藏帶與溝圳儲存電容電阻連接， 埋藏帶包含從溝圳侧壁上摻雜之多.晶矽層算起之向外擴散 換雜區域。 經濟部中央標準局貝工消费合作社印製 美國專利第4,894,696號，由Takeda等人所發明，描述了 一 DRAM單元製程，其中該記憶體單元電容由一位於元件 絕緣區域所界定之位置的溝圳，以及一存取電晶體組成。 然而，該溝圳的深度被限制在2微米内，緊接著建立一環 繞著該溝圳之p +護衛帶（Hic)層以降低在單元中由d&粒 子引起的柔性錯誤（soft error)問題。從儲存端點電極到 存取電晶體源極擴散的接觸係透過一在溝圳中的n+多摻雜 多晶矽層來達成。然後沉積用做電容的介電體，此等介電 體係以薄膜組成，如單層或多層Si〇2〆 Shi / $泊2或 TkO5。其後，利用多晶矽沉積和石版印刷步驟來界定由 —P +或n+多晶矽層組成的電容平行板。該穿圳製程需以若 干高溫製程為之，此等高溫步驟有害於先前所形成:植= 區域，且可能造成植入離子之向外擴散。 美國專利第5,429,978號，由Lu等人所發明，類似於

Takeda之美國專利第4,894,696號，其中該記憶體單元㈣ 存溝圳電容一方面自行對正到元件絕緣區域，、 X 77 万面則 自行對正到存取電晶體閘極。對增加的容量來說，,溝圳 -6 - ----— (請先聞讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標丰（CNS ) A4規格（210X297公嫠） A7 B7 題 405262 五、發明説明（4 電谷是由柱型溝結構製成。該存取電晶體源極端點的接觸 是透過一包覆之n +層而達成，該n +層係由沉積於溝圳中的 捧雜PSG層向外擴散所形成。 即使從已知技藝的觀點來看，仍然一直存在對使用較少 裝造私序1¾ 8^:知到更大容量且容許較緊密記憶體陣列的 半導體記憶體元件設計和製程的需求。同時更存在著為自 行對正到閘極導體並藉由埋藏帶連接的溝圳電容結構之需 要因此，我們想要提供一種滿足這樣的需求並能解決前 述及其他不足和缺點的方法。 發明摘要 本發明的一個目的是克服在此技藝中如前面所討論的問 本發明的另-個目的是提供—種具有增加之晶片密度的 半導體元件及其製造方法。 本發明的另-個目的是提供一種具有降低之單元大小的 半導體記憶體單元結構及其製造方法。 的的另—個目的是提供—種具有埋藏帶而非表面帶 的丰導體記憶體單元結構及其製造方法。 及的另—個目的是提供—種半導體記憶體單元結構 及其製造万法’係以—自行對正製程使一深 極相鄰接。 令…「甲 ] 構的再—個目的是提供一種半導體記憶體單元結 形成之後製^ ^ (溝圳儲存端點電容係於間極堆叠 知-------訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消费合作社印製

_ 五、發明説明（5 因此，根據本發明’用來形成一半導體元件的方法 騾包括： a) 得到半導體元件基禮在該半導體元件基體上具有 至少—個圖樣化之閘極導趙以及至少-個圖樣化之帽 形絕緣體； b) 在至少一個帽形絕緣體上形成一介電光罩層； Ο在介電光罩層中形成至少一個開口； d)使用介電光罩層中的該至少一個開口做為光罩，以於 基體中形成至少一個開口做電容之用。 該方法另亦可包含如下之额外步騾： Ο形成一襯層，對基體中該至少一個開口予以襯裡其 中該襯層包括一高介電常數之材料；以及 f) 在基體中該至少一個開口的至少較低區域實際上填入 捧雜多晶碎。 另外，或另一方面，該方法亦另可進一步包含如下之額 外步驟： g) 形成一埋藏帶導體。 此外，本發明揭示一種以前述步驟生產的半導禮元件。 該半導體元件包括： a) 一基體’其上具有至少兩個圖樣化之閘極導體，每 一閘極導體皆覆蓋一閘極絕緣體； b) 形成於該至少兩個圖樣化之閘極導體的各個之侧邊 之上的至少一個絕緣體區域； c) 形成於基體中的至少一個溝圳電容，使得該溝圳電 -8 - 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本育) -訂 L, 經濟部中央樣準局员工消费合作社印製 A7 A7 經濟部中央梂準局負工消費合作社印製 五、發明説明（6 相dt:閘極導體之-邊上的絕緣區域 d)—摻雜導電區 、'該，圳電容的-電極C下方延伸’且與 圖式之簡單說明 發其他的内容和優點，在經由下文所述本 的詳細說明下會更為清楚。在接下來的 說明中，请參閱如下之附圖，其中： 圖1為根據本發明之記憶體單元的局部橫截面圖。 圖2為根據本發明之記憶體單元的局部橫截面圖。 圖3為複數個記憶體單元的概㈣視圖。 較佳具體實施例之詳細說明 參考圖1 ’本發明之元件的具體實施例係以一如同傳統雙 井CMOS技術-般’具有—淺溝絕緣（STi)結構（ι〇)，ρ型 井（12)，η型井（14)，以及vt調整植入區域（16)的ρ_(ι_2 ohm-cm)基體（2)來作說明。由於負偏壓通常提供至該陣列 P型井，故以一高能量磷植入以形成一大約在陣列中矽表 面之下1.5微米的n+型層接面，以提供在p型井和p型基體 間的絕緣帶（IB)( 1 7)。其後，對該陣列及支援支場效電晶 體（FETs)形成一閘極結構，此結構包括一個大約8 nm厚 的熱閘極氧化物薄膜，一個大約10〇 nm厚的磷摻雜多晶發 沉積（18)，一個大約75 nm厚的濺鍍wSi^QO)，以及— 個沉積的大約300 nm厚的閘極帽形LPCVD氮化物層（22)。 接著將該閘極結構圖樣化，方法是利用光石版印刷和對氣 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） (讀先閲讀背面之注意事項再填寫本頁)

.'«T 經濟部中央標準局貝工消費合作社印«. 40526¾ A7 __B7 五、發明説明（7 ) 化物’ WSix ’多晶矽，及剩餘熱氧化物薄膜予以蝕刻以形 成一 DRAM疋一閘極電極和一雙位元組線。最後.，實施閘 極侧壁氧化製程，包括一在約8〇〇 t下的wsix退火，接著 疋在約1050 C下之該堆疊的快速熱氧化（RT〇)以在該閘極 侧壁上生長大約1 〇 nm的氧化物。該晶圓的背面蝕刻也被 實施以在閘極侧壁氧化前移除沉積之薄膜，以保證在氧化 期間一致的晶圓對晶圓溫度。 再參考圖1，一淺度磷植入接著實施以形成一陣列元件的 源極/汲極區域接面，以及— NFET支持元件的LDD(輕摻 雜汲極）接面。一 50 nm或更大厚度的lpc：vd氮化物閘極間 隔層（3〇)被沉積，接著是大約7〇0 nm厚之LPVCD 7£〇§或 其等效材料層（32)的沉積。該te〇S或等效材料層被使用 為光罩層，以蝕刻矽中之溝圳（34)，此溝圳（34)形成記憶 體單元元件之儲存電容。該穿圳製程包含一使用一多層 DUV光阻的深溝（DT)光罩曝光步驟，接著是光罩開口 RIE製程以移除介電層，如TE〇s或等效材料，氮化物，氧 化物等，並停止在矽表面上。該RIE必須保證閘極侧壁絕 緣薄膜在光罩蝕刻之後，維持適當的厚度，該光罩蝕刻是 需要的’以在碎溝圳蚀刻期間保護閑極举叠。 接在光罩開口蝕刻後，光罩被剝光而在該矽基體中的溝 圳（3 4)使用形成於閘極電極或雙位元組線之上及侧邊表面 上的絕緣薄膜和S TI做為光罩，以自行對正的方式蚀刻。 雖然該溝圳RIE製程是異向性的並使用一HBr/NF3/〇2 化學方法，該溝圳侧壁斜率的良好控制是需要的，以防止 -10- $纸張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐1 ------- - ---------^-— (請先閲讀背面之注意ί項再填寫本頁) .訂

Μ 五、發明説明（8 凹形輪廓並達到4_5微米的深溝。接在溝㈣後，剩餘的 TE〇S或等效材料層（32)藉由濕蚀刻而被移除。應該注意 去看是否有氮化物存在於該溝圳開口上，若有則將其移 除，否則會產生在溝圳之多晶梦填補中的空洞。其後，一 可移除氧化物層在8G0X;的溫度下生長^溝圳中以保護任 何因穿圳蚀刻所致的梦損壞，然後該層被剝除。 參考圖2,為形成該端點介電層，一薄氮化物層（4〇)藉 由一快速熱製程而形成於圖示中之位置，接著是在9〇〇1 或以下之溫度下’該氮化物層的再氧化。該端點介電質的 等效氧化物厚度大約是4 nm。其次，該溝圳藉沉積高度捧 雜（n + )磷多晶矽（42)而被填入，超出的磷多晶矽（42)藉由 一化學-機械磨光（CMP)方法而被磨光以與晶圓前面和後 面上之氮化物層（30)等齊。接著，該多晶矽薄膜（42)被凹 入至約1_3微米的深度以容許氧化物環（44)之形成，而能提 供孩記憶體單元的垂直絕緣。其後，該端點介電質區域藉 由濕化學蝕刻而被部分地移除，而一環側壁氧化物在 900 C或以下之溫度下藉熱生長約8 nm厚。接著是熱氧化 程序，一臭氧TEOS氧化層被沉積並退火做為TE〇s壓縮， 以達到200 nm X 400 nm之一典型溝圳光罩大小在溝侧壁上 約3 0 nm的總環氧化物厚度。然後該TE〇s環氧化物藉由一 RIE製程而被在下蚀刻到閘極堆疊氮化物高度，且必須特 別注意以保證沒有剩餘氧化物殘留在該溝圳的第一多晶矽 薄膜上。如果該氧化物沒有被正確地移除，它可能會在第 一多晶矽薄膜上留下一介面層，如此造成與下一個多晶矽 -11 - 本紙張尺度適用中國國家標窣（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本1) .丨裝. •ίτ 經濟部中央標準局貝工消費合作杜印製 經濟部中央樣準局貝工消費合作社印製 _405262 五、發明説明（9 ) 層間不好的接觸。 其次高度神摻雜（n+)磷第二多晶矽層被沉積且cMp平坦 化，以使用與第—多晶矽層相類似的方法填入該溝圳。於 是孩第二多晶矽層藉由使用一 RIE製程而被凹入該矽表面 約150 nm，以形成區域（46)。然後，藉由第二多晶矽層 RIE凹入而暴露在溝圳上部之D τ環氧化物以一濕化學蝕刻 而被移除。 下一個製程步驟描述了埋藏帶的形成，埋藏帶意指提供 了孩溝圳儲存端點電容與該旁路電晶體間的電阻性連接。 將一埋藏帶本質多晶矽層予以沉積以填入第二多晶矽薄膜 的溝圳凹陷，接著予以CMP平坦化至閘極氮化物高度。在 此一同時，任何在該晶圓背面的多晶矽可藉CMP移除。該 本質多晶矽層在後績的熱製程中係以來自高度摻雜（n + )多 晶矽層之砷摻雜物向外擴散而被摻雜，並且經由一在環氧 化物被移除處的溝圳頂端小開口進入該p型井區域。於 疋’一緊鄰溝圳之陣列電晶體的磷接面便可以形成一埋藏 n +神帶接觸。藉由對該閘極氮層選擇性之_RIE製程，該 埋藏帶多晶矽被凹入至低於矽表面約5 〇 nm深，且最後一 LPC VD TEOS氧化物薄膜被沉積在溝圳頂端並且以閘極氮 做為停止層而以CMP方法平坦化，以完成溝圳製程。然後 該元件使用傳統製程被完成。 在溝圳製程另一具體實施例中，可以發展一包圍環繞11型 帶溝圳結構’其與前述之n + IB接面電阻性連接。在此情況 下’ i形成了一溝圳電容的底部電極，該溝圳電容可藉由 一 -12- 本紙張尺度適用中國困家揉车（CNS )从胁（2Η)χ297公着 一 ---- HI ^in n —-an 1.^1 nn an I >n_— emam H.IB 1^1 nn 一 Ί (請先閲讀背面之注意事項再填寫本頁) A7 -B7五、發明説明（1〇 ) 經濟部中夬棣率局貝工消費合作社印製 偏壓1 B n+帶而被偏壓在一所要的電壓。這樣的方法可以 被使用來降低跨於該溝端點介電質的電場並提昇信賴度。 為達到运個結構，接在溝圳蝕刻之後，一砷摻雜玻璃 (S G )層被,儿積在溝圳中，然後藉由一 D υ V光阻曝光製程 而從溝圳頂部被移除（大約深度：1.5微米）。一帽形TE0S 氧化气接著被沉積在ASG在約！刚。〇的溫度下被礙化以形 成一環繞溝圳底部的連續的n+區域，溝圳底部也與該 n + IB帶連接。該帽形TE〇S氧化層的目的是防止在ASG礙 化中該溝侧壁曝露的上部之砷自動摻雜。下一個步騾是 A S G剝光及清潔，接著是如前所述的可移除氧化物生長和 端點介電質形成。 由於特疋尺寸大小持續地縮小且溝圳橫向大小變得越來 越小，蝕刻一深溝以得到增加之儲存端點電容會造成極大 的挑戰。因此需要考慮使用高介電常數物質的淺溝結構以 達到需要的單元電容。一具有比前面所提到者深度較淺的 溝圳電容的具體實施例要被討論，其使用一高介電常數物 質如 BaxSr(1.x)Ti03(BST0)而形成。 以和前面相同製程至矽溝圳蝕刻所有製程步驟都維持相 同除了溝圳深度典型地淺了 2微米.在溝圳中一可移除氧 化層生長以及薄膜移除之後，生長一薄熱氧化物並接著是 —臭氧TEOS層的沉積，與前述的環氧化製程相似。接著該 氧化層使用與前述相似對閘極氮化物選擇性的RIE製程而 被凹入至低於碎表面約100 nm的深度。其次一高度砰挣雜 (n + )磷多晶矽層被沉積且CMP平坦化至該氮化物高度（前 -13- 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) •丨東. 訂 .¾. 經濟部中央橾準局貝工消费合作杜印裝 _405262_Βτ_ 五、發明説明（11 ) 面及背面），然後使用與前述相似對閘極氮化物選擇性的 RIE製程而被凹入至低於溝圳矽表面約5〇 nm的深度。這摻 雜多晶矽層藉由經過環氧化物被移除處之溝侧壁的η +摻雜 物向外擴散而形成了到該陣列電晶體介面的埋藏帶連接。 它也形成了該溝圳電容的底部電極。接著一薄障壁層 (TaxSiyN )被沉積，再接著是一鉑層的沉積。鉑堆疊可以 接著一硬光罩如可藉石版印刷圖樣化的TiN的沉積而被蝕 刻。一BaxSr(1.x)Ti03(BST0)薄膜接著藉由使用一兩步騾 MOCVD方法和約400 °C的溫度而被沉積在該鉑電極上。接 著是沉積一第二鉑層並且該堆疊使用與之前相似的製程而 被圖樣化。BSTO可以藉由濕化學蝕刻和快速熱製程的退火 而被移除。一形成溝圳電容之上部電極的n +多晶矽薄膜被 沉積並以CMP及RIE製程平坦化至矽高度。最後，一 BPSG型氧化層被沉積在整個拓樸上並以CMP平坦化。該 溝圳電容多晶珍上部電極的接觸，可以在陣列位元線擴散 時，在相同的光罩程度下提供。在該溝圳結構完成之後， 一用於支持NFET元件的n+源極/汲極植入和一 p+源極波 極植入使用正確的光罩程度而被實施。 形成本元件的一製程之具體實施例甚至可從接著的製程 步驟中被更清楚地了解《在該主動區域的界定、p形井和N 型井區域形成、以及該閘極可移除氧化物剥光之後，實施 以下的步驟。 1.閘極導體（GC)堆疊 熱閘極氧化 -14 - 本紙張尺度適用中國國家標率（CNS )从胁（2丨〇x29V>着) ' --- — — — ——— — — ^ I n n n 1%^ n I —II 乂 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局貝工消費合作社印製 A7 405262_^_ 五、發明説明（12 ) 原處摻雜（n + )多晶矽沉積 W-Six濺鍍沉積 帽形氮化物沉積 2. GC 光罩---曝光/沖洗 弧/氮化物蝕刻/光阻剝光 W-Si/多晶矽蝕刻 背面RIE氮/多晶矽/清潔 閘極側壁氧化（RTO) 3 .陣列源極/汲極光罩---曝光/沖洗 斜角植入磷 植入/磷陣列NFET源極/汲極接面 光阻剝光/清潔 4. NFET NLDD 光罩---曝光/沖洗 植入磷NLDD支持NFET 光阻剝光/清潔 5 · D T蝕刻介電質沉積（需大約700 °C的低溫製程；) LPCVD氮沉積 LPCVD TEOS或等效物沉積和密集 6. DT 光罩--- 曝光/沖洗 介電質蝕刻TEOS或相等物/氮化物/氧化物 -15- 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） I I II II ^ I n I -訂 II ^― 1·" (請先閲讀背面之注意事項再填寫本頁) A7 B7 405262 五、發明説明（13 光阻剝光/清潔 7. DT蝕刻 深度溝圳蝕刻入矽（TEOS或相等物光罩） 清潔 端點Sacox生長（ = <800°C )及剝光 8 .端點介電質沉積 RTN/ 氧化（ = <900°C ) 9. DT N +多晶矽填入#1 N +型（坤）摻雜之磷多晶矽#丨的沉積 DT多元化合物#i CMP(背面磨光至氮化物而前面磨光 至TEOS) 刷拭清潔 DT光罩TEOS剥光 清潔 DT多晶碎#1凹入RIE(深度大約與從碎表面陣列中IB 帶/P型井接面相同） 10. 溝圳介電質蝕刻/環氧化 環繞溝環的端點氧化物/氮化物蝕刻（至凹入之多晶矽 #1) 清潔 環侧壁氧化（爐溫900°C) 環TEOS(LPCVD)沉積及壓縮 環蝕刻下至凹入之多晶矽#1高度 11. DT N +多晶梦填入#2 -16- 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） i i In n m -- --1 - - - I I— - n^t Is mu —I、_eJ i請先閲讀背面之注意事項再填寫本頁} 經濟部中央標準局貝工消費合作社印裝 A7 B7 -405^62- 五、發明説明（14 ) 預清潔 (N +型）砷摻雜之磷多晶矽#2的《積 DT多元化合物#2 CMP(磨光下至氮化物） 刷拭/超音波清潔 DT多晶矽凹入RIE#2(蝕刻深度大約低於矽表面1〇〇 nm) 12. 埋藏帶形成 濕蝕刻環繞曝露之溝圳的環氧化物 多晶矽（本質的）沉積 CMP多晶矽至氮化物 刷拭清潔/超音波清潔 RIE凹入蝕刻埋藏帶多元化合物（大約低於矽表面5〇 nm) 清潔 13. 溝圳頂部氧化 預清潔 LPCVD TEOS填入溝圳頂部 RIE蚀刻回氮化物 本發明的一具體實施例的單元佈局參考圖3可以被更清楚 地了解，其中表示了雙位元組線，或閘極導體（70)，位元 線（72) ’該存取電晶體的俯視圖（74)，該電容的俯視圖 (76)，以及該STI區域的俯視圖（78)。 既然本發明已被特別地表示並參照其特定的具體實施例 來描述，那些精於此技藝者將可以了解各種在形式及細節 上的改變是可以從事的，且在此處特定描述之具體實施例 -17- 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） ^ϋ B^il ti^i Id n^— t I (n ml i--4 穿 - (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印装 A7 B7 405262 五、發明説明（15 ) 以外的本發明其他具體實施例可以在不離開本發明的精神 下被做到及實現。相類似地，現在揭示的具體實施例之其 他的改變，组合，以及修正也將變得顯而易見。此揭示的 具體實施例及其細節要被教導在本發明的實用上，且要被 圖示說明而不是限制的。相應地，這樣的明顯但未揭示的 具體實施例，改變，組合，以及修正被考量在本發明的精 神和範圍内，如同僅是申請專利範圍所限制的—般。 I 「.—I I ^—1 裝 111 —^ I ;訂丨丨| 1...:1 I「,1 知 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局貝工消费合作社印製 -18 本紙張尺度適用中國圃家標準（CNS ) A4规格（210x297公釐）

Claims (1)

1. Α8 Β8 C8 D8 405262 '申請專利範圍 種形成一半導禮元件之方法，包括如下步驟： a)得到一半導體元件基體，在該半導體元件基體上具有 至少一個圖樣化之閘極導體以及至少一個圖樣化之帽形 絕緣體；. b) 在至少一個.帽形絕緣禮上形成一介電光罩層； c) 在介電光罩層中形成至少一個開口；以及 d) 使用介電光罩層中的該至少一個開口做為光罩，以於 基體中形成至少一個開口做電容之用。 2. 根據申請專利範圍第、項之方法，其中圖樣化帽形絕緣 體包括氮化碎。. 3. 根據申請專利範圍第1項之方法，其中圖樣化閘極導體 還包括一侧壁絕緣體。 4. 根據申請專利範圍第1?頁之方法，其中介電光罩層包括 有—層，其係選自一群包括氮化矽和TE〇s的材料。 5. 根據申請專利範圍帛i項之方*，在步驟⑷之後另包 括： e) 形成-襯層，對基體中該至少—個開口予以襯裡，其中 該椒層包括-介電常數;^以形成儲存元件之材料；以及 f) 在基體中該至少一個開口的至少較低區域實際上填入換 雜多晶碎。 6·㈣中請㈣範圍第1項之方法’其中基體中用做電容 2至少—個開口是自行對正到至少-個圖樣化閑極導 體β 7·根據中請專利範圍第1項之方法，在步驟⑷之後另包 ---------^----;---Γΐτ------漆 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央榡牟局貝工消#·合作社印製

   經务部中央棣隼局貝工消費合作社印製 A8 405262 ?! U〇 六、申請專利範圍 括： e) 形成一襯層’對基體中該至少一個開口予以襯裡，其中 該襯層包括一高介電常數之材料；以及 f) 在基體中該至少一個開口的至少較低區域實際上填入摻 雜多晶麥。 8.根據申請專利範園第7項之方法，其中具有高介電常數 的材料係選擇自一群包括氮化秒，氧化碎，Ta2〇5，及 Baxsr(i-x)Ti03(BST0)的物質。 9.根據申請專利範圍第7項之方法，在步驟（£)之後另包 括： g)形成一埋藏帶導體》 1〇_根據申請專利範圍第1項之方法，在步驟（d)之後另 包括移除該介電光罩層。 11. 根據申請專利範圍第1項之方法，其中複數個陣列電晶 體皆不具有表面帶導體。 12. —種半導體元件’其係由如下的製程步驟產生： a) 得到一半導體元件基體，在該半導體元件基體上具有至 少一個圖樣化之閘極導禮以及至少一個圖樣化之帽形絕 緣體； b) 在至少一個帽形絕緣體上形成一介電光罩層； c) 在介電光罩層中形成至少一個開口；以及 d) 使用介電光罩層中的該至少一個開口做為光罩，以於 基體中形成至少一個開口做電容之用。 13·根據申請專利範圍第12項之半導體元件，其中圖樣化帽 -20- n 111 n i I» 11. """I I I-訂 —i I n Ί— I-^ (請先閲讀背面之注意事項再填寫本頁) 〒 r ί ' i * 公 7 29

   405262 ----- :、申請專利範固 形絕緣體包括氮化矽。 14. 根據申請專利範園第12 極導體另包括—倒壁絕緣趙。禮疋件’其中圖樣化問 15. 根據申請專利範園 層包括有-層，其係選自_^^件’其中介電光罩 料。 、’、' 群匕括氮化矽和TEOS的材 16. 根據申請專利範圍第12 做雷&^卜& 千令體70件，其中基體中用 做電谷的至少—個開口是自 極導體。 目行對正到至少-個圖樣化閘 ，據申請專利範圍第12項之半導體元件，在 後另包括： Ο形成4層’對基醴中該至少—個開口予以襯裡，其 中該襯層包括一高介電常數之材料；以及 f) 在基sa中該至少一個開口的至少較低區域實際上填入 摻雜多晶矽。 ' 18. 根據申請專利範圍第17項之半導體元件，其中具有高介 電常數的材料係選擇自一群包括氮化矽，氧化矽， Ta205，及 BaxSr(1_x)Ti03(BST0)的物質。 19. 根據申請專利範固第1 7項之半導體元件’在步騾（f)之 後另包括： g) 形成一埋藏帶導體。 20. 根據申請專利範圍第12項之半導體元件，在步驟（d)之 後另包括移除該介電光罩層。 21. 根據申請專利範圍第12項之半導體元件，其中複數個陣 -21 衣纸張尺度逍用中國國家揉率（CNS ) A4規格（210X297公釐） I I I I I I I 裝 i I I —I —^ 訂 I I __iv (請先閲讀背面之注意事項再填寫本頁} 經濟部中央榣準局負工消费合作社印製 A8 B8 C8 D8 105262 申請專利範圍 列電晶體皆不具有表面帶導鱧。 22.—種半導體元件，包括： a) —基體，其上具有至少兩個圖樣化之閘極導體每 一閘極導體皆覆蓋一閘極絕緣體； b) 形成於該至少兩個圖樣化之閘極導體的各個之侧邊 之上的至少一個絕緣體區域； c) 形成於基體中的至少一個溝圳電容，使得該溝圳電 容之每一侧壁係與一閘極導體之一邊上的絕緣區域 一邊緣相對齊；以及 d) —掺雜導電區域，在閘極絕緣體之下方延伸，且與 該溝圳電容的一電極電接觸。 I I I — n II —— ' ~~ n . n J. n n I n (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局男工消费合作社印装 -22- 本紙张尺度逋用中國國家揉準（CNS ) A4洗格（210X297公釐）