JP3476181B2 - 高密度半導体素子及びその形成プロセス - Google Patents
高密度半導体素子及びその形成プロセスInfo
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- JP3476181B2 JP3476181B2 JP19297198A JP19297198A JP3476181B2 JP 3476181 B2 JP3476181 B2 JP 3476181B2 JP 19297198 A JP19297198 A JP 19297198A JP 19297198 A JP19297198 A JP 19297198A JP 3476181 B2 JP3476181 B2 JP 3476181B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、概して半導体集積
回路素子及びその製造方法に関し、より詳細には、深い
トレンチの記憶コンデンサが、アクセス・トランジスタ
のゲート導電体上キャップ絶縁体に自己整合し、埋設ス
トラップによって接続される、高密度にセル設計された
メモリ素子に関する。
回路素子及びその製造方法に関し、より詳細には、深い
トレンチの記憶コンデンサが、アクセス・トランジスタ
のゲート導電体上キャップ絶縁体に自己整合し、埋設ス
トラップによって接続される、高密度にセル設計された
メモリ素子に関する。
【０００２】
【従来の技術】半導体メモリ素子、特にダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）素子は周知で
ある。ＤＲＡＭの本質的な特徴は、メモリ・セルであ
る。セルは、電荷を蓄積するためのコンデンサと、コン
デンサに電荷を受け渡しするアクセス・トランジスタ
（パス・トランジスタあるいはパス・ゲートとも呼ばれ
る）を含む。トレンチ・コンデンサ、または深いトレン
チ（ＤＴ）コンデンサが、一般的かつ周知である。セル
はまた、１つのトランジスタのソース領域またはドレイ
ン領域をコンデンサに接続するための手段（ストラップ
と呼ばれることが多い）も含む。当今の最新の技術段階
においては、１メモリ・チップ上にアレイ状に構成され
た６４００万個以上のＤＲＡＭセルが存在する。したが
って、セルのサイズによってチップの密度、サイズ、コ
ストが決まるために、セル面積を削減することが、ＤＲ
ＡＭ設計者にとって第１の目標である。セル面積の削減
は、個々のフィーチャ・サイズを縮小することによっ
て、あるいはチップの表面積をより有効に利用する構造
を形成することによって可能となる。後者のアプローチ
が特に望ましい。
ランダム・アクセス・メモリ（ＤＲＡＭ）素子は周知で
ある。ＤＲＡＭの本質的な特徴は、メモリ・セルであ
る。セルは、電荷を蓄積するためのコンデンサと、コン
デンサに電荷を受け渡しするアクセス・トランジスタ
（パス・トランジスタあるいはパス・ゲートとも呼ばれ
る）を含む。トレンチ・コンデンサ、または深いトレン
チ（ＤＴ）コンデンサが、一般的かつ周知である。セル
はまた、１つのトランジスタのソース領域またはドレイ
ン領域をコンデンサに接続するための手段（ストラップ
と呼ばれることが多い）も含む。当今の最新の技術段階
においては、１メモリ・チップ上にアレイ状に構成され
た６４００万個以上のＤＲＡＭセルが存在する。したが
って、セルのサイズによってチップの密度、サイズ、コ
ストが決まるために、セル面積を削減することが、ＤＲ
ＡＭ設計者にとって第１の目標である。セル面積の削減
は、個々のフィーチャ・サイズを縮小することによっ
て、あるいはチップの表面積をより有効に利用する構造
を形成することによって可能となる。後者のアプローチ
が特に望ましい。
【０００３】トレンチ・コンデンサをもつＤＲＡＭ素子
を製造するための一般的なプロセスにおいては、コンデ
ンサの構造が完全に形成されてからトランジスタのゲー
ト導電体（ＧＣ）構造が形成される。したがって一般的
なプロセス手順は、トレンチを開けるステップ、トレン
チを充填するステップ、ノード導電体を形成するステッ
プ、次にゲート・スタック構造を形成するステップを含
む。ゲート・スタック画定には別のリソグラフィ・ステ
ップが必要であり、これがオーバレイやその他のエラー
を誘発する可能性があることは理解できるであろう。し
たがって、周知の製造プロセスを使用するには、より広
い表面積をセル構造の中に含み、このようなエラーに対
する許容度をもつ必要がある。
を製造するための一般的なプロセスにおいては、コンデ
ンサの構造が完全に形成されてからトランジスタのゲー
ト導電体（ＧＣ）構造が形成される。したがって一般的
なプロセス手順は、トレンチを開けるステップ、トレン
チを充填するステップ、ノード導電体を形成するステッ
プ、次にゲート・スタック構造を形成するステップを含
む。ゲート・スタック画定には別のリソグラフィ・ステ
ップが必要であり、これがオーバレイやその他のエラー
を誘発する可能性があることは理解できるであろう。し
たがって、周知の製造プロセスを使用するには、より広
い表面積をセル構造の中に含み、このようなエラーに対
する許容度をもつ必要がある。
【０００４】ＤＲＡＭセル技術において一般的に実行さ
れているのは、表面ストラップによってトレンチ・コン
デンサをトランジスタに接続することである。しかし、
表面ストラップを形成するステップに対するプロセス許
容度が小さいと、表面ストラップと隣接するゲート導電
体との間でショートの発生率が増加する可能性がある。
したがって、トランジスタのソース領域またはドレイン
領域をコンデンサに接続するために、多くの場合には埋
設ストラップを設けることが好まれる。ストラップが埋
め込まれていれば、半導体素子の表面上でより広い空間
を利用でき、素子の密度をより高くできる。さらに、埋
設ストラップの接点が形成されてからその他多くの構造
が形成されるので、他の表面構造に対する損傷の可能性
が最小になる。それにもかかわらず、埋設ストラップを
形成するための周知プロセスでは、やはりトレンチ・コ
ンデンサを形成してから別のリソグラフィ・ステップに
よってゲート導電体を形成する必要があり、したがって
自己整合しない。
れているのは、表面ストラップによってトレンチ・コン
デンサをトランジスタに接続することである。しかし、
表面ストラップを形成するステップに対するプロセス許
容度が小さいと、表面ストラップと隣接するゲート導電
体との間でショートの発生率が増加する可能性がある。
したがって、トランジスタのソース領域またはドレイン
領域をコンデンサに接続するために、多くの場合には埋
設ストラップを設けることが好まれる。ストラップが埋
め込まれていれば、半導体素子の表面上でより広い空間
を利用でき、素子の密度をより高くできる。さらに、埋
設ストラップの接点が形成されてからその他多くの構造
が形成されるので、他の表面構造に対する損傷の可能性
が最小になる。それにもかかわらず、埋設ストラップを
形成するための周知プロセスでは、やはりトレンチ・コ
ンデンサを形成してから別のリソグラフィ・ステップに
よってゲート導電体を形成する必要があり、したがって
自己整合しない。
【０００５】以下に参照するのは、既存技術の例であ
る。
る。
【０００６】Dhong、外に対する米国特許第５，３３
６，６２９号が記述する折り重ねビット線ＤＲＡＭセル
では、トレンチ区域上にシリコン・エピタキシャル層を
成長させることによって、トレンチ・コンデンサ上にア
クセス・トランジスタが縦方向に配置される。その後、
トレンチの多結晶シリコン電極から分岐する側壁のｐ+
多結晶シリコン・ストラップを介して、アクセス・トラ
ンジスタのソース拡散とトレンチ・コンデンサとの間の
オーム性接触が横方向になされる。
６，６２９号が記述する折り重ねビット線ＤＲＡＭセル
では、トレンチ区域上にシリコン・エピタキシャル層を
成長させることによって、トレンチ・コンデンサ上にア
クセス・トランジスタが縦方向に配置される。その後、
トレンチの多結晶シリコン電極から分岐する側壁のｐ+
多結晶シリコン・ストラップを介して、アクセス・トラ
ンジスタのソース拡散とトレンチ・コンデンサとの間の
オーム性接触が横方向になされる。
【０００７】Dhong、外に対する米国特許第４，９８
８，６３７号が記述するＤＲＡＭセルは、アクセス・ト
ランジスタに近接して基板内に埋め込まれたトレンチ記
憶コンデンサを含み、エピタキシャル・シリコン成長と
メサ・エッチング・プロセスによって形成される。２つ
の素子間の接触は、メサ区域内の埋設トレンチ上に形成
された不純物をドープした多結晶シリコン・ストラップ
を介して確立される。このストラップは、エピタキシャ
ル・シリコン区域内にあるアクセス・トランジスタ・ソ
ースに接合する。
８，６３７号が記述するＤＲＡＭセルは、アクセス・ト
ランジスタに近接して基板内に埋め込まれたトレンチ記
憶コンデンサを含み、エピタキシャル・シリコン成長と
メサ・エッチング・プロセスによって形成される。２つ
の素子間の接触は、メサ区域内の埋設トレンチ上に形成
された不純物をドープした多結晶シリコン・ストラップ
を介して確立される。このストラップは、エピタキシャ
ル・シリコン区域内にあるアクセス・トランジスタ・ソ
ースに接合する。
【０００８】Hsieh、外に対する米国特許第５，３８
９，５５９号が記述するＤＲＡＭセル・プロセスは、従
来のアクセス・トランジスタ構造をもち、トランジスタ
のソース拡散が、埋設ストラップを介してトレンチ記憶
コンデンサにオーム性に接続される。このストラップ
は、トレンチ側壁上の不純物をドープした多結晶シリコ
ン層から外に拡散した、不純物をドープした区域から成
る。
９，５５９号が記述するＤＲＡＭセル・プロセスは、従
来のアクセス・トランジスタ構造をもち、トランジスタ
のソース拡散が、埋設ストラップを介してトレンチ記憶
コンデンサにオーム性に接続される。このストラップ
は、トレンチ側壁上の不純物をドープした多結晶シリコ
ン層から外に拡散した、不純物をドープした区域から成
る。
【０００９】Takeda、外に対する米国特許第４，８９
４，６９６号が記述するＤＲＡＭセル・プロセスでは、
メモリ・セル・コンデンサを構成するトレンチが、一方
の側の素子分離区域、及び他方の側のアクセス・トラン
ジスタ・ゲートによって画定される位置にある。しか
し、トレンチの深さが２ミクロンに制限されるので、続
いてｐ+ のガードバンド（HiC）層がトレンチの周囲に
形成され、セル内でアルファ粒子が誘発するソフト・エ
ラー問題を減少させる。記憶ノード電極からアクセス・
トランジスタのソース拡散への接触は、トレンチ内のｎ
+ の不純物をドープした多結晶シリコン層を通じてなさ
れる。 次に、例えば単層あるいは多層の SiO2、Si
3N4、SiO2 あるいは Ta2O5 などのフィルムから成るキ
ャパシタンス用の誘電体が付着される。その後、多結晶
シリコンの付着及びリソグラフィ・ステップによって、
ｐ+ あるいはｎ+ の多結晶シリコン層から成るコンデン
サのプレートが画定される。トレンチ・プロセスはいく
つかの高温プロセス・ステップを必要とし、これらのス
テップは、あらかじめ形成されている注入区域に有害で
あり、注入されている核種の外部拡散を引き起こすこと
がある。
４，６９６号が記述するＤＲＡＭセル・プロセスでは、
メモリ・セル・コンデンサを構成するトレンチが、一方
の側の素子分離区域、及び他方の側のアクセス・トラン
ジスタ・ゲートによって画定される位置にある。しか
し、トレンチの深さが２ミクロンに制限されるので、続
いてｐ+ のガードバンド（HiC）層がトレンチの周囲に
形成され、セル内でアルファ粒子が誘発するソフト・エ
ラー問題を減少させる。記憶ノード電極からアクセス・
トランジスタのソース拡散への接触は、トレンチ内のｎ
+ の不純物をドープした多結晶シリコン層を通じてなさ
れる。 次に、例えば単層あるいは多層の SiO2、Si
3N4、SiO2 あるいは Ta2O5 などのフィルムから成るキ
ャパシタンス用の誘電体が付着される。その後、多結晶
シリコンの付着及びリソグラフィ・ステップによって、
ｐ+ あるいはｎ+ の多結晶シリコン層から成るコンデン
サのプレートが画定される。トレンチ・プロセスはいく
つかの高温プロセス・ステップを必要とし、これらのス
テップは、あらかじめ形成されている注入区域に有害で
あり、注入されている核種の外部拡散を引き起こすこと
がある。
【００１０】Lu、外に対する米国特許第５，４２９，９
７８号は、Takeda、外に対する米国特許第４，８９４，
６９６号に類似しており、ＤＲＡＭセルの記憶トレンチ
・コンデンサは、一方の側で素子分離区域に、他方の側
でアクセス・トランジスタ・ゲートに自己整列する。ト
レンチ・コンデンサは、容量増大のために柱状型トレン
チ構造で形成される。アクセス・トランジスタのソース
・ノードへの接触は、ラップアラウンドのｎ+ 層によっ
て行われ、この層は、トレンチ内に付着された不純物を
ドープしたＰＳＧ層の外部拡散によって形成される。
７８号は、Takeda、外に対する米国特許第４，８９４，
６９６号に類似しており、ＤＲＡＭセルの記憶トレンチ
・コンデンサは、一方の側で素子分離区域に、他方の側
でアクセス・トランジスタ・ゲートに自己整列する。ト
レンチ・コンデンサは、容量増大のために柱状型トレン
チ構造で形成される。アクセス・トランジスタのソース
・ノードへの接触は、ラップアラウンドのｎ+ 層によっ
て行われ、この層は、トレンチ内に付着された不純物を
ドープしたＰＳＧ層の外部拡散によって形成される。
【００１１】周知技術を考慮してもなお、より少ないプ
ロセス手順を使用すると同時に、記憶容量をより大きく
し、より高密度にパックしたメモリ・アレイを可能とす
る半導体メモリ素子の設計及びプロセスに対する要求が
引き続いてある。さらに必要とされているトレンチ・コ
ンデンサ構造は、ゲート導電体に自己整列し、埋設スト
ラップによって接続されるものである。したがって、こ
のような要求を満たし、前述及びその他の問題点や欠点
を解決する方法を提供することが望まれている。
ロセス手順を使用すると同時に、記憶容量をより大きく
し、より高密度にパックしたメモリ・アレイを可能とす
る半導体メモリ素子の設計及びプロセスに対する要求が
引き続いてある。さらに必要とされているトレンチ・コ
ンデンサ構造は、ゲート導電体に自己整列し、埋設スト
ラップによって接続されるものである。したがって、こ
のような要求を満たし、前述及びその他の問題点や欠点
を解決する方法を提供することが望まれている。
【００１２】
【発明が解決しようとする課題】本発明の目的は、前述
の技術上の問題点を克服することである。
の技術上の問題点を克服することである。
【００１３】本発明のもう１つの目的は、チップ密度を
高めた半導体素子、及びその製造方法を提供することで
ある。
高めた半導体素子、及びその製造方法を提供することで
ある。
【００１４】本発明のもう１つの目的は、セル・サイズ
を縮小した半導体メモリ・セル構造、及びその製造方法
を提供することである。
を縮小した半導体メモリ・セル構造、及びその製造方法
を提供することである。
【００１５】本発明のもう１つの目的は、表面ストラッ
プではなく埋設ストラップをもつ半導体メモリ・セル構
造、及びその製造方法を提供することである。
プではなく埋設ストラップをもつ半導体メモリ・セル構
造、及びその製造方法を提供することである。
【００１６】本発明のもう１つの目的は、自己整合プロ
セスによってゲートに隣接して配置された深いトレンチ
・コンデンサをもつ半導体メモリ・セル構造、及びその
製造方法を提供することである。
セスによってゲートに隣接して配置された深いトレンチ
・コンデンサをもつ半導体メモリ・セル構造、及びその
製造方法を提供することである。
【００１７】なお、本発明のさらにもう１つの目的は、
ゲート・スタックの形成に続いて製造されるトレンチ記
憶ノード・コンデンサをもつ半導体メモリ・セル構造、
及びその製造方法を提供することである。
ゲート・スタックの形成に続いて製造されるトレンチ記
憶ノード・コンデンサをもつ半導体メモリ・セル構造、
及びその製造方法を提供することである。
【００１８】
【課題を解決するための手段】したがって、本発明に従
い半導体素子を形成するための方法は、以下のステップ
を含む。 （ａ）少なくとも１つのパターン化されたゲート導電
体、及びその上に少なくとも１つのパターン化されたキ
ャップ絶縁体をもつ半導体素子基板を設けるステップ、
（ｂ）この少なくとも１つのキャップ絶縁体上に、絶縁
物のマスキング層を形成するステップ、（ｃ）この絶縁
物のマスキング層内に少なくとも１つの開口部を形成す
るステップ、（ｄ）この絶縁物のマスキング層内の少な
くとも１つの開口部をマスクとして使用し、基板内に少
なくとも１つのコンデンサ用開口部を形成するステッ
プ。この方法は、以下の追加ステップを随意に含むこと
もできる。（ｅ）高誘電率をもつ材料から成り、この基
板内の少なくとも１つの開口部を内張りする層を形成す
るステップ、（ｆ）この基板内の少なくとも１つの開口
部の少なくとも下部区域を、不純物をドープした多結晶
シリコンで実質的に充填するステップ。追加として、あ
るいは代替として、この方法は以下の追加ステップを随
意に含むこともできる。（ｇ）埋設ストラップ導電体を
形成するステップ。
い半導体素子を形成するための方法は、以下のステップ
を含む。 （ａ）少なくとも１つのパターン化されたゲート導電
体、及びその上に少なくとも１つのパターン化されたキ
ャップ絶縁体をもつ半導体素子基板を設けるステップ、
（ｂ）この少なくとも１つのキャップ絶縁体上に、絶縁
物のマスキング層を形成するステップ、（ｃ）この絶縁
物のマスキング層内に少なくとも１つの開口部を形成す
るステップ、（ｄ）この絶縁物のマスキング層内の少な
くとも１つの開口部をマスクとして使用し、基板内に少
なくとも１つのコンデンサ用開口部を形成するステッ
プ。この方法は、以下の追加ステップを随意に含むこと
もできる。（ｅ）高誘電率をもつ材料から成り、この基
板内の少なくとも１つの開口部を内張りする層を形成す
るステップ、（ｆ）この基板内の少なくとも１つの開口
部の少なくとも下部区域を、不純物をドープした多結晶
シリコンで実質的に充填するステップ。追加として、あ
るいは代替として、この方法は以下の追加ステップを随
意に含むこともできる。（ｇ）埋設ストラップ導電体を
形成するステップ。
【００１９】さらに本発明に従い、前述の数々のステッ
プによって製造される半導体素子が開示される。代替と
しては、この半導体素子は以下を含む。 （ａ）少なくとも２つのパターン化されたゲート導電体
をその上にもち、それぞれのゲート導電体がゲート絶縁
体上に重なる基板、（ｂ）この少なくとも２つのパター
ン化されたゲート導電体のそれぞれの側面、及びその上
部に形成された少なくとも１つの絶縁区域、（ｃ）それ
ぞれの側壁が、ゲート導電体の側面にある絶縁区域のエ
ッジに整合するようにして基板内に形成された、少なく
とも１つのトレンチ・コンデンサ、（ｄ）ゲート絶縁体
の下に伸延し、トレンチ・コンデンサの電極に電気的に
接触する、不純物をドープした導電区域。
プによって製造される半導体素子が開示される。代替と
しては、この半導体素子は以下を含む。 （ａ）少なくとも２つのパターン化されたゲート導電体
をその上にもち、それぞれのゲート導電体がゲート絶縁
体上に重なる基板、（ｂ）この少なくとも２つのパター
ン化されたゲート導電体のそれぞれの側面、及びその上
部に形成された少なくとも１つの絶縁区域、（ｃ）それ
ぞれの側壁が、ゲート導電体の側面にある絶縁区域のエ
ッジに整合するようにして基板内に形成された、少なく
とも１つのトレンチ・コンデンサ、（ｄ）ゲート絶縁体
の下に伸延し、トレンチ・コンデンサの電極に電気的に
接触する、不純物をドープした導電区域。
【００２０】
【発明の実施の形態】図１を参照すると、本発明に従っ
た素子の１つの実施例を製造するために、ｐ形（１〜２
オームｃｍ）の基板２が設けられ、対のウェルをもつＣ
ＭＯＳ技術において一般的であるように、浅いトレンチ
分離（ＳＴＩ）構造１０、ｐ形ウェル１２、ｎ形ウェル
１４、ｖｔ調整注入区域１６をもつ。通常では負のバイ
アスがアレイのｐ形ウェルに加えられるので、高エネル
ギのリン注入が実行されて、アレイ内のシリコン表面の
約１．５μｍ下にｎ+ 層の接合を形成し、ｐ形ウェルと
ｐ形基板間に分離帯（ＩＢ）１７を設ける。その後、ア
レイとサポートＦＥＴ用にゲート・スタック構造が形成
される。この構造は、厚さ約８ｎｍの熱ゲート酸化膜、
リンをドープした厚さ約１００ｎｍの多結晶シリコン付
着物１８、スパッタされた厚さ約７５ｎｍの WSiX 層２
０、付着されたときに厚さ約３００ｎｍのゲート・キャ
ップのＬＰＣＶＤによる窒化物層の付着物２２から成
る。次にこのゲート構造はフォトリソグラフィ、及び窒
化物、WSiX、多結晶シリコン、その他の熱酸化膜のエッ
チングによってパターン化され、ＤＲＡＭのゲート電極
及びワード線を形成する。最後に、約８００℃での WSi
X のアニール、続いて約１０５０℃でのスタックの急速
な熱酸化（ＲＴＯ）を含むゲート側壁酸化プロセスが実
行され、ゲート側壁に約１０ｎｍの酸化物を成長させ
る。ウェハの裏面エッチングも実行され、付着された膜
をゲート側壁酸化の前に除去し、酸化作業中にウェハの
一貫した温度を確保する。
た素子の１つの実施例を製造するために、ｐ形（１〜２
オームｃｍ）の基板２が設けられ、対のウェルをもつＣ
ＭＯＳ技術において一般的であるように、浅いトレンチ
分離（ＳＴＩ）構造１０、ｐ形ウェル１２、ｎ形ウェル
１４、ｖｔ調整注入区域１６をもつ。通常では負のバイ
アスがアレイのｐ形ウェルに加えられるので、高エネル
ギのリン注入が実行されて、アレイ内のシリコン表面の
約１．５μｍ下にｎ+ 層の接合を形成し、ｐ形ウェルと
ｐ形基板間に分離帯（ＩＢ）１７を設ける。その後、ア
レイとサポートＦＥＴ用にゲート・スタック構造が形成
される。この構造は、厚さ約８ｎｍの熱ゲート酸化膜、
リンをドープした厚さ約１００ｎｍの多結晶シリコン付
着物１８、スパッタされた厚さ約７５ｎｍの WSiX 層２
０、付着されたときに厚さ約３００ｎｍのゲート・キャ
ップのＬＰＣＶＤによる窒化物層の付着物２２から成
る。次にこのゲート構造はフォトリソグラフィ、及び窒
化物、WSiX、多結晶シリコン、その他の熱酸化膜のエッ
チングによってパターン化され、ＤＲＡＭのゲート電極
及びワード線を形成する。最後に、約８００℃での WSi
X のアニール、続いて約１０５０℃でのスタックの急速
な熱酸化（ＲＴＯ）を含むゲート側壁酸化プロセスが実
行され、ゲート側壁に約１０ｎｍの酸化物を成長させ
る。ウェハの裏面エッチングも実行され、付着された膜
をゲート側壁酸化の前に除去し、酸化作業中にウェハの
一貫した温度を確保する。
【００２１】さらに図１を参照すると、次に浅いリン注
入が行われ、アレイ素子のソース領域及びドレイン領域
の接合部、ならびにＮＦＥＴサポート素子の低濃度に不
純物をドープしたドレイン（ＬＤＤ）の接合部を形成す
る。厚さ５０ｎｍあるいはそれ以上のＬＰＣＶＤによる
窒化物ゲート・スペーサ層３０が付着され、続いて厚さ
約７００ｎｍのＬＰＣＶＤによるＴＥＯＳ、あるいは同
等物の層３２が付着される。ＴＥＯＳあるいは同等物の
層は、メモリ・セル素子用の記憶コンデンサを形成する
シリコン内のトレンチ３４をエッチングするためのマス
ク層として使用される。トレンチ・プロセスは、多層の
ＤＵＶレジストを使用する深いトレンチ（ＤＴ）のマス
ク露光ステップ、続いてマスク開口のＲＩＥプロセスを
含み、例えばＴＥＯＳあるいは同等物、窒化物、酸化物
などの絶縁体層を異方性に除去し、シリコン表面上で停
止する。ＲＩＥプロセスは、マスクのエッチング後にゲ
ート側壁の絶縁膜に適切な厚さが残存していることを保
証しなければならない。この厚さは、シリコンのトレン
チをエッチング中にゲート・スタックを保護するために
必要である。
入が行われ、アレイ素子のソース領域及びドレイン領域
の接合部、ならびにＮＦＥＴサポート素子の低濃度に不
純物をドープしたドレイン（ＬＤＤ）の接合部を形成す
る。厚さ５０ｎｍあるいはそれ以上のＬＰＣＶＤによる
窒化物ゲート・スペーサ層３０が付着され、続いて厚さ
約７００ｎｍのＬＰＣＶＤによるＴＥＯＳ、あるいは同
等物の層３２が付着される。ＴＥＯＳあるいは同等物の
層は、メモリ・セル素子用の記憶コンデンサを形成する
シリコン内のトレンチ３４をエッチングするためのマス
ク層として使用される。トレンチ・プロセスは、多層の
ＤＵＶレジストを使用する深いトレンチ（ＤＴ）のマス
ク露光ステップ、続いてマスク開口のＲＩＥプロセスを
含み、例えばＴＥＯＳあるいは同等物、窒化物、酸化物
などの絶縁体層を異方性に除去し、シリコン表面上で停
止する。ＲＩＥプロセスは、マスクのエッチング後にゲ
ート側壁の絶縁膜に適切な厚さが残存していることを保
証しなければならない。この厚さは、シリコンのトレン
チをエッチング中にゲート・スタックを保護するために
必要である。
【００２２】マスク開口エッチングに続いてレジストが
剥離され、ゲート電極またはワード線、およびＳＴＩの
上面及び側面に形成された絶縁膜をマスクとして使用し
て、シリコン基板内のトレンチ３４が、自己整合の方法
でエッチングされる。トレンチのＲＩＥプロセスは異方
性であり、HBr、NF3、O2 の化学反応を使用するが、表
面が部分的に窪むことを回避し、４〜５μｍのトレンチ
の深さを実現するためには、トレンチ側壁の傾斜を適切
にコントロールすることが必要である。トレンチのエッ
チングに続いて、ウェット・エッチングによって残りの
ＴＥＯＳあるいは同等物の層３２が除去される。トレン
チ開口部上に窒化物のオーバハングがあるかどうかを確
かめる必要があり、これが存在するとトレンチの多結晶
シリコン充填内にボイドが生じることがあるので、除去
しなければならない。その後、保護酸化物層が８００℃
の温度でトレンチ内に成長し、トレンチのエッチングに
起因するシリコン損傷をすべてパッシベイトし、続いて
剥離される。
剥離され、ゲート電極またはワード線、およびＳＴＩの
上面及び側面に形成された絶縁膜をマスクとして使用し
て、シリコン基板内のトレンチ３４が、自己整合の方法
でエッチングされる。トレンチのＲＩＥプロセスは異方
性であり、HBr、NF3、O2 の化学反応を使用するが、表
面が部分的に窪むことを回避し、４〜５μｍのトレンチ
の深さを実現するためには、トレンチ側壁の傾斜を適切
にコントロールすることが必要である。トレンチのエッ
チングに続いて、ウェット・エッチングによって残りの
ＴＥＯＳあるいは同等物の層３２が除去される。トレン
チ開口部上に窒化物のオーバハングがあるかどうかを確
かめる必要があり、これが存在するとトレンチの多結晶
シリコン充填内にボイドが生じることがあるので、除去
しなければならない。その後、保護酸化物層が８００℃
の温度でトレンチ内に成長し、トレンチのエッチングに
起因するシリコン損傷をすべてパッシベイトし、続いて
剥離される。
【００２３】図２を参照すると、ノード誘電体層を形成
するために、高速熱プロセス（ＦＴＰ）によって薄い窒
化物の層４０が本来の場所に形成され、次に９００℃あ
るいはそれ以下の温度でこの窒化物層が再酸化される。
ノード誘電体に相当する酸化物の厚さは約４ｎｍであ
る。次にトレンチは、高濃度に不純物をドープした（ｎ
+）アモルファス多結晶シリコン４２を付着することに
よって充填される。充填物の過剰部分は、化学機械研磨
（ＣＭＰ）法によってウェハの前面の窒化物層３０に到
達するまで研磨され、裏面も同様に研磨される。次に多
結晶シリコン膜４２を約１．３μｍの深さまで側面を後
退させることによって、酸化物カラー４４が形成でき、
メモリ・セルを縦方向に分離できるようにする。その
後、ウェット化学エッチングによってノード誘電体区域
が部分的に除去され、カラー側壁酸化物４４が、９００
℃あるいはそれ以下の温度で約８ｎｍの厚さに熱成長す
る。熱酸化に続いて、オゾンＴＥＯＳ酸化物層が付着さ
れ、ＴＥＯＳ高密度化のためにアニールされ、２００ｎ
ｍｘ４００ｎｍの一般的なトレンチ・マスクの寸法に対
して、トレンチ側壁上の全体のカラー酸化物の厚さを約
３０ｎｍに仕上げる。次に、ＲＩＥプロセスによってＴ
ＥＯＳカラー酸化物がゲート・スタック窒化物レベルま
でエッチングされる。特に注意して、トレンチの第１の
多結晶シリコン膜上に残余酸化物が存在していないこと
を確認する必要がある。酸化物が適切に除去されていな
いと、第１の多結晶シリコン層上に界面膜を残すことが
あり、その結果、次の多結晶シリコン層との接触が悪く
なる。
するために、高速熱プロセス（ＦＴＰ）によって薄い窒
化物の層４０が本来の場所に形成され、次に９００℃あ
るいはそれ以下の温度でこの窒化物層が再酸化される。
ノード誘電体に相当する酸化物の厚さは約４ｎｍであ
る。次にトレンチは、高濃度に不純物をドープした（ｎ
+）アモルファス多結晶シリコン４２を付着することに
よって充填される。充填物の過剰部分は、化学機械研磨
（ＣＭＰ）法によってウェハの前面の窒化物層３０に到
達するまで研磨され、裏面も同様に研磨される。次に多
結晶シリコン膜４２を約１．３μｍの深さまで側面を後
退させることによって、酸化物カラー４４が形成でき、
メモリ・セルを縦方向に分離できるようにする。その
後、ウェット化学エッチングによってノード誘電体区域
が部分的に除去され、カラー側壁酸化物４４が、９００
℃あるいはそれ以下の温度で約８ｎｍの厚さに熱成長す
る。熱酸化に続いて、オゾンＴＥＯＳ酸化物層が付着さ
れ、ＴＥＯＳ高密度化のためにアニールされ、２００ｎ
ｍｘ４００ｎｍの一般的なトレンチ・マスクの寸法に対
して、トレンチ側壁上の全体のカラー酸化物の厚さを約
３０ｎｍに仕上げる。次に、ＲＩＥプロセスによってＴ
ＥＯＳカラー酸化物がゲート・スタック窒化物レベルま
でエッチングされる。特に注意して、トレンチの第１の
多結晶シリコン膜上に残余酸化物が存在していないこと
を確認する必要がある。酸化物が適切に除去されていな
いと、第１の多結晶シリコン層上に界面膜を残すことが
あり、その結果、次の多結晶シリコン層との接触が悪く
なる。
【００２４】次に高濃度にヒ素をドープした（ｎ+）第
２のアモルファス多結晶シリコン層が付着され、ＣＭＰ
によって平坦化され、第１の多結晶シリコン層と同様の
方法を使用してトレンチを充填する。次にＲＩＥプロセ
スを使用し、第２の多結晶シリコン層がシリコン表面の
約１５０ｎｍ下まで削り取られ、区域４６が形成され
る。その後、この第２の多結晶シリコン層を削り取るＲ
ＩＥプロセスにより、トレンチの上部に露出したＤＴの
カラー酸化物が、ウェット化学エッチングによって除去
される。
２のアモルファス多結晶シリコン層が付着され、ＣＭＰ
によって平坦化され、第１の多結晶シリコン層と同様の
方法を使用してトレンチを充填する。次にＲＩＥプロセ
スを使用し、第２の多結晶シリコン層がシリコン表面の
約１５０ｎｍ下まで削り取られ、区域４６が形成され
る。その後、この第２の多結晶シリコン層を削り取るＲ
ＩＥプロセスにより、トレンチの上部に露出したＤＴの
カラー酸化物が、ウェット化学エッチングによって除去
される。
【００２５】次のプロセス・ステップで説明するのは埋
設ストラップ形成であり、これにより、トレンチ記憶ノ
ード・コンデンサとパス・トランジスタ間のオーム性接
続が行われることになる。埋設ストラップの真性多結晶
シリコン層が付着され、第２の多結晶シリコン膜のトレ
ンチ凹部を充填し、続いてゲート窒化物レベルまでＣＭ
Ｐによって平坦化される。同時に、ウェハの裏面上のす
べての多結晶シリコンがＣＭＰによって除去できる。真
性多結晶シリコン層は、次の熱プロセス中に高濃度に
（ｎ+）ドープした多結晶シリコン層からのヒ素ドーパ
ントの外部拡散によってドープされ、ドーピングは、カ
ラー酸化物が除去されたトレンチ頂部の小さい開口部を
通してｐ形ウェル内に進む。したがって、トレンチの隣
にあるアレイ・トランジスタのリン接合に対して埋設ｎ
+ ヒ素ストラップの接触が行われる。埋設ストラップの
多結晶シリコンは、ゲート窒化物層に対して選択された
ＲＩＥプロセスによって、シリコン表面の約５０ｎｍ下
の深さまで削り取られる。最後にＬＰＣＶＤによってＴ
ＥＯＳ酸化膜がトレンチ頂部に付着され、ゲート窒化物
を停止層として使用するＣＭＰによって平坦化され、ト
レンチ・プロセスを完了する。この後、従来のプロセス
を使用して素子が完成される。
設ストラップ形成であり、これにより、トレンチ記憶ノ
ード・コンデンサとパス・トランジスタ間のオーム性接
続が行われることになる。埋設ストラップの真性多結晶
シリコン層が付着され、第２の多結晶シリコン膜のトレ
ンチ凹部を充填し、続いてゲート窒化物レベルまでＣＭ
Ｐによって平坦化される。同時に、ウェハの裏面上のす
べての多結晶シリコンがＣＭＰによって除去できる。真
性多結晶シリコン層は、次の熱プロセス中に高濃度に
（ｎ+）ドープした多結晶シリコン層からのヒ素ドーパ
ントの外部拡散によってドープされ、ドーピングは、カ
ラー酸化物が除去されたトレンチ頂部の小さい開口部を
通してｐ形ウェル内に進む。したがって、トレンチの隣
にあるアレイ・トランジスタのリン接合に対して埋設ｎ
+ ヒ素ストラップの接触が行われる。埋設ストラップの
多結晶シリコンは、ゲート窒化物層に対して選択された
ＲＩＥプロセスによって、シリコン表面の約５０ｎｍ下
の深さまで削り取られる。最後にＬＰＣＶＤによってＴ
ＥＯＳ酸化膜がトレンチ頂部に付着され、ゲート窒化物
を停止層として使用するＣＭＰによって平坦化され、ト
レンチ・プロセスを完了する。この後、従来のプロセス
を使用して素子が完成される。
【００２６】トレンチ・プロセスのもう１つの実施例に
おいては、トレンチ周囲にｎ + 区域を形成し、、前述の
ｎ+のＩＢ接合にオーム性接続できる。この場合には、
トレンチ・コンデンサの底部電極を形成し、ＩＢのｎ+
バンドにバイアスをかけることによって、底部電極を所
望の電位でバイアスすることができる。このような方式
を使用すると、トレンチ・ノード誘電体全域の電界を減
少でき、信頼性を向上できる。この構造を実現するに
は、トレンチのエッチングに続いて、ヒ素をドープした
ガラス（ＡＳＧ）層がトレンチ内に付着され、その後こ
の層は、ＤＵＶレジスト露光プロセスによってトレンチ
の最上部（およその深さは１．５μｍ）から除去され
る。次にキャップＴＥＯＳ酸化物層が付着され、ＡＳＧ
が約１０００℃の温度でアニールされ、トレンチの底部
周囲に連続したｎ+区域を形成し、この区域がまた、ｎ+
のＩＢバンドと連結する。キャップＴＥＯＳ酸化物層形
成の目的は、ＡＳＧアニール中に、トレンチ側壁の露出
した上部でのヒ素の自己ドーピングを防止することであ
る。次のプロセス・ステップは、ＡＳＧ剥離及び洗浄、
続いて前に説明したような保護酸化物成長及びノード誘
電体形成である。
おいては、トレンチ周囲にｎ + 区域を形成し、、前述の
ｎ+のＩＢ接合にオーム性接続できる。この場合には、
トレンチ・コンデンサの底部電極を形成し、ＩＢのｎ+
バンドにバイアスをかけることによって、底部電極を所
望の電位でバイアスすることができる。このような方式
を使用すると、トレンチ・ノード誘電体全域の電界を減
少でき、信頼性を向上できる。この構造を実現するに
は、トレンチのエッチングに続いて、ヒ素をドープした
ガラス（ＡＳＧ）層がトレンチ内に付着され、その後こ
の層は、ＤＵＶレジスト露光プロセスによってトレンチ
の最上部（およその深さは１．５μｍ）から除去され
る。次にキャップＴＥＯＳ酸化物層が付着され、ＡＳＧ
が約１０００℃の温度でアニールされ、トレンチの底部
周囲に連続したｎ+区域を形成し、この区域がまた、ｎ+
のＩＢバンドと連結する。キャップＴＥＯＳ酸化物層形
成の目的は、ＡＳＧアニール中に、トレンチ側壁の露出
した上部でのヒ素の自己ドーピングを防止することであ
る。次のプロセス・ステップは、ＡＳＧ剥離及び洗浄、
続いて前に説明したような保護酸化物成長及びノード誘
電体形成である。
【００２７】フィーチャ・サイズが縮小し続け、トレン
チの横方向がますます小さくなるに伴い、記憶ノード・
キャパシタンスを増加させるために深いトレンチをエッ
チングすることは、大きな挑戦となる。したがって、必
要なセル・キャパシタンスを実現するために高誘電率の
材料を使用し、浅いトレンチ構造を考慮することが必要
である。前に述べたよりも深さが浅いトレンチ・コンデ
ンサの実施例が検討され、これは、BaXSr(1-X)TiO3（Ｂ
ＳＴＯ）のような高誘電率の材料を使用することによっ
て形成される。
チの横方向がますます小さくなるに伴い、記憶ノード・
キャパシタンスを増加させるために深いトレンチをエッ
チングすることは、大きな挑戦となる。したがって、必
要なセル・キャパシタンスを実現するために高誘電率の
材料を使用し、浅いトレンチ構造を考慮することが必要
である。前に述べたよりも深さが浅いトレンチ・コンデ
ンサの実施例が検討され、これは、BaXSr(1-X)TiO3（Ｂ
ＳＴＯ）のような高誘電率の材料を使用することによっ
て形成される。
【００２８】前述と同じプロセスに始まり、シリコンの
トレンチ・エッチングまで、すべてのプロセス・ステッ
プは同じままであるが、トレンチの深さが一般には２μ
ｍになり、前のものより浅い点が異なる。トレンチ内の
保護酸化物層の成長及びこのフィルムの除去後、薄い熱
酸化物を成長させ、続いて前に説明したカラーの酸化プ
ロセスと同様のオゾンＴＥＯＳ層の付着が行われる。そ
の後、前述と同様にゲート窒化物に対して選択されたＲ
ＩＥプロセスを使用して、酸化物層がシリコン表面の約
１００ｎｍ下の深さまで削り取られる。次にヒ素を高濃
度にドープした（ｎ+）アモルファス多結晶シリコン層
が付着され、窒化物レベル（前面及び裏面）までＣＭＰ
によって平坦化され、その後、前に説明したようにゲー
ト窒化物に対して選択されたＲＩＥプロセスを使用する
ことによって、トレンチのシリコン表面レベルの約５０
ｎｍ下まで削り取られる。この不純物をドープした多結
晶シリコン層は、カラー酸化物が除去されたトレンチ側
壁を介し、ｎ+ ドーパントの外部拡散によって、アレイ
・トランジスタ接合に対して埋設ストラップの接触を形
成する。この層はまた、トレンチ・コンデンサの底部電
極も形成する。次に薄い障壁層（TaXSiyN）、続いて白
金層が付着される。白金スタックは、例えばＴｉＮのハ
ード・マスクを付着してからエッチングでき、リソグラ
フィによってパターン化できる。次に２つのステップの
ＭＯＣＶＤ方式、及び約４００℃の温度を使用すること
によって、BaXSr(1-X)TiO3（ＢＳＴＯ）膜が白金の電極
上に付着される。これに続き第２の白金層が付着され、
このスタックは、前述と同様のプロセスを使用してパタ
ーン化される。ＢＳＴＯはウェット化学エッチングによ
って除去でき、急速な熱プロセスによってアニールでき
る。トレンチ・コンデンサの上部電極を形成するｎ+ 多
結晶シリコン膜が付着され、ＣＭＰ及びＲＩＥプロセス
によってシリコン・レベルまで平坦化される。最後に全
形状（topography）の上にＢＰＳＧタイプの酸化物層が
付着され、ＣＭＰによって平坦化される。トレンチ・コ
ンデンサの多結晶シリコン上部電極への接触は、アレイ
・ビット線の拡散に接触が行われるときと同一のマスク
・レベルで提供できる。トレンチ構造の完成後、適切な
マスク・レベルを使用して、サポートＮＦＥＴ素子用の
ｎ+ソース及びドレインへの注入、ならびにｐ+ ソース
及びドレインへの注入が実行される。
トレンチ・エッチングまで、すべてのプロセス・ステッ
プは同じままであるが、トレンチの深さが一般には２μ
ｍになり、前のものより浅い点が異なる。トレンチ内の
保護酸化物層の成長及びこのフィルムの除去後、薄い熱
酸化物を成長させ、続いて前に説明したカラーの酸化プ
ロセスと同様のオゾンＴＥＯＳ層の付着が行われる。そ
の後、前述と同様にゲート窒化物に対して選択されたＲ
ＩＥプロセスを使用して、酸化物層がシリコン表面の約
１００ｎｍ下の深さまで削り取られる。次にヒ素を高濃
度にドープした（ｎ+）アモルファス多結晶シリコン層
が付着され、窒化物レベル（前面及び裏面）までＣＭＰ
によって平坦化され、その後、前に説明したようにゲー
ト窒化物に対して選択されたＲＩＥプロセスを使用する
ことによって、トレンチのシリコン表面レベルの約５０
ｎｍ下まで削り取られる。この不純物をドープした多結
晶シリコン層は、カラー酸化物が除去されたトレンチ側
壁を介し、ｎ+ ドーパントの外部拡散によって、アレイ
・トランジスタ接合に対して埋設ストラップの接触を形
成する。この層はまた、トレンチ・コンデンサの底部電
極も形成する。次に薄い障壁層（TaXSiyN）、続いて白
金層が付着される。白金スタックは、例えばＴｉＮのハ
ード・マスクを付着してからエッチングでき、リソグラ
フィによってパターン化できる。次に２つのステップの
ＭＯＣＶＤ方式、及び約４００℃の温度を使用すること
によって、BaXSr(1-X)TiO3（ＢＳＴＯ）膜が白金の電極
上に付着される。これに続き第２の白金層が付着され、
このスタックは、前述と同様のプロセスを使用してパタ
ーン化される。ＢＳＴＯはウェット化学エッチングによ
って除去でき、急速な熱プロセスによってアニールでき
る。トレンチ・コンデンサの上部電極を形成するｎ+ 多
結晶シリコン膜が付着され、ＣＭＰ及びＲＩＥプロセス
によってシリコン・レベルまで平坦化される。最後に全
形状（topography）の上にＢＰＳＧタイプの酸化物層が
付着され、ＣＭＰによって平坦化される。トレンチ・コ
ンデンサの多結晶シリコン上部電極への接触は、アレイ
・ビット線の拡散に接触が行われるときと同一のマスク
・レベルで提供できる。トレンチ構造の完成後、適切な
マスク・レベルを使用して、サポートＮＦＥＴ素子用の
ｎ+ソース及びドレインへの注入、ならびにｐ+ ソース
及びドレインへの注入が実行される。
【００２９】本素子を形成するプロセスの１つの実施例
は、以下のプロセス・ステップからよりいっそう明瞭に
理解できる。アクティブ領域の画定、ｐウェル区域及び
ｎウェル区域の形成、ゲートの保護酸化物の剥離後に、
以下のステップが実行される。 １． ゲート導電体（ＧＣ）のスタック ゲートの熱酸化 本来の場所に不純物をドープした（ｎ+）多結晶シリコ
ンの付着 W-SiX のスパッタ付着 キャップ窒化物の付着 ２． ＧＣマスク使用 露光及び現像 アーク、窒化物のエッチング、及びレジスト剥離 W-SiX 及び多結晶シリコンのエッチング 裏面の窒化物及び多結晶シリコンのＲＩＥ及び洗浄 ゲート側壁の酸化（ＲＴＯ） ３． アレイのソース及びドレインのマスク使用 露光及び現像 角度をなすリン注入 アレイのＮＦＥＴソース及びドレインの接合にリン注入 レジスト剥離及び洗浄 ４． ＮＦＥＴのＮＬＤＤのマスク使用 露光及び現像 ＮＬＤＤサポートＮＦＥＴにリン注入 レジスト剥離及び洗浄 ５． ＤＴエッチングの誘電体の付着（約７００℃の低
温プロセスが必要） ＬＰＣＶＤによる窒化物の付着 ＬＰＣＶＤによるＴＥＯＳあるいは同等物の付着及び高
密度化 ６． ＤＴのマスク使用 露光及び現像 ＴＥＯＳあるいは同等物、窒化物、酸化物の誘電体エッ
チング レジスト剥離及び洗浄 ７． ＤＴのエッチング シリコン内への深いトレンチのエッチング（ＴＥＯＳあ
るいは同等物のマスク） 洗浄 ノード保護酸化物の成長（＝＜８００℃）及び剥離 ８． ノード誘電体の付着 ＲＴＮ及び酸化（＝＜９００℃） ９． ＤＴへのｎ+ 多結晶シリコンの充填＃１ ｎ+ の（ヒ素を）ドープしたアモルファス多結晶シリコ
ン＃１の付着 ＤＴ内の多結晶シリコン＃１のＣＭＰ（窒化物まで裏面
研磨、及びＴＥＯＳまで前面研磨） ブラシによる洗浄 ＤＴマスクのＴＥＯＳの剥離 洗浄 ＤＴの多結晶シリコン＃１を削り取るＲＩＥ（シリコン
表面からアレイ内のＩＢバンドとｐ形ウェルとの接合ま
での深さとほぼ同じ深さ） １０．トレンチ誘電体のエッチング及びカラーの酸化 トレンチのカラー周囲のノード酸化物及び窒化物のエッ
チング（削り取られた多結晶シリコン＃１まで） 洗浄 カラー側壁の酸化（９００℃の炉で） カラーＴＥＯＳの（ＬＰＣＶＤによる）付着及び高密度
化 削り取られた多結晶シリコン＃１レベルまでのカラーの
エッチング １１．ＤＴへのｎ+ 多結晶シリコンの充填＃２ 前洗浄 （ｎ+）ヒ素をドープしたアモルファス多結晶シリコン
＃２の付着 ＤＴの多結晶シリコン＃２のＣＭＰ（窒化物レベルまで
研磨） ブラシによる洗浄及びメガソニック洗浄 ＤＴの多結晶シリコンを削り取るＲＩＥ＃２（エッチン
グの深さはシリコン表面の約１００ｎｍ下） １２．埋設ストラップの形成 ＲＩＥ＃２によって露出したトレンチ周囲のカラー酸化
物のウェット・エッチング 多結晶シリコン（真性）の付着 窒化物まで多結晶シリコンのＣＭＰ ブラシによる洗浄及びメガソニック洗浄 埋設ストラップの多結晶シリコンを削り取るＲＩＥによ
るエッチング（シリコン表面の約５０ｎｍ下） 洗浄 １３．トレンチ頂部の酸化 前洗浄 ＬＰＣＶＤによるトレンチ頂部のＴＥＯＳの充填 窒化物までＲＩＥによるエッチング
は、以下のプロセス・ステップからよりいっそう明瞭に
理解できる。アクティブ領域の画定、ｐウェル区域及び
ｎウェル区域の形成、ゲートの保護酸化物の剥離後に、
以下のステップが実行される。 １． ゲート導電体（ＧＣ）のスタック ゲートの熱酸化 本来の場所に不純物をドープした（ｎ+）多結晶シリコ
ンの付着 W-SiX のスパッタ付着 キャップ窒化物の付着 ２． ＧＣマスク使用 露光及び現像 アーク、窒化物のエッチング、及びレジスト剥離 W-SiX 及び多結晶シリコンのエッチング 裏面の窒化物及び多結晶シリコンのＲＩＥ及び洗浄 ゲート側壁の酸化（ＲＴＯ） ３． アレイのソース及びドレインのマスク使用 露光及び現像 角度をなすリン注入 アレイのＮＦＥＴソース及びドレインの接合にリン注入 レジスト剥離及び洗浄 ４． ＮＦＥＴのＮＬＤＤのマスク使用 露光及び現像 ＮＬＤＤサポートＮＦＥＴにリン注入 レジスト剥離及び洗浄 ５． ＤＴエッチングの誘電体の付着（約７００℃の低
温プロセスが必要） ＬＰＣＶＤによる窒化物の付着 ＬＰＣＶＤによるＴＥＯＳあるいは同等物の付着及び高
密度化 ６． ＤＴのマスク使用 露光及び現像 ＴＥＯＳあるいは同等物、窒化物、酸化物の誘電体エッ
チング レジスト剥離及び洗浄 ７． ＤＴのエッチング シリコン内への深いトレンチのエッチング（ＴＥＯＳあ
るいは同等物のマスク） 洗浄 ノード保護酸化物の成長（＝＜８００℃）及び剥離 ８． ノード誘電体の付着 ＲＴＮ及び酸化（＝＜９００℃） ９． ＤＴへのｎ+ 多結晶シリコンの充填＃１ ｎ+ の（ヒ素を）ドープしたアモルファス多結晶シリコ
ン＃１の付着 ＤＴ内の多結晶シリコン＃１のＣＭＰ（窒化物まで裏面
研磨、及びＴＥＯＳまで前面研磨） ブラシによる洗浄 ＤＴマスクのＴＥＯＳの剥離 洗浄 ＤＴの多結晶シリコン＃１を削り取るＲＩＥ（シリコン
表面からアレイ内のＩＢバンドとｐ形ウェルとの接合ま
での深さとほぼ同じ深さ） １０．トレンチ誘電体のエッチング及びカラーの酸化 トレンチのカラー周囲のノード酸化物及び窒化物のエッ
チング（削り取られた多結晶シリコン＃１まで） 洗浄 カラー側壁の酸化（９００℃の炉で） カラーＴＥＯＳの（ＬＰＣＶＤによる）付着及び高密度
化 削り取られた多結晶シリコン＃１レベルまでのカラーの
エッチング １１．ＤＴへのｎ+ 多結晶シリコンの充填＃２ 前洗浄 （ｎ+）ヒ素をドープしたアモルファス多結晶シリコン
＃２の付着 ＤＴの多結晶シリコン＃２のＣＭＰ（窒化物レベルまで
研磨） ブラシによる洗浄及びメガソニック洗浄 ＤＴの多結晶シリコンを削り取るＲＩＥ＃２（エッチン
グの深さはシリコン表面の約１００ｎｍ下） １２．埋設ストラップの形成 ＲＩＥ＃２によって露出したトレンチ周囲のカラー酸化
物のウェット・エッチング 多結晶シリコン（真性）の付着 窒化物まで多結晶シリコンのＣＭＰ ブラシによる洗浄及びメガソニック洗浄 埋設ストラップの多結晶シリコンを削り取るＲＩＥによ
るエッチング（シリコン表面の約５０ｎｍ下） 洗浄 １３．トレンチ頂部の酸化 前洗浄 ＬＰＣＶＤによるトレンチ頂部のＴＥＯＳの充填 窒化物までＲＩＥによるエッチング
【００３０】図３を参照すると、本素子の１実施例のセ
ル配置をよりいっそう明瞭に理解できる。図３に示され
るのは、ワード線、またはゲート導電体７０、ビット線
７２、アクセス・トランジスタの上面図７４、コンデン
サの上面図７６、ＳＴＩ区域の上面図７８である。
ル配置をよりいっそう明瞭に理解できる。図３に示され
るのは、ワード線、またはゲート導電体７０、ビット線
７２、アクセス・トランジスタの上面図７４、コンデン
サの上面図７６、ＳＴＩ区域の上面図７８である。
【００３１】特定の実施例を使って本発明を詳しく図示
し、説明してきたが、本発明の意図から離れることな
く、形態及び細部において様々な変更を行い得ること、
ならびに本明細書中で特に説明した実施例以外にも本発
明の他の実施例を実現し得る、または実施できること
を、当分野に知識をもつ当業者は理解するであろう。同
様に、本明細書中で開示された実施例のその他の変更、
組み合わせ、変形が行い得ることもやはり明白になるで
あろう。開示された実施例及びその詳述の意図は、本発
明の実施を教示すこと、ならびに説明することであり、
制限することではない。したがって、前述の明白ではあ
るが開示されていない実施例、変更、組み合わせ、及び
変形は、文頭で述べた特許請求の範囲によってのみ制限
される本発明の意図及び範囲内にあるものと見なされ
る。
し、説明してきたが、本発明の意図から離れることな
く、形態及び細部において様々な変更を行い得ること、
ならびに本明細書中で特に説明した実施例以外にも本発
明の他の実施例を実現し得る、または実施できること
を、当分野に知識をもつ当業者は理解するであろう。同
様に、本明細書中で開示された実施例のその他の変更、
組み合わせ、変形が行い得ることもやはり明白になるで
あろう。開示された実施例及びその詳述の意図は、本発
明の実施を教示すこと、ならびに説明することであり、
制限することではない。したがって、前述の明白ではあ
るが開示されていない実施例、変更、組み合わせ、及び
変形は、文頭で述べた特許請求の範囲によってのみ制限
される本発明の意図及び範囲内にあるものと見なされ
る。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３３】（１）半導体素子を形成する方法であっ
て、（ａ）少なくとも１つのパターン化されたゲート導
電体、及びその上に少なくとも１つのパターン化された
キャップ絶縁体を有する半導体素子基板を設けるステッ
プと、（ｂ）前記少なくとも１つのキャップ絶縁体上に
絶縁物マスキング層を形成するステップと、（ｃ）前記
絶縁物マスキング層内に少なくとも１つの開口部を形成
するステップと、（ｄ）前記絶縁物マスキング層内の前
記少なくとも１つの開口部をマスクとして使用し、前記
基板内に少なくとも１つのコンデンサ用開口部を形成す
るステップと、を含む方法。 （２）前記パターン化されたキャップ絶縁体がシリコン
窒化物を含む、（１）に記載の方法。 （３）前記パターン化されたゲート導電体が側壁絶縁体
をさらに含む、（１）に記載の方法。 （４）前記絶縁物マスキング層が、シリコン窒化物及び
ＴＥＯＳから成るグループより選択される材料の層を含
む、（１）に記載の方法。 （５）前記ステップ（ｄ）の後に、（ｅ）記憶素子を形
成するために十分な誘電率を有する材料を含み、前記基
板内の前記少なくとも１つの開口部を内張する層を形成
するステップと、（ｆ）前記基板内の前記少なくとも１
つの開口部の少なくとも下部区域を不純物をドープした
多結晶シリコンで実質的に充填するステップと、をさら
に含む、（１）に記載の方法。 （６）前記基板内の前記少なくとも１つのコンデンサ用
開口部が、前記少なくとも１つのパターン化されたゲー
ト導電体に対して自己整合する、（１）に記載の方法。 （７）前記ステップ（ｄ）の後に、（ｅ）高誘電率を有
する材料を含み、前記基板内の前記少なくとも１つの開
口部を内張する層を形成するステップと、（ｆ）前記基
板内の前記少なくとも１つの開口部の少なくとも下部区
域を不純物をドープした多結晶シリコンで実質的に充填
するステップと、をさらに含む、（１）に記載の方法。 （８）前記高誘電率を有する材料がシリコン窒化物、シ
リコン酸化物、Ta2O5、及びBaXSr(1-X)TiO3（ＢＳＴ
Ｏ）から成るグループより選択される、（７）に記載の
方法。 （９）前記ステップ（ｆ）の後に、（ｇ）埋設ストラッ
プ導電体を形成するステップをさらに含む、（７）に記
載の方法。 (１０）前記ステップ（ｄ）の後に、前記絶縁物マスキ
ング層を除去するステップをさらに含む、（１）に記載
の方法。 （１１）さらに複数のアレイ・トランジスタ内に表面ス
トラップ導電体がないことを特徴とする、（１）に記載
の方法。 （１２）半導体素子であって、（ａ）少なくとも１つの
パターン化されたゲート導電体、及びその上に少なくと
も１つのパターン化されたキャップ絶縁体を有する半導
体素子基板を設けるステップと、（ｂ）前記少なくとも
１つのキャップ絶縁体上に絶縁物マスキング層を形成す
るステップと、（ｃ）前記絶縁物マスキング層内に少な
くとも１つの開口部を形成するステップと、（ｄ）前記
絶縁物マスキング層内の前記少なくとも１つの開口部を
マスクとして使用し、前記基板内に少なくとも１つのコ
ンデンサ用開口部を形成するステップと、を含むプロセ
スによって製造される半導体素子。 （１３）前記パターン化されたキャップ絶縁体がシリコ
ン窒化物を含む、（１２）に記載の半導体素子。 （１４）前記パターン化されたゲート導電体が側壁絶縁
体をさらに含む、（１２）に記載の半導体素子。 （１５）前記絶縁物マスキング層が、シリコン窒化物及
びＴＥＯＳから成るグループより選択される材料の層を
含む、（１２）に記載の半導体素子。 （１６）前記基板内の前記少なくとも１つのコンデンサ
用開口部が、前記少なくとも１つのパターン化されたゲ
ート導電体に対して自己整合する、（１２）に記載の半
導体素子。 （１７）前記ステップ（ｄ）の後に、（ｅ）高誘電率を
有する材料を含み、前記基板内の前記少なくとも１つの
開口部を内張する層を形成するステップと、（ｆ）前記
基板内の前記少なくとも１つの開口部の少なくとも下部
区域を不純物をドープした多結晶シリコンで実質的に充
填するステップと、をさらに含む、（１２）に記載のプ
ロセスによって製造される半導体素子。 （１８）前記高誘電率を有する材料がシリコン窒化物、
シリコン酸化物、Ta2O5、及びBaXSr(1-X)TiO3（ＢＳＴ
Ｏ）から成るグループより選択される、（１７）に記載
の半導体素子。 （１９）前記ステップ（ｆ）の後に、（ｇ）埋設ストラ
ップ導電体を形成するステップをさらに含む、（１７）
に記載のプロセスによって製造される半導体素子。 （２０）前記ステップ（ｄ）の後に、前記絶縁物マスキ
ング層を除去するステップをさらに含む、（１２）に記
載のプロセスによって製造される半導体素子。 （２１）さらに複数のアレイ・トランジスタ内に表面ス
トラップ導電体がないことを特徴とする、（１２）に記
載の半導体素子。（２２）半導体素子であって、（ａ）
それぞれがゲート絶縁体上に重なる少なくとも２つのパ
ターン化されたゲート導電体を自身の上に有する基板
と、（ｂ）前記少なくとも２つのパターン化されたゲー
ト導電体のそれぞれの側面及びその上部に形成された少
なくとも１つの絶縁区域と、（ｃ）それぞれの側壁が、
前記ゲート導電体の側面にある前記絶縁区域のエッジに
整合するように前記基板内に形成された少なくとも１つ
のトレンチ・コンデンサと、（ｄ）前記ゲート絶縁体の
下に伸延し、前記トレンチ・コンデンサの電極と電気的
に接触する不純物をドープした導電区域と、を含む半導
体素子。
て、（ａ）少なくとも１つのパターン化されたゲート導
電体、及びその上に少なくとも１つのパターン化された
キャップ絶縁体を有する半導体素子基板を設けるステッ
プと、（ｂ）前記少なくとも１つのキャップ絶縁体上に
絶縁物マスキング層を形成するステップと、（ｃ）前記
絶縁物マスキング層内に少なくとも１つの開口部を形成
するステップと、（ｄ）前記絶縁物マスキング層内の前
記少なくとも１つの開口部をマスクとして使用し、前記
基板内に少なくとも１つのコンデンサ用開口部を形成す
るステップと、を含む方法。 （２）前記パターン化されたキャップ絶縁体がシリコン
窒化物を含む、（１）に記載の方法。 （３）前記パターン化されたゲート導電体が側壁絶縁体
をさらに含む、（１）に記載の方法。 （４）前記絶縁物マスキング層が、シリコン窒化物及び
ＴＥＯＳから成るグループより選択される材料の層を含
む、（１）に記載の方法。 （５）前記ステップ（ｄ）の後に、（ｅ）記憶素子を形
成するために十分な誘電率を有する材料を含み、前記基
板内の前記少なくとも１つの開口部を内張する層を形成
するステップと、（ｆ）前記基板内の前記少なくとも１
つの開口部の少なくとも下部区域を不純物をドープした
多結晶シリコンで実質的に充填するステップと、をさら
に含む、（１）に記載の方法。 （６）前記基板内の前記少なくとも１つのコンデンサ用
開口部が、前記少なくとも１つのパターン化されたゲー
ト導電体に対して自己整合する、（１）に記載の方法。 （７）前記ステップ（ｄ）の後に、（ｅ）高誘電率を有
する材料を含み、前記基板内の前記少なくとも１つの開
口部を内張する層を形成するステップと、（ｆ）前記基
板内の前記少なくとも１つの開口部の少なくとも下部区
域を不純物をドープした多結晶シリコンで実質的に充填
するステップと、をさらに含む、（１）に記載の方法。 （８）前記高誘電率を有する材料がシリコン窒化物、シ
リコン酸化物、Ta2O5、及びBaXSr(1-X)TiO3（ＢＳＴ
Ｏ）から成るグループより選択される、（７）に記載の
方法。 （９）前記ステップ（ｆ）の後に、（ｇ）埋設ストラッ
プ導電体を形成するステップをさらに含む、（７）に記
載の方法。 (１０）前記ステップ（ｄ）の後に、前記絶縁物マスキ
ング層を除去するステップをさらに含む、（１）に記載
の方法。 （１１）さらに複数のアレイ・トランジスタ内に表面ス
トラップ導電体がないことを特徴とする、（１）に記載
の方法。 （１２）半導体素子であって、（ａ）少なくとも１つの
パターン化されたゲート導電体、及びその上に少なくと
も１つのパターン化されたキャップ絶縁体を有する半導
体素子基板を設けるステップと、（ｂ）前記少なくとも
１つのキャップ絶縁体上に絶縁物マスキング層を形成す
るステップと、（ｃ）前記絶縁物マスキング層内に少な
くとも１つの開口部を形成するステップと、（ｄ）前記
絶縁物マスキング層内の前記少なくとも１つの開口部を
マスクとして使用し、前記基板内に少なくとも１つのコ
ンデンサ用開口部を形成するステップと、を含むプロセ
スによって製造される半導体素子。 （１３）前記パターン化されたキャップ絶縁体がシリコ
ン窒化物を含む、（１２）に記載の半導体素子。 （１４）前記パターン化されたゲート導電体が側壁絶縁
体をさらに含む、（１２）に記載の半導体素子。 （１５）前記絶縁物マスキング層が、シリコン窒化物及
びＴＥＯＳから成るグループより選択される材料の層を
含む、（１２）に記載の半導体素子。 （１６）前記基板内の前記少なくとも１つのコンデンサ
用開口部が、前記少なくとも１つのパターン化されたゲ
ート導電体に対して自己整合する、（１２）に記載の半
導体素子。 （１７）前記ステップ（ｄ）の後に、（ｅ）高誘電率を
有する材料を含み、前記基板内の前記少なくとも１つの
開口部を内張する層を形成するステップと、（ｆ）前記
基板内の前記少なくとも１つの開口部の少なくとも下部
区域を不純物をドープした多結晶シリコンで実質的に充
填するステップと、をさらに含む、（１２）に記載のプ
ロセスによって製造される半導体素子。 （１８）前記高誘電率を有する材料がシリコン窒化物、
シリコン酸化物、Ta2O5、及びBaXSr(1-X)TiO3（ＢＳＴ
Ｏ）から成るグループより選択される、（１７）に記載
の半導体素子。 （１９）前記ステップ（ｆ）の後に、（ｇ）埋設ストラ
ップ導電体を形成するステップをさらに含む、（１７）
に記載のプロセスによって製造される半導体素子。 （２０）前記ステップ（ｄ）の後に、前記絶縁物マスキ
ング層を除去するステップをさらに含む、（１２）に記
載のプロセスによって製造される半導体素子。 （２１）さらに複数のアレイ・トランジスタ内に表面ス
トラップ導電体がないことを特徴とする、（１２）に記
載の半導体素子。（２２）半導体素子であって、（ａ）
それぞれがゲート絶縁体上に重なる少なくとも２つのパ
ターン化されたゲート導電体を自身の上に有する基板
と、（ｂ）前記少なくとも２つのパターン化されたゲー
ト導電体のそれぞれの側面及びその上部に形成された少
なくとも１つの絶縁区域と、（ｃ）それぞれの側壁が、
前記ゲート導電体の側面にある前記絶縁区域のエッジに
整合するように前記基板内に形成された少なくとも１つ
のトレンチ・コンデンサと、（ｄ）前記ゲート絶縁体の
下に伸延し、前記トレンチ・コンデンサの電極と電気的
に接触する不純物をドープした導電区域と、を含む半導
体素子。
【図１】本発明に従った、部分的に完成したメモリ・セ
ルの部分的な断面図である。
ルの部分的な断面図である。
【図２】本発明に従った、部分的に完成したメモリ・セ
ルの部分的な断面図である。
ルの部分的な断面図である。
【図３】複数のメモリ・セルの概略の上面図である。
２ 基板
１０ 浅いトレンチ分離（ＳＴＩ）構造
１２ ｐ形ウェル
１４ ｎ形ウェル
１６ ｖｔ調整注入区域
１７ 分離帯（ＩＢ）
１８ 多結晶シリコン
２０ WSiX 層
２２ 窒化物層
３０ 窒化物ゲート・スペーサ層
３２ ＴＥＯＳあるいは同等物の層
３４ トレンチ
４０ 窒化物層
４２ 多結晶シリコン
４４ 酸化物カラー
７０ ワード線（ゲート導電体）
７２ ビット線
７４ アクセス・トランジスタの上面
７６ コンデンサの上面
７８ ＳＴＩ区域の上面
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 アシマ・ブヤッタチャリャ・チャックラ
バーティ
アメリカ合衆国12533、ニューヨーク州
ホープウェル・ジャンクション、アスペ
ン・ロード 18
(72)発明者 サティヤ・ナラーヤン・チャックラバー
ティ
アメリカ合衆国12533、ニューヨーク州
ホープウェル・ジャンクション、アスペ
ン・ロード 18
(72)発明者 ジェイムズ・ジー・ライアン
アメリカ合衆国05470、コネチカット州
ニュートン、ボッグズ・ヒル・ロード
100
(56)参考文献 特開 平６−318679（ＪＰ，Ａ)
特開 平８−88332（ＪＰ，Ａ)
特開 平10−93039（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (11)
- 【請求項１】半導体素子を形成する方法であって、 （ａ）ｐ形のシリコン基板に、ｐ形ウェル、ｎ形ウェ
ル、浅いトレンチ分離構造、及び、前記ｐ形基板と前記
ｐ形ウェルとの間にｎ+ 層の分離帯を形成するステッ
プ、 （ｂ）前記基板上に、少なくとも１つのパターン化され
たゲート導電体、及び前記ゲート導電体の上及び側面に
少なくとも１つのパターン化されたキャップ絶縁体を設
けるステップと、 （ｃ）前記少なくとも１つのキャップ絶縁体上に絶縁物
マスキング層を形成するステップと、 （ｄ）前記絶縁物マスキング層内に少なくとも１つの開
口部を形成するステップと、 （ｅ）前記パターン化されたゲート導電体、及び、前記
ゲート導電体の上及び側面のキャップ絶縁体を自己整合
マスクとして使用し、前記基板内に少なくとも１つのコ
ンデンサ用の深いトレンチを形成するステップと、 （ｆ）前記深いトレンチの底部周囲に、連続したｎ + 区
域を形成して前記分離帯とオーム接続させるステップ
と、 （ｇ） 高誘電率を有する材料を含み、前記基板内の前記
少なくとも１つの深いトレンチに内張りする層を形成す
るステップと、（ｈ） 前記基板内の前記少なくとも１つの深いトレンチ
の少なくとも下部区域を不純物をドープした多結晶シリ
コンで実質的に充填するステップと、（ｉ） 前記多結晶シリコンの上に、ゲート導電体の最下
面よりも上に導電体を有しない埋設ストラップ導電体を
形成するステップとを含む方法。 - 【請求項２】前記パターン化されたキャップ絶縁体がシ
リコン窒化物から形成される、請求項１に記載の方法。 - 【請求項３】前記絶縁物マスキング層が、シリコン窒化
物及びＴＥＯＳから成るグループより選択される材料か
ら形成される、請求項１又は２に記載の方法。 - 【請求項４】前記高誘電率を有する材料がシリコン窒化
物、シリコン酸化物、Ta2O5、及びBaXSr (1-X) TiO
3（ＢＳＴＯ）から成るグループより選択される、請求
項１〜３のいずれか１項に記載の方法。 - 【請求項５】前記ステップ（ｅ）と（ｆ）の間に、前記
絶縁物マスキング層を除去するステップをさらに含む、
請求項１に記載の方法。 - 【請求項６】さらに複数のアレイ・トランジスタ内に表
面ストラップ導電体を設けないことを特徴とする、請求
項１に記載の方法。 - 【請求項７】前記工程（ｆ）が、（ｊ）ヒ素をドープしたガラス層を前記深いトレンチ内
に付着するステップと （ｋ）前記ガラス層の最上部を除去するステップと、 （ｌ）残存するガラス層をアニールするステップと、 （ｍ）前記残存するガラス層を剥離するステップと、 を
含む、請求項１記載の方法。 - 【請求項８】半導体素子であって、（ａ）ｐ形のシリコン基板であって、ｐ形ウェル、ｎ形
ウェル、浅いトレンチ分離構造、 及び、前記ｐ形基板と
前記ｐ形ウェルとの間にｎ+ 層の分離帯を備えるｐ形の
シリコン基板と、 （ｂ）それぞれがゲート絶縁体上に重なる少なくとも２
つのパターン化されたゲート導電体と、 （ｃ）前記少なくとも２つのパターン化されたゲート導
電体のそれぞれの側面及びその上部に形成されたキャッ
プ絶縁体と、 （ｄ）それぞれの側壁が、前記ゲート導電体の側面にあ
る前記キャップ絶縁体のエッジに自己整合するように前
記基板内に形成された少なくとも１つのトレンチ・コン
デンサと、 （ｅ）前記ゲート絶縁体よりも下に述び、前記トレンチ
・コンデンサの上部に形成され、前記ゲート導電体の最
下面よりも上に導電体を有しない埋設ストラップ電極
と、 （ｆ）前記埋設ストラップ電極と電気的に接触する不純
物をドープした導電区域と、（ｇ）前記トレンチ・コンデンサの底部周囲に連続して
形成され、前記分離帯とオーム性接続されたｎ + 区域
と、 を含む半導体素子。 - 【請求項９】前記パターン化されたキャップ絶縁体がシ
リコン窒化物を含む、請求項８に記載の半導体素子。 - 【請求項１０】前記トレンチ・コンデンサのノード誘電
体が、シリコン窒化物、シリコン酸化物、Ta2O5、及びB
aXSr (1-X) TiO3（ＢＳＴＯ）から成るグループより選
択される、請求項８又は９に記載の半導体素子。 - 【請求項１１】さらに複数のアレイ・トランジスタ内に
表面ストラップ導電体がないことを特徴とする、請求項
８〜１０のいずれか１項に記載の半導体素子。
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