TW401657B - Input circuit, output circuit and input/output circuit - Google Patents

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M B7 mmi 2905pif.doc/002 五、發明説明（/ ) 本發明係有關於內建於積體電路或ic內之輸出電路， 輸入電路及輸出/輸入電路。本發明係更有關於爲內建於1C 內之三個獨立電路群所發展出之複數改良點。 本發明之一第一電路群係輸出電路，各輸出電路係當成 將電壓信號輸出至外部電路之介面，各外部電路係操作於 電壓較高之電源’比如5V，而各輸出電路係操作於電壓較 低之電源，比如3V。本發明之終極目的係提供輸出電路， 其能在不消耗大量功率下，將此種電壓信號更快速地輸 出。更正確地說，本發明之一第一電路群係一種輸出電 路，其能在不消耗大量功率下，非常快速地增加輸出信號 之電位至少到輸出電路中所應用之電源電壓之電位，比如 3V 〇 本發明之一第二電路群係輸入電路，各輸入電路係當成 接收外部電路所輸出之電壓信號之介面，各外部電路係操 作於電壓較高之電源，比如5V，而各輸，入電路係操作於電 壓較低之電源，比如3V。本發明之終極目的係提供一種輸 入電路’其能接收電位高於輸入電路中之電源電壓之電壓 信號’並將相關於輸入電路之電源電壓總量之該電壓信號 朝下一級電路送去。更正確地說，本發明之一第二電路群 係一種輸入電路，其能在考慮VIH定律下，將具有足夠電 位之電壓信號朝下一級電路送去。更特別地，本發明之一 第二電路群係一種輸入電路，其能接收操作於較高電壓之 電源下之電路所輸出之電壓信號，並將該電壓信號朝下一 級電路送去，其中該電壓信號之電壓爲該輸入電路之電源 ------------—I (請先閲讀背面之注意事項再填寫本頁) 訂 A7 B7 2905pif.doc/002 五、發明説明（>·) 電壓之總量’爲VDD，而非（VDD-Vth)。 本發明之一第三電路群係一種輸出/輸入電路，其係同 意義於具有上述優點之輸出電路與具有上述優點之輸入 電路。 底下將參考所附圖示，來描敘習知技術中之可內建於 1C內之輸出電路’與習知技術中之可內建於IC內之輸入 電路。 參考圖1與圖2 ’習知技術中之可內建於1C內之輸出 電路係具有一開路汲極電路，該開路汲極電路係包括經由 內建有輸出電路之1C之“墊”，而連接至上拉電阻(R1)之一 般爲導通態之η通道FET(NIOI)。該上拉電阻(R1)係置於 1C之外部，其操作於外部電源(VCC)，比如5V下，而非 操作於輸出電路之電源，比如3V下。一般爲導通態之η 通道FET(NIOI)係用於減少一般爲導通態之η通道 FET(N102)之源極-汲極之電壓。圖2顯示此例中，輸出信 號之電壓係非常緩慢地增加至外部電源（VCC)之電壓，或 4V’而超過輸入至此輸出電路之電壓信號（以輸入端（IN) 標示）之電位。要注意的是，需要非常長時間以將具有比如 3V電位之電壓信號傳送至操作於電壓高於3V之電源電壓 下之外部電路，比如5V。另一方面，要注意此輸出電路可 當成具有介電強度較弱之1C之輸出電路。 參考圖3與圖4，習知技術之可內建於1C內之輸入電 路係具有一般爲導通態之η通道FET(NIOO)，該一般爲導 通態之η通道FET(N100)可在將輸入信號傳送至1C內之下 先張尺度適用中國國家瓦準（CNS ) A4規格（210X297息釐)" "" (讀先閲讀背面之注意事項再填寫本頁) 0. 訂 40)1 ⑽ 7 2905pif.doc/002 A 7 B7 五、發明説明（>) 一級電路前，將經由1C之“墊”而輸入之輸入信號之電壓範 圍’由0至5¥減少成〇至輸入電路之電源電壓，或內部 電源(VDD)，與一般爲導通態之n通道FET(Ni〇〇)之臨界 電壓間之電壓差。因此，該輸入電路可當成介電強度較弱 之1C之輸入電路。在此圖中，“墊”代表輸入電路之接合 墊。圖4顯不輸入端(in)所接收之輸入信號，在施加至放 大器與下一級電路前，電壓減少至節點(Y)之電位之情形。 首先’參考圖2，圖1所示之輸出電路所輸出之輸出信 號之增加速率係決定於上拉電阻(R1)所決定之時間常數。 這代表著，如果需要高速操作，上拉電阻(R1)之電阻量要 較小。如果上拉電阻(R1)電阻較小，而所消耗之功率將增 加，反之亦然。 這是圖1與圖2所示之上述習知輸出電路之缺點。 其次，假設圖3所示之輸入電路之電源電壓，或內部電 源(VDD)，係爲3V，經由“墊”而輸入至此輸入電路之輸入 信號之電位爲5V，在其施加至節點（Y)前，係減少至VDD 與一般爲導通態之η通道FET(NIOO)之臨界電壓之差， (VDD-Vth)，或約爲2.3V。因此，對此種輸入電路而言， 不容易滿足VIH之需求，VIH係一規則，其檢視輸入電路 所獲得之高電位電壓對輸入電路之內部電路之臨界値而 言，是否具有足夠臨界量。 這是圖3與圖4所示之上述習知輸入電路之缺點。 因此，本發明之目的之一在於提供一種輸出電路，其可 內建於1C內，並可在較高速與不消耗大量電功率情況下， ---------^—— »· (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（21 OX297冬釐） 401657 2905pif.doc/002 ΑΊ B7 五、發明説明（f) 將電壓信號輸出至外都電路，其中該外部電路係操作於較 高電壓之電源，而該輸出電路係操作於較低電壓之電源。 本發明之另一目的係是供一種輸入電路，其可內建於 iC內，接收由外部電路輸出之輸入電壓信號，該外部電路 係操作於電壓較高之電源下，而該輸入電路係操作於電壓 較低之電源下，並將此輸入信號以相關於輸入電路之電源 電壓之總和’或對VIH規則而言相當高之電壓信號(電壓 信號之電壓高到足夠維持VIH所定出之臨界量），順向傳 送至下一級電路。 本發明之又一目的在於提供一種輸出/輸入電路，其可 內建於1C內，並同意義於一種輸出電路與一種輸入電路， 其中該輸出電路可在較高速與不消耗大量電功率情況 下’將電壓信號輸出至外部電路’其中該外部電路之電源 電壓係高於該輸出電路之電源電壓，而該輸入電路可接收 由外部電路輸出之輸入電壓信號，該外部電路之電源電壓 係高於該輸入電路之電源電壓’並將此輸入信號以相關於 輸入電路之電源電壓之總和，或對VIH規則而言相當高之 電壓信號（也就是，電壓信號之電壓高到足夠維持VIH所 定出之臨界量），傳送至下一級電路。 根據本發明之一第一實施例’參考圖5，輸出電路(此 相關於申請專利範圍第1項)係定義如下： 一種輸出電路，其包括： 一第一正常下爲關閉態之場效、電晶體（圖5中之(P1))， 其具有爲一導電態之通道，連接至第一節點之閘極，連接 (請先聞讀背面之注意事項再填寫本頁) — I. ^ 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297卷釐） 2905pif.doc/0^ ΑΊ B7 五、發明説明cT ) 至第一電源之第一電極，以及連接至第二節點之第二電 極； 一第二正常下爲關閉態之場效電晶體（圖5之(P2))，其 具有爲一導電態之通道，連接至第三節點之閘極，連接至 該第二節點之第一電極，連接至第四節點之第二電極，以 及連接至浮接之一第五節點之基極； 一第三正常下爲關閉態之場效電晶體（圖5之(P4))，其 具有爲一導電態之通道，連接至第六節點之閘極，連接至 該第三節點之第一電極，連接至該第四節點之第二電極， 以及連接至該第五節點之基極； 一第四正常下爲關閉態之場效電晶體（圖5之(N3))，其 具有相反導電態之通道，連接至該第六節點之閘極，連接 至該第三節點之第一電極，以及連接至第二電源之第二電 極；以及 一反相裝置，其輸入端連接至該第四節點，其輸出端連 接至該第六節點。 定義於申請專利範圍第1項之上述輸出電路可有三種 變動。 一第一變動（相關於申請專利範圍第3項)係在定義於申 請專利範圍第1項中之輸出電路中新增加一第五正常下爲 關閉態之場效電晶體（圖5之((P3))中，其包括一導電態之 通道，連接至該第三節點之閘極，連接至該第二節點之第 一電極，連接至該第五節點之第二電極，以及連接至該第 五節點之基極。 (請先閲讀背面之注意事項再填寫本I) 訂 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297总釐） 401657 2905pif.doc/002 A7 ____B7_______ 五、發明説明（匕） (請先閱讀背面之注意事項再填寫本頁) 一第二變動(相關於申請專利範圍第4項)係在定義於申 請專利範圍第1項中之輸出電路中新增加一第六正常下爲 關閉態之場效電晶體（圖5之(P5))，其具有一導電態之通 道，連接至該第一電源之閘極，連接至該第二節點之第一 電極，連接至該第五節點之第二電極，以及連接至該第五 節點之基極。 一第三變動(相關於申請專利範圔第5項)係在定義於申 請專利範圍第1項中之輸出電路中新增加： 連接至該第一節點之一第一輸入端， 連接至第七節點之一第二輸入端， 連接至該第四節點之輸出端，以及 一第七正常下爲關閉態之場效電晶體（圖5之(N1)) ’其 具有相反導電態之通道，連接至該第七節點之閘極，連接 至該第二電源之第一電極，以及連接至該第四節點之第二 電極。 根據本發明之一第二實施例，參考圖7，輸入電路(此 相關於申請專利範圍第2項)係在定義於申請專利範圍第1 項中之輸出電路中新增加一延遲電路’其連接至於具有一 導電態通道之該第三正常下爲關閉態之場效電晶體（圖5 之(P4))之閘極，以及具有一相反導電態通道之該第四正常 下爲關閉態之場效電晶體（圖5之(N3))之閘極間。 根據本發明之一第三實施例，參考圖9, 一種輸出電路 (此相關於申請專利範圍第6項)係定義如下： 一種輸出電路，包括： 本紙張尺度逋用中國國家標率（CNS > A4规格< 2丨〇><297货釐） mm 2905pif.doc/002 A 7 B7 五、發明説明（Ί) 一第一正常下爲關閉態之場效電晶體（圖9中之(P1))， 其具有爲一導電態之通道，連接至第一節點之閘極，連接 至第一電源之第一電極，以及連接至第二節點之第二電 極； 一第二正常下爲關閉態之場效電晶體（圖9之(P2))，其 具有爲一導電態之通道，連接至第三節點之閘極，連接至 該第二節點之第一電極，連接至第四節點之第二電極，以 及連接至浮接之一第五節點之基極； 一第三正常下爲關閉態之場效電晶體（圖9之(P4))，其 具有爲一導電態之通道，連接至第六節點之閘極，連接至 該第三節點之第一電極，連接至該第四節點之第二電極， 以及連接至該第五節點之基極； 一第四正常下爲關閉態之場效電晶體（圖9之(N3))，其 具有相反導電態之通道，連接至該第一電源之閘極，連接 至該第四節點之第一電極，以及連接至第七節點之第二電 極； 一第五正常下爲關閉態之場效電晶體（圖9之(P7))，其 包括一導電態之通道，連接至該第三節點之閘極，連接至 該第七節點之第一電極，連接至該第四節點之第二電極， 以及連接至該第五節點之基極； 一反相裝置，其輸入端連接至該第七節點，其輸出端連 接至第八節點； 一第六正常下爲關閉態之場效電晶體（圖9之(N3))，其 具有相反導電態之通道，連接至該第八節點之閘極，連接 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297^釐） (請先閱讀背面之注意事項再填寫本頁) 裝- *-ιτ i 2905pif.doc/002 A7 B7 五、發明説明（y) 至第二電源之第一電極，以及連接至該第六節點之第二電 極；以及 一第七正常下爲關閉態之場效電晶體（圖9之(N7))，其 具有相反導電態之通道，連接至該第一電源之閘極，連接 至該第六節點之第一電極，以及連接至該第三節點之第二 電極。 定義於申請專利範圍第6項之上述輸出電路可有四種 變動。 一第一種變動(相關於申請專利範圍第7項)係在定義於 申請專利範圍第6項中之輸出電路中新增加一第八正常下 爲關閉態之場效電晶體（圖9之（P6))，其包括一導電態之 通道，連接至該第一電源之閘極，連接至該第一電源之第 一電極，以及連接至該第七節點之第二電極。 一第二種變動(相關於申請專利範圍第8項)係在定義於 申請專利範圍第6項中之輸出電路中新增加一第九正常下 爲關閉態之場效電晶體（圖9之(P3))，其具有一導電態之 通道，連接至該第三節點之閘極，連接至該第二節點之第 一電極，連接至該第五節點之第二電極，以及連接至該第 五節點之基極。 一第三種變動(相關於申請專利範圍第9項)係在定義於 申請專利範圍第6項中之輸出電路中新增加一第十正常下 爲關閉態之場效電晶體（圖9之(P5))，其具有一導電態之 通道，連接至該第一電源之閘極，連接至該第四節點之第 一電極，連接至該第五節點之第二電極，以及連接至該第 ^^^1 ^^—^1 nn tm m^i tl· ml in - . (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS > A4規格（210X297珞釐） 401657 2905pif.doc/002 A7 B7 五、發明説明（7 ) 五節點之基極。 一第四種變動(相關於申請專利範圍第ίο項)係在定義 於申請專利範圍第6項中之輸出電路中新增加： 連接至該第一節點之一第一輸入端， 連接至第九節點之一第二輸入端， 連接至該第四節點之輸出端， 一第十一正常下爲關閉態之場效電晶體（圖9之(N1))， 其具有相反導電態之通道，連接至該第九節點之閘極，連 接至該第二電源之第一電極，以及連接至第十節點之第二 電極；以及 —第十二正常下爲關閉態之場效電晶體（圖9之(N2)) ’ 其具有相反導電態之通道，連接至該第一電源之閘極’連 接至該第十節點之第一電極，以及連接至第四節點之第二 電極。 根據本發明之一第四實施例，參考圖11，一種輸出電1 路(此相關於申請專利範圍第Π項)係定義如下： 一種輸出電路，包括： 一第一正常下爲關閉態之場效電晶體（圖11中$ (P1))，其具有爲一導電態之通道’連接至第一節點之鬧 極’連接至第一電源之第一電極，以及連接至第二節點之 第二電極； —第二正常下爲關閉態之場效電晶體(圖11之(p2))’其 具有爲一導電態之通道，連接至第三節點之閘極’連接至 該第二節點之第一電極，連接至第四節點之第二電極’以 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙浪纽it財固1家_準（CNS ) ^麟（210X297衫釐了 mm 2905pif.doc/002 A 7 B7 五、發明説明（w) 及連接至浮接之一第五節點之基極； 一第三正常下爲關閉態之場效電晶體（圖11之（P4))，其 具有爲一導電態之通道，連接至第六節點之閘極，連接至 該第三節點之第一電極，連接至該第四節點之第二電極， 以及連接至該第五節點之基極； 一第四正常下爲關閉態之場效電晶體（圖11之(N7))， 其具有相反導電態之通道，連接至該第一電源之閘極，連 接至該第四節點之第一電極，以及連接至第七節點之第二 電極； 一第五正常下爲關閉態之場效電晶體（圖11之（P7)) 中，其包括一導電態之通道，連接至該第三節點之閘極， 連接至該第七節點之第一電極，連接至該第四節點之第二 電極，以及連接至該第五節點之基極； 一 NOR閘裝置，其包括連接至該第七節點之一第一輸 入端，連接至第八節點之一第二輸入端，以及連接至第九 節點之輸出端； 一第六正常下爲關閉態之場效電晶體（圖11之(N3))， 其具有相反導電態之通道，連接至該第九節點之閘極，連 接至第二電源之第一電極，以及連接至第十節點之第二電 極； 一第七正常下爲關閉態之場效電晶體（圖11之(N4))， 其具有相反導電態之通道，連接至該第一電源之閘極，連 接至該第十節點之第一電極，以及連接至該第三節點之第 二電極； (請先閲讀背面之注意事項再填寫本頁) 裝·

、1T 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210Χ297^釐） 4016S7 2905pif.doc/002 A7 五、發明説明（丨丨） 一第八正常下爲關閉態之場效電晶體（圖11之(N6)) 其具有相反導電態之通道，連接至該第1源之閘極，連 接至該第三節點之第一電極，以及連接至第十—節點之第 二電極； ~ 一第九正常下爲關閉態之場效電晶體（圖u 2(n5))， 其具有相反導電態之連接至該第八節點之閘極，連 接至該第十一節點之第一電極，以及連接至該第一節點之 第二電極； n —第十正常下爲關閉態之場效電晶體（圖u之…⑺）， 其具有相反導電態之通道’連接至第十二節點之鬧極，連 接至該第十節點之第一電極，以及連接至該第六節點之第 二電極；以及 一第十一正常下爲關閉態之場效電晶體（圖n之 (P8)) ’其具有一導電態之通道，連接至該第十二節點之鬧 極，連接至該第一電源之第一電極，以及連接至該第六節 點之第二電極。 定義於申請專利範圍第11項之上述輸出電路可有四種 變動。 一第一種變動(相關於申請專利範圍第項)係在定義 於申請專利範圍第11項中之輸出電路中新增加一第十二 正常下爲關閉態之場效電晶體（圖11之(P3))，其包括一導 電態之通道，連接至該第一電源之閘極，連接至該第一電 源之第一電極，以及連接至該第七節點之第二電極。 一第二種變動(相關於申請專利範圍第13項)係在定義

本紙張逋用中家標率（CNS ) A4規格(210x297迖jitT ---------裝--^--.--订------,M (請先閲讀背面之注意事項再填寫本頁) 2905pif.doc/002 A7 B7 五、發明説明（丨2) 於申請專利範圍第11項中之輸出電路中新增加一第十三 正常下爲關閉態之場效電晶體（圖11之(P3))，其具有一導 電態之通道，連接至該第三節點之閘極，連接至該第二節 點之第一電極，連接至該第五節點之第二電極，以及連接 至該第五節點之基極。 一第三種變動(相關於申請專利範圍第14項)係在定義 於申請專利範圍第11項中之輸出電路中新增加一第十四 正常下爲關閉態之場效電晶體（圖11之（P5))，其具有一導 電態之通道，連接至該第一電源之閘極，連接至該第四節 點之第一電極，連接至該第五節點之第二電極，以及連接 至該第五節點之基極。 一第四種變動(相關於申請專利範圍第15項)係在定義 於申請專利範圍第11項中之輸出電路中新增加： 連接至該第一節點之一第一輸入端， 連接至第十三節點之一第二輸入端， 連接至該第十二節點之一第三輸入端， 連接至該第八節點之一第四輸入端， 連接至該第四節點之輸出端， 一第十五正常下爲關閉態之場效電晶體（圖11之 (N1))，其具有相反導電態之通道，連接至該第十三節點之 閘極，連接至該第二電源之第一電極，以及連接至第十四 節點之第二電極；以及 一第十六正常下爲關閉態之場效電晶體（圖11之 (N2))，其具有相反導電態之通道，連接至該第一電源之聞 (請先閱讀背面之注意事項再填寫本頁) 裝- 、π

-V 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297坊嫠） 401657 2905pif.doc/002 A 7 B7 c .f ft 五、發明説明（p) 極，連接至該第十四節點之第一電極，以及連接至第四節 點之第二電極。 根據本發明之一第五實施例，參考圖14, 一種輸入電 路(此相關於申請專利範圍第16項)係定義如下： 一種輸入電路，包括： 一第一正常下爲關閉態之場效電晶體（圖14中之 (P1))，其具有爲一導電態之通道，連接至第一電源之閘 極，連接至該第一電源之第一電極，以及連接至第一節點 之第二電極； 一第二正常下爲關閉態之場效電晶體（圖14之(P2))，其 具有爲一導電態之通道，連接至該第二節點之閘極，連接 至該第一節點之第一電極，連接至第三節點之第二電極， 以及連接至浮接之一第四節點之基極； 一第三正常下爲關閉態之場效電晶體（圖14之(P4))，其 具有爲一導電態之通道，連接至該第一電源之閘極，連接 至該第二節點之第一電極，連接至該第三節點之第二電 極，以及連接至該第四節點之基極； 一第四正常下爲關閉態之場效電晶體（圖14之(N7))， 其具有相反導電態之通道，連接至該第一電源之閘極，連 接至該第三節點之第一電極，以及連接至第五節點之第二 電極； 一第五正常下爲關閉態之場效電晶體（圖14之(P7))，其 包括一導電態之通道，連接至該第二節點之閘極，連接至 該第五節點之第一電極，連接至該第三節點之第二電極， (請先閲讀背面之注意事項再填寫本頁)

，1T 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297这釐） 經濟郎中央揉率馬WC工消费合作社印氧 2905pif.doc/002 A7 B7 五、發明説明（#) 以及連接至該第四節點之基極； 一反相裝置，其包括連接至該第五節點之輸入端，以及 連接至第六節點之輸出端； 一第六正常下爲關閉態之場效電晶體（圖14之(N3))， 其具有相反導電態之通道，連接至該第六節點之閘極，連 接至第二電源之第一電極，以及連接至第七節點之第二電 極；以及 一第七正常下爲關閉態之場效電晶體（圖14之(N4))， 其具有相反導電態之通道，連接至該第一電源之閘極，連 接至該第七節點之第一電極，以及連接至該第二節點之第 二電極。 一種變動(相關於申請專利範圍第17項)係在定義於申 請專利範圍第16項中之輸入電路中衍生出。該輸入電路 係在申請專利範圍第16項中之輸入電路中新增加：一第 八正常下爲關閉態之場效電晶體（圖14之(P6))中，其包括 一導電態之通道，連接至該第一電源之閘極，連接至該第 一電源之第一電極，以及連接至該第五節點之第二電極。 參考圖15，本發明之一第六實施例之一種輸入電路(相 關於申請專利範圍第18項)係在定義於申請專利範圍第16 項中之輸入電路中新增加：一第九正常下爲關閉態之場效 電晶體（圖15之(P21))，其包括一導電態之通道，連接至 該第二電源之閘極，連接至該第一電源之第一電極，以及 連接至該第五節點之第二電極。 參考圖16，本發明之一第七實施例之一種輸入電路(相 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297迖嫠） (請先閲讀背面之注意事項再填寫本頁) '裝· k 2905pif.doc/002 40165? A7 ____ B7 五、發明説明（f) 關於申請專利範圍第19項)係在定義於申請專利範圍第16 項中之輸入電路中新增加：一第十正常下爲關閉態之場效 電晶體（圖15之(N21))，其包括—相反導電態之通道，連 接至該第一電源之閘極，連接至該第五節點之第一電極， 以及連接至該第二電源之第二電極。 參考圖17 ’本發明之一第八實施例之一種輸入電路(相 關於申請專利範圍第20項)係在定義於申請專利範圍第16 項中之輸入電路中新增加： 一第十一正常下爲關閉態之場效電晶體（圖17之 (N22)) ’其包括一相反導電態之通道，連接至該第—電源 之閘極’連接至該第三節點之第一電極，以及連接至第八 節點之第二電極，以及 一第十二正常下爲關閉態之場效電晶體(圖17之(P22)) 中，其包括一導電態之通道，連接至該第八節點之閘極， 連接至該第一電源之第一電極，連接至該第三節點之第二 電極，以及連接至該第四節點之基極。 參考圖19，本發明之一第九實施例之一種輸入電路(相 關於申請專利範圍第21項)係在定義於申請專利範圍第16 項中之輸入電路中新增加： 一第十三正常下爲關閉態之場效電晶體（圖19之 (N23))，其包括一相反導電態之通道，連接至該第—電源 之閘極’連接至該第二電源之第一電極，以及連接至第八 節點之第二電極，以及 一第十四正常下爲關閉態之場效電晶體（圖19之 (請先閲讀背面之注意事項再填寫本頁)

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*1T 本紙張尺度適用中國國家樣準（CNS ) Α4規格（210XW7货釐） 2905pif.doc/002 A 7 ___B7 _ 五、發明説明（A) (N24))，其包括一相反導電態之通道，連接至該第一電源 之閘極，連接至該第八節點之第一電極，以及連接至該第 三節點之第二電極。 有三種變動係由定義於申請專利範圍第16項中之輸入 電路中衍生出。 一第一種變動(此相關於申請專利範圍第22項)係在申 請專利範圍第16項中之輸入電路中新增加：一第十五正 常下爲關閉態之場效電晶體（圖14之(P3))，其包括一導電 態之通道，連接至該第二電源之閘極，連接至該第一電源 之第一電極，連接至該第四節點之第二電極，以及連接至 該第四節點之基極。 一第二種變動(此相關於申請專利範圍第23項)係在申 請專利範圍第16項中之輸入電路中新增加：一第十六正 常下爲關閉態之場效電晶體（圖14之(P3))，其包括一導電 態之通道，連接至該第一電源之閘極，連接至該第三節點 之第一電極，連接至該第四節點之第二電極，以及連接至 該第四節點之基極。 一第三種變動(此相關於申請專利範圍第24項)係在申 請專利範圍第16項中之輸入電路中新增加： 連接至該第三節點之一輸入端； 連接至該第五節點之一輸出端； —第十七正常下爲關閉態之場效電晶體（圖14之 (N1))，其包括一相反導電態之通道，連接至該第二電源之 閘極，連接至該第二電源之第一電極，連接至該第八節點 本纸張尺度適用中國困家標牟（CNS ) A4規格（210Χ297^ϋ ' ： (請先閲讀背面之注意事項再填寫本頁) 裝. 、1Τ 401657 2905pif.doc/002 A7 B7 雉濟郎中央樣隼馬負工消费合作杜印装 五、發明説明（β) 之第二電極，以及 一第十八正常下爲關閉態之場效電晶體（圖14之 (N2))，其包括一相反導電態之通道，連接至該第一電源之 閘極，連接至該第八節點之第一電極，連接至該第三節點 之第二電極。 參考圖20，本發明之一第十實施例之一種輸入電路（相 關於申請專利範圍第25項)係在定義於申請專利範圍第24 項中之輸入電路中新增加：一第十九正常下爲關閉態之場 效電晶體（圖20之(N23))，其包括一相反導電態之通道， 連接至該第一電源之閘極，連接至該第八節點之第一電 極，以及連接至該第二電源之第二電極。 參考圖21，本發明之一第十一實施例之一種輸入電路 (相關於申請專利範圍第26項)係在定義如下： 一種輸入電路，包括： 一輸入端，其連接至第一節點； 一第一正常下爲關閉態之場效電晶體（圖21之(P31))， 其包括一導電態之通道，連接至該第一節點之閘極，連接 至第一電源之第一電極，連接至第二節點之第二電極，以 及連接至浮接之一第二節點之基極； 一第二正常下爲關閉態之場效電晶體（圖21之（P32))， 其包括一導電態之通道，連接至該第一電源之閘極，連接 至該第一節點之第一電極，連接至第三節點之第二電極， 以及連接至該第二節點之基極； 一負載電路，其包括連接至該第三節點之一第一端以及 (請先閱讀背面之注意事項再填寫本頁) 裝.

'•IT i 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297?i釐） 2905pif.doc/002 401657 A7 B7 *齊 矢寒 f esrerI.# 奢合乍.i .f 五、發明説明（fg) 連接至第二電源之一第二端； 一第三正常下爲關閉態之場效電晶體（圖21之(N37))， 其包括一相反導電態之通道，連接至該第一電源之閘極， 連接至該第三節點之第一電極，以及連接至第四節點之第 二電極； 一比較電路裝置，其包括連接至該第四節點之一輸入 端，以及連接至第五節點之輸出端；以及 一輸出端，其連接至該第五節點。 參考圖24,本發明之一第十二實施例之一種輸入電路 (相關於申請專利範圍第27項)係在定義如下： 一種輸入電路，包括： 一輸入端，其連接至第一節點； 一第一正常下爲關閉態之場效電晶體（圖24之(P31))， 其包括一導電態之通道，連接至該第一節點之閘極，連接 至第一電源之第一電極，連接至浮接之一第二節點之第二 電極，以及連接至該第二節點之基極： 一第二正常下爲關閉態之場效電晶體（圖24之(P32))， 其包括一導電態之通道，連接至該第一電源之閘極，連接 至該第一節點之第一電極，連接至第三節點之第二電極， 以及連接至該第二節點之基極； 一負載電路，其包括連接至該第三節點之一第一端以及 連接至第二電源之一第二端； 一第三正常下爲關閉態之場效電晶體（圖24之(N37))， 其包括一相反導電態之通道，連接至該第一電源之閘極， (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標率（CNS > A4規格（210X297妨釐） 401657 2905pif.doc/002 A7 B7 五、發明説明（巧） 連接至該第三節點之第一電極，以及連接至第四節點之第 二電極； —第四正常下爲關閉態之場效電晶體（圖24之(N38))， 其包括一相反導電態之通道，連接至該第四節點之閘極， 連接至第五節點之第一電極，以及連接至該第二電源之第 二電極； —第五正常下爲關閉態之場效電晶體（圖24之(P38))， 其包括一導電態之通道，連接至該第四節點之閘極，連接 至第六節點之第一電極，連接至該第五節點之第二電極； 以及連接至該第六節點之基極； 一反相裝置，其包括連接至該第五節點之輸入端，以及 連接至第七節點之輸出端； —第六正常下爲關閉態之場效電晶體（圖24之(P39))， 其包括一導電態之通道，連接至該第七節點之閘極，連接 至該第一電源之第一電極，以及連接至該第六節點之第二 電極； —第七正常下爲關閉態之場效電晶體（圖24之(N39))， 其包括一相反導電態之通道，連接至該第七節點之閘極， 連接至第六節點之第一電極，以及連接至該第一電源之第 二電極；以及 —輸出端，其連接至該第七節點。 一種輸出/輸入電路(相關於申請專利範圍第28項）之產 生係藉由合倂申請專利範圍第15項所定義之輸出電路與 申請專利範圍第26項所定義之輸入電路，並連接至該輸 (請先閲讀背面之注意事項再填寫本頁)

、1T 本紙張从賴t围因家樣準（CNS ) A4^ ( 21GX297難—了 2905pif.< A7 B7 五、發明説明（2(?) 出電路之該第三輸入端與該輸入電路之一第二輸出端；該 輸出電路之該第一輸出端與外部電路；以及該輸入電路之 該第五輸入端與該外部電路之電源。 一種輸出/輸入電路(相關於申請專利範圍第29項）之產 生係藉由合倂申請專利範圍第15項所定義之輸出電路與 申請專利範圍第27項所定義之輸入電路，並連接至該輸 出電路之該第三輸入端與該輸入電路之一第二輸出端；該 輸出電路之該第一輸出端與外部電路；以及該輸入電路之 該第五輸入端與該外部電路之電源。 參考圖26，本發明之一第十三實施例之一種輸出/輸入 電路(相關於申請專利範圍第30項)係在定義如下： 一種輸出/輸入電路，旬括： —第一正常下爲關閉態之場效電晶體（圖26之(P1))，其 包括一導電態之通道，連接至該第一節點之閘極，連接至 第一電源之第一電極，連接至第二節點之第二電極； 一第二正常下爲關閉態之場效電晶體（圖26之(P2))，其 包括一導電態之通道，連接至第三節點之閘極，連接至該 第二節點之第一電極，連接至第四節點之第二電極，以及 連接至浮接之一第五節點之基極； 一第三正常下爲關閉態之場效電晶體（圖26之(P4))，其 包括一導電態之通道，連接至該第一電源之閘極’連接至 該第三節點之第一電極，連接至該第四節點之第二電極’ 以及連接至該第五節點之基極； —第四正常下爲關閉態之場效電晶體（圖26之(N7))’ 本紙張尺度逍用中準（CNS ) ( 2丨0X297超釐Ί ' ^ϋ· 1^11 n^n 1L n^i 1^1 In *· * 言 (請先閲讀背面之注意事項再填寫本頁) 2905pif.doc/002 A 7 B7 五、發明説明（2 I) 其包括一相反導電態之通道，連接至該第一電源之閘極， 連接至該第四節點之第一電極，以及連接至第六節點之第 二電極； 一第五正常下爲關閉態之場效電晶體（圖26之(P7))，其 包括一導電態之通道，連接至該第三節點之閘極，連接至 該第六節點之第一電極，連接至該第四節點之第二電極， 以及連接至該第五節點之基極； 一反相裝置，其具有連接至該第六節點之輸入端，以及 連接至第七節點之輸出端； 一第六正常下爲關閉態之場效電晶體（圖26之(N3))， 其包括一相反導電態之通道，連接至該第七節點之閘極， 連接至第二電源之第一電極，以及連接至第八節點源之第 二電極； 一第七正常下爲關閉態之場效電晶體（圖26之(N4))， 其包括一相反導電態之通道，連接至第九節點之閘極，連 接至該第八節點之第一電極，以及連接至第十節點之第二 電極； 一第八正常下爲關閉態之場效電晶體（圖26之(N5))， 其包括一相反導電態之通道，連接至第十一節點之閘極， 連接至該第十節點之第一電極，以及連接至該第一電極之 第二電極；以及 一第九正常下爲關閉態之場效電晶體（圖26之(N9))， 其包括一相反導電態之通道，連接至該第一電源之閘極， 連接至該第十節點之第一電極，以及連接至該第三節點之 (請先閲讀背面之注意事項再填寫本頁) Λ'

,1T 本紙張尺度逋用中國國家標準< CNS ) Α4規格（210X297妨釐） 2905pif.doc/002 A7 B7 五、發明説明（於） 第二電極。 有四種變動係由定義於申請專利範圍第3〇項中之輸出 /輸入電路中衍生出。 一第一種變動(此相關於申請專利範圍第31項)係在申 請專利範圍第3〇項中之輸出/輸入電路中新增加：一第十 正常下爲關閉態之場效電晶體（圖26之(P6))，其包括—導 電態之通道，連接至該第一電源之閘極’連接至該第一電 源之第一電極’以及連接至該第六節點之第二電極。 一第二種變動(此相關於申請專利範圍第32項)係在申 請專利範圍第30項中之輸出/輸入電路中新增加：一第十 —正常下爲關閉態之場效電晶體（圖26之(P3))，其包括一 導電態之通道，連接至該第三節點之閛極，連接至該第二 節點之第一電極，連接至該第五節點之第二電極，以及連 接至該第五節點之基極。 —第三種變動(此相關於申請專利範圍第33項)係在申 請專利範圍第30項中之輸出/輸入電路中新增加：一第十 二正常下爲關閉態之場效電晶體（圖26之(P5))，其包括一 導電態之通道，連接至該第一電源之閘極，連接至該第四 節點之第一電極，連接至該第五節點之第二電極，以及連 接至該第五節點之基極。 一第四種變動(此相關於申請專利範圍第34項)係在申 請專利範圍第30項中之輸出/輸入電路中新增加： 一第一輸入端，其連接至該第一節點； —第二輸入端，其連接至該第十一節點； (請先閏讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家榡率（CNS ) A4規格10X297^釐） 屬! ' 〇：!Ff·.、 2905pif.doc/002 401657 A7 B7 穿.：. ·::Ά :¾ π 五、發明説明（4) 一第三輸入端，其連接至該第九節點； 一第四輸入端，其連接至第十二節點； 一輸出端，其連接至該第六節點； 一輸出/輸入端，其連接至該第四節點； 一第十三正常下爲關閉態之場效電晶體（圖26之 (N1))，其包括一反向導電態之通道，連接至^:^;二節點之 閘極’連接至該第二電源之第一電極，以及連至第十三 節點之第二電極；以及 ...'， 一第十四正常下爲關閉態之場效電\ 屬麵26之 (N2))，其包括一反向導電態之通道，連接至:該::笋士電源之 閘極，連接至該第十三節點之第一電極，以及’連—至該第 人.：· ：· .四節點之第二電極。 " 爲讓本發明之上述目的、特徵、和優點能更明顯易懂’ 下文特舉數個較佳實施例，並配合所附圖式，作詳細說明 如下： 圖式之簡單說明： 圖1係習知輸出電路之電路圖； 圖2係輸入端與輸出端電位之時序圖； 圖3係習知輸入電路之電路圖； 圖4係輸入端與節點（Y)電位之時序圖； 圖5係本發明之第一實施例之輸出電路之電路圖； 圖6A係本發明之第一實施例之輸出電路中之某些端點 與節點電位之時序圖； 圖6B係流經本發明之第一實施例之輸出電路之電源中 x請先閱f背面之注意事項再填离本頁)

% 本纸張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ2们么釐） 2905pif.doc/002 A7 B7 五、發明説明（冰） 之電^之時序圖； 圖7係本發明之第二實施例之輸出電路之電路圖； (請先閱讀背面之注意事項再填寫本頁) 圖8A谭發明之第二實施例之輸出電路中之某些端點 與節點電位之時序圖； 圖8B係流經本發明之第二實施例之輸出電路之電源中 之電流之時序圖； 圖9係本發明之第三實施例之輸出電路之電路圖； 圖10A係本發明之第三實施例之輸出電路中之某些端 點與節點電位之時序圖； 圖10B係流經本發明之第三實施例之輸出電路之電源 中之電流之時序圖； 圖11係本發明之第四實施例之輸出電路之電路圖；. 圖12A係將本發明之第四實施例之輸出電路與操作於 3V電源下之外部電路合倂所得之方塊圖； 圖12B係將本發明之第四實施例之輸出電路與操作於 5V電源下之外部電路合倂所得之方塊圖； 圖13A係在選擇輸入端（SEL)端點電位爲低之情況下， 本發明之第四實施例之輸出電路中之某些端點與節點電

輸入端（SEL)端點電位爲高之情況下， 本發明之第四實施例之輸出電路中之某些端點與節點電 位之時序圖； 圖14係本發明之第五實施例之輸入電路之電路圖； 圖15係本發明之第六實施例之輸入電路之電路圖； 紙張尺度適用中國國家標準（CNS ) A4規格（210X297參釐） 401657 2905pif.doc/002 A 7 __________B7_ 五、發明説明（攻） 圖16係本發明之第七實施例之輸入電路之電路圖； 圖17係本發明之第八實施例之輸入電路之電路圖； 圖18A係回應於將輸入端（IN)移位至開路狀態之動 作，而導致將其阻抗態由OV電位移位至高狀態下，輸入 端與A1之電位之時序圖； 圖18B係回應於將輸入端（in)移位至開路狀態之動 作，而導致將其阻抗態由5V電位移位至高狀態下，輸入 端與A1之電位之時序圖； 圖19係本發明之第九實施例之輸入電路之電路圖； 圖20係本發明之第十實施例之輸入電路之電路圖； 圖21係本發明之第十一實施例之輸入電路之電路圖； 圖22A係將本發明之第十一實施例之輸入電路、本發 明之第四實施例之輸出電路以及操作於5V電源下之外部 電路合倂所得之方塊圖； 圖2〗B係將本發明之第十一實施例之輸入電路、本發 明之第四實施例之輸出電路以及操作於3V電源下之外部 電路合倂所得之方塊圖； 圖23係本發明之第十一實施例之輸入電路中之某些端 點電位之時序圖； 圖24係本發明之第十二實施例之輸入電路之電路圖； 圖25A係本發明之第十二實施例之輸入電路中之某些 端點與節點電位之時序圖； 圖25B係流經本發明之第十二實施例之輸入電路之電 源中之電流之時序圖； 請 閲 讀. 背 面 意 事 項 再 填 寫 本

訂 本紙張尺度適财酗家縣（cNS) A4規格（21gx297_] 經齋郎中失瞟隼苟員工消費合阼杜印製 IQIPI? 2905pif.doc/002 A 7 ____B7 五、發明説明（幼） 圖26係本發明之第十三實施例之輸出/輸入電路之電 路圖； 圖2<7A係本發明之第十三實施例之輸出電路中之某些 端點與節點電位之時序圖； 圖27B係本發明之第十三實施例之輸出電路中之某些 端點與節點電位之時序圖；以及 圖27C係流經本發明之第十三實施例之輸出電路之電 源中之電流之時序圖。 符號說明 IN〜輸入端；OUT〜輸出端；EB〜致能輸入輸； NAND1〜NAND閘；NOR2〜NOR閘；INV〜反相器；P〜正常 下爲關閉態之p通道FET;N〜正常下爲關閉態之η通道FET 實施例 第一實施例 一種輸出電路，其優點在於，即使具有高電阻値之上拉 '電阻，在其輸出信號之電壓達輸出電路所用之電源電壓 前，其具有大的電壓上升率。 參考圖5，根據本發明之第一實施例之輸出電路，其可 內建於1C中，其包括：輸入端(IN)，致能輸入端(ΕΒ)，置 於內建有該輸出電路之1C之墊上之輸出端(OUT)，具有二 輸入端之NAND閘（NAND1)，具有二輸入端之NOR閘 (N0R2),正常下爲關閉態之p通道FET(Pl)至(P5)，正常 下爲關閉態之η通道FET(Nl)、（N3)，以及反相器(INV1) 與(INV2)。電源內部電源(VDD)之電壓係，比如3V。.輸出 本紙張尺度適用中國國家梯準（CNS ) Α4規格（210X297识楚) (請先閱讀背面之注意事項再填寫本頁) - I .1 II - 11 - i^i HI I 1 ^^1 · 、1T------ 401617 2905pif.doc/002 A 7 __B7___ 五、發明説明（) 端(OUT)係將內建有該輸出電路之1C之電壓信號朝外部電 路輸出之端。置於1C外部之上拉電阻之一端係連接至輸 出端(OUT)。該上拉電阻之另一端係連接至操作於5V電源 外部電源（VCC)下之外部電路，其功能係將輸出端（OUT) 之電位上拉至，比如5V之電壓。 NAND閘(NAND1)之第一輸入端係連接至輸入端(IN)， 而NAND閘(NANDI)之第二輸入端係連接至致能輸入端 ((EB)，而NAND閘(NAND1)之輸出端係連接至節點（PG)。 NOR閘(NOR2)之第一輸入端與NOR閘(N0R2)之第二輸入 端係經由反相器(INV1)而連接至致能輸入端(EB)。NOR閘 (N0R2)之輸出端係連接至節點(NG)。反相器(INV2)之輸入 端係連接至輸出端（OUT)，而反相器(INV2)之輸出端係連 接至節點（OUTN)。 正常下爲關閉態之η通道FET(Nl)之閘極係連接至節點 (NG)，而其汲極係連接至輸出端(OUT)，其源極係連接至 接地端(GND)。正常下爲關閉態之η通道FET(N3)之閘極 係連接至節點（OUTN)，而其汲極係連接至節點（G)，其源 極係連接至接地端(GND)。 正常下爲關閉態之P通道FET(Pl)之閘極係連接至節點 (PG)，而其源極係連接至內部電源(VDD)，其汲極係連接 至節點（S)。正常下爲關閉態之p通道FET(P2)之閘極係連 接至節點（G)，而其汲極係連接至輸出端(OUT)，其源極係 連接至節點（S)。正常下爲關閉態之p通道FET(P3)之閘極 係連接至節點（G)，而其源極係連接至節點（S)。正常下爲 (請先閱讀背面之注意事項再填寫本頁) 、1T. -.1-. 本紙張尺度適用中國國家標準(CNS ) A4規格（210父297衫釐） 2905pif.doc/002 A7 B7 經濟郎中央標隼局員工消費合作社印製 五、發明説明（汾） 關閉態之p通道FET(P4)之閘極係連接至節點（OUTN)，而 其汲極係連接至節點（G)，其汲極係連接至輸出端(OUT)。 正常下爲關閉態之p通道FET(P5)之閘極係連接至內部電 源(VDD)，而其源極係連接至輸出端（OUT)。 正常下爲關閉態之p通道FET(P2)，（P3)，（P4)及(P5) 係形成在浮接於內部電源(VDD)與接地端（GND)之N井（B) 或主體(B)內。正常下爲關閉態之p通道FET(P3)與(P5)之 汲極係連接至浮接主體（B)。正常下爲關閉態之p通道 FET(Pl)之源極係連接至內部電源(VDD)，而正常下爲關閉 態之η通道FET(Nl)與（N3)之源極係連接至接地端 (GND)。 正常下爲關閉態之p通道FET(P2)之汲極，正常下爲關 閉態之p通道FET(P4)與(P5)之源極，正常下爲關閉態之η 通道FET(Nl)之汲極，以及反相器(INV2)之輸入端係連接 至輸出端（OUT)。正常下爲關閉態之p通道FET(P2)與(P3) 之閘極，正常下爲關閉態之p通道FET(P4)之汲極，以及 正常下爲關閉態之η通道FET(N3)之汲極係連接至節點 (G)。正常下爲關閉態之p通道FET(Pl)之汲極，正常下爲 關閉態之p通道FET(P2)與正常下爲關閉態之p通道 FET(P3)之源極係連接至節點（S)。反相器（INV2)之輸出 端，正常下爲關閉態之p通道FET(P4)以及正常下爲關閉 態之η通道FET(N3)之閘極係連接至節點（OUTN)。 假設致能輸入端(EB)係設成低電位，或0V，底下將描 敘本發明之第一實施例之輸出電路之操作。 (請先閲讀背面之注意事項再填寫本頁) .参. 訂 •1® 本紙張尺度適用中國國家標準（CNS ) A4规格（210\297恶釐） 4_57 2905pif.doc/002 A7 __ B7___ 五、發明说明（3) 參考圖5，先不論施加至輸入端（IN)之信號之極性’ NAND閛(NAND1)之輸出電位或節點(PG)之電位係高或比 * 如爲3V。因此，正常下爲關閉態之p通道FET(Pl)之係處 於關閉態。 因爲反相器(INV1)之輸出電位係高電位，NOR閘(N0R2) 之輸出電位或節點(NG)之電位係低電位，而導致正常下爲 關閉態之η通道FET(Nl)關閉。如此一來，假設致能輸入 端(EB)係設定於低電位，不管輸入端(IN)之電位爲何，正 常下爲關閉態之P通道FET(Pl)與正常下爲關閉態之η通 道FET(Nl)皆爲關閉，輸出端(OUT)之阻抗態爲高。因此， 因爲外部之上拉電阻(R1)之關係，輸出端(OUT)之電位係 相同於外部電源(VCC)之電位，或爲5V。 因爲輸出端(OUT)之電位係爲高或5V，反相器(INV2) 之輸出電位或節點（OUTN)之電位係爲低。因此，正常下爲 關閉態之η通道FET(N3)係關閉。因爲節點(OUTN)之電位 爲低，且輸出端(OUT)之電位爲5V，正常下爲關閉態之p 通道FET(P4)爲導通。因此，節點（G)之電位相等於輸出端 (OUT)之電位，或5V。因此輸出端(OUT)之電位爲5V，正 常下爲關閉態之P通道FET(P5)將爲導通，因爲其源極係 連接至電位爲5V之輸出端(OUT)，且其閘極係連接至爲 3V之內部電源(VDD)。因此，浮接主體(B)之電位係相等 於輸出端(OUT)之電位，或5V。 因爲輸出端(OUT)與節點(G)兩者之電位皆爲5V，正常 下爲關閉態之p通道FET(P2)爲關閉。因爲輸出端(OUT) ^^^1 n^i Bn ml ^^^1 m^p —l·- tn mu J^n 1^1、^TW ~請先M.讀背面之注意事項再填寫本頁) 本纸張尺度適用中困國家標率（CNS ) A4規格（2丨0X297招釐） 401657 2905pif.doc/002 A 7 B7 五、發明説明（％) 與主體（B)之電位皆爲5V，正常下爲關閉態之p通道 FET(P3)爲關閉。 因爲正常下爲關閉態之p通道FET(P2)與(P3)皆爲關 閉，正常下爲關閉態之p通道FET(Pl)之汲極，或節點（S) 之阻抗態係爲高。這將避免電流經由節點（S)與正常下爲關 閉態之P通道FET(Pl)之主體而從輸出端(OUT)處流向內 部電源（VDD)。因爲浮接主體（B)不連接至內部電源 (VDD)，將不會有漏電流經由正常下爲關閉態之p通道 FET(P2)之汲極，正常下爲關閉態之p通道FET(P4)與(P5) 之源極而從主體（B)處流向內部電源（VDD)。因爲反相器 (INV2)之輸入端係連接至構成反相器(INV2)之MOSFET之 閘極(此未示出），其阻抗態爲高。正常下爲關閉態之η通 道FET(Nl)之汲極與正常下爲關閉態之η通道FET(Nl)之 主體之偏壓係彼此平衡，正常下爲關閉態之η通道FET(Nl) 之汲極之阻抗態爲高。因此，將無電流從輸出端(OUT)處 流向接地端(GND)。 假設致能輸入端(EB)係設於高電位，或3V，底下將描 敘本發明之第一實施例之輸出電路之操作。 參考圖5，假設有低電位或0V之信號施加至輸入端 (IN)，NAND閘(NAND1)輸出高電位信號，使得節點(PG) 之電位爲高電位，或3V。因此，正常下爲關閉態之p通道 FET(Pl)爲關閉態。NOR閘(NOR2)輸出高電位，使得節點 (NG)之電位爲高電位。因此，正常下爲關閉態之η通道 FET(Nl)爲導通。因此，輸出端(OUT)之電位爲低，或0V。 ---------^裝— (請先閲，讀背面之注項再填寫本頁) 訂 本紙張尺度適用中國Η家標準（CNS ) A4規格（210X297衫釐） 2905pif.doc/0' 1657 A7 B7 五、發明説明（Η ) 反相器（INV2)之輸出端’或節點（〇UTN)之電位係爲高 或3V。因爲節點(OUTN)之電位爲高，正常下爲關閉態之η 通道FET(N3)爲導通’而正常下爲關閉態之Ρ通道FET(P4) 爲關閉態。因爲正常下爲關閉態之n通道FET(N3)爲導通 態，節點（G)之電位爲低。因爲輸出端(OUT)與節點(G)之電 位爲低，正常下爲關閉態之P通道FET(P2)爲關閉態。因 爲節點（S)之電位係低於正常下爲關閉態之P通道FET(P3) 之臨界電壓，正常下爲關閉態之P通道FET(P3)爲關閉態。 要注意的是，雖然假設輸出端(OUT)之電位爲低’以及假 設節點（S)之電位係高於正常下爲關閉態之P通道FET(P2) 與(P3)之臨界電壓’正常下爲關閉態之P通道FET(P2)與 FET(P3)將會導通以將節點（S)之電位減少至正常下爲關閉 態之P通道FET(P2)與(P3)之臨界電壓’而最後使得正常 下爲關閉態之P通道FET(P2)與(P3)導通。因爲輸出端(OUT) 之電位爲低，正常下爲關閉態之P通道FET(P5)爲關閉態。 假設有高電位信號施加至輸入端（IN)，NAND閘 (NAND1)之輸出電位，或節點（PG)之電位係移位至低，而 使得正常下爲關閉態之P通道FET(Pl)導通。NOR閘(NOR2) 之輸出電位，或節點(NG)之電位係由高移位至低，而導致 正常下爲關閉態之η通道FET(Nl)關閉。 因爲正常下爲關閉態之P通道FET(Pl)已導通，節點（S) 之電位係增加至內部電源(VDD)之電位，或3V。因爲節點 (G)之電位爲低，正常下爲關閉態之P通道FET(P2)與(P3) 係導通。因爲正常下爲關閉態之P通道FET(P2)已導通， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297钐釐） ----------- _(請先M-讀背面之注意事項再填寫本頁)

、1T 401657 2905pif.doc/002 A7 五、發明説明（$1) {請先軋讀背面之注意事項再填寫本頁) 輸出端（OUT)之電位係增加至內部電源（VDD)之電位’或 3V。因爲正常下爲關閉態之P通道FET(P3)已導通’浮接 主體(B)之電位係增加至內部電源(VDD)之電位，或3V。 正常下爲關閉態之P通道FET(P3)之功用係將浮接主體(B) 之電位正確地增加至內部電源(VDD)之電位，或3V ’而確 保正常下爲關閉態之P通道FET(P2)之正常操作。 因爲輸出端（OUT)之電位已增加至內部電源(VDD)之電 位，或3V，反相器(INV2)之輸出電位，或節點（OUTN)之 電位係移位至低電位，導致正常下爲關閉態之η通道 FET(N3)之關閉與（Ρ4)之導通。因爲正常下爲關閉態之Ρ 通道FET(P4)已導通，節點(G)之電位係移位至高電位，或 輸出端（OUT)之電位。因此，正常下爲關閉態之ρ通道 FET(P2)與(P3)係關閉。 在上述方法中，輸出端（OUT)係連接至內部電源(VDD) 或5V。因此，節點（G)之電位增加至5V，造成正常下爲關 閉態之ρ通道FET(P5)之導通與浮接主體(B)之電位移位至 5V。 在上述方法中，假設致能輸入端(EB)之電位爲高，並假 設有高電位信號輸入至輸入端(IN)，正常下爲關閉態之ρ 通道FET(P2)與(P3)爲關閉，此情況相似於致能輸入端(EB) 爲低之情況。因爲正常下爲關閉態之ρ通道FET(Pl)之汲 極，或節點（S)之阻抗態爲高，將不會有漏電流從輸出端 (OUT)處，經由節點（S)與正常下爲關閉態之ρ通道FET(P 1) 之主體而流向內部電源(VDD)。因爲浮接主體(B)不連接至 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297衫釐） A7 B7 2905pif.doc/002 五、發明説明（岁） 內部電源(VDD)，將不會有漏電流從浮接主體(B)處，經由 正常下爲關閉態之P通道FET(P2)之汲極，以及正常下爲 關閉態之P通道FET(P4)與(P5)之源極，而流向內部電源 (VDD)。因爲反相器（INV2)之輸入端係連接至構成反相器 (INV2)之MOSFET之閘極（此未示出），其阻抗態爲高。因 爲有彼此平衡之偏壓施加於正常下爲關閉態之η通道 FET(Nl)之汲極與主體之上，正常下爲關閉態之η通道 FET(Nl)之汲極之阻抗態也爲高。因此，沒有漏電流由輸 出端(OUT)處流向接地端(GND)。 參考圖6A與6B，不管置於外部電路內之上拉電阻(R1) 之値爲何，輸出端（OUT)之電位係快速上升至內部電源 (VDD)之電位。這代表著，無需爲了加速輸出電路之操作 而減少置於外部電路中之上拉電阻(R1)之電阻値，本發明 之第一實施例之輸出電路也可有快速操作。然而，之後， 輸出端(OUT)之電位持續增加至外部電源(VCC)之電位，或 5V。因此，除了輸出電壓上升至內部電源(VDD)電位之時 期內，將不會有電流流向內部電源(VDD)。因此，當本發 明之第一實施例之輸出電路當成與操作於5V電源下之外 部電路間之介面時，在輸出電路上升至外部電路之臨界電 壓Vth，或約2.5V前，該輸出電路可有快速操作。因此， 可保證外部電部之VIH，或3.5V。特別要注意的是，雖然 對習知之輸出電路而言，爲了加速操作速度與減少功率消 耗，減少上拉電阻(R1)之電阻値是屬必要的，根據本發明 之第一實施例，輸出電路之功率消耗可減少，因爲無需爲 本紙張尺度逋用中國國家標準（CNS ) A4規格（210父297怼釐） ~請先閱，讀背面之注意事項再填寫本頁)

娌濟部中央揉隼局員工消費合作社印製 401657 2905pif.doc/002 A 7 B7 五、發明説明（#) 了加速操作速度而減少上拉電阻(R1)之電阻値。 需強調代表外部電路之電源爲5V乃屬例子，且本發明 之第一實施例可用於當外部電壓高於內部電壓之所有例 子中。 上述描敘已說明本發明之第一實施例之輸出電路之優 點在於，即使上拉電阻具有高電阻値，在輸出信號電壓達 到輸出電路所應用之電源電壓前，輸出信號仍具有大上升 率。 第二實施例 一種輸出電路，其優點在於，即使上拉電阻具有高電阻 値，在輸出信號電壓達到輸出電路之電源電壓前，輸出信 號仍具有大上升率，其中係加入一延遲電路，其用於延遲 正常下爲關閉態之P通道FET(P2)或第二MOSFET關閉時 間，並縮減輸出端(OUT)之電位上升至內部電源(VDD)之電 位或第一電源之電位所需之時間，因而加速輸出電路之操 作速度。 . 參考圖7，根據本發明之第二實施例之可內建於1C內 之輸出電路係包括：輸入端(IN)，致能輸入端(EB)，置於 內建有輸出電路之1C之墊上之輸出端(OUT)，具有二輸入 端之NAND閘(NAND1)，具有兩輸入端之NOR閘(NOR2)， 正常下爲關閉態之P通道FET(Pl)至(P5)，正常下爲關閉 態之η通道FET(Nl)與(N3)，反相器(INV1)與(INV2)，以 及延遲元件(DL1)。外部電路內之上拉電阻(R1)係連接至輸 出端(OUT)。 „(請先Μ..讀背面之注意事項再填离本頁)

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40細7 2905pif.doc/002 五、發明説明 圖7中之電路係相同於圖5中之電路，除了增加延遲元 件(DL1)於節點（OUTN)與正常下爲關閉態之P通道FET(P4) 之閘極間外。因此，正常下爲關閉態之P通道FET(P4)之 閘極不連接至節點（OUTN)而是連接至節點（OUTND)。 延遲元件(DL1)之輸入端係連接至節點（OUTN)，其輸出 端係連接至節點（OUTND)。因此’回應於將節點（OUTN) 電位由高電位移位至低電位’延遲元件（DL1)係在延遲元 件(DL1)所設定之時期內將電位由高電位移位至低電位之 動作給予延遲。 雖然圖7中之輸出電路之操作係相似於圖5中之輸出電 路之操作，其操作之差異點在於。將致能輸入端(EB)設於 高電位，而將輸入端(IN)之輸入信號由低電位移位至高電 位之條件下所產生之動作，此將於底下描敘。 參考圖7，如果施加至輸入端(IN)之輸入信號係由低電 位移位至高電位，以將輸出端（OUT)之電位增加至內部電 源（VDD)之電位或3V，反相器（INV2)之輸出端或節點 (OUTN)之電位係由高移位至低電位以關閉正常下爲關閉 態之η通道FET(N3)。 參考圖8A與8B，延遲元件(DL1)在既定時間內’將低 電位由節點(OUTN)傳送至節點(OUTND)之此動作延遲。因 此，正常下爲關閉態之P通道FET(P4)不會立刻隨著正常 下爲關閉態之η通道FET(N3)之導通而導通，其導通時間 係在節點(OUTN)電位移位至低後之既定時間長度時。這將 延遲正常下爲關閉態之P通道FET(P4)之導通時間與正常 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2?7费釐） 請 讀 背 面 意 項 再 填 寫 本 頁 A7 B7 五、發明説明（&) 下爲關閉態之p通道FET(P2)與(P3)之關閉時間。 在上述方法中，正常下爲關閉態之p通道FET(P4)關閉 時期係確定會延長，而造成簡易之判定程序。因此，因爲 正常下爲關閉態之p通道FET(P2)導通時期係延長，而加 速了本發明之第二實施例之輸出電路之操作速度。 上述描敘已說明本發明之第二實施例之輸出電路之優 點在於，即使上拉電阻具有高電阻値，在輸出信號電壓達 到輸出電路所應用之電源電壓前，輸出信號仍具有大上升 率，其中操作速度大大提昇。 第三實施例 一種輸出電路，其優點在於，即使上拉電阻具有高電阻 値，在輸出信號電壓達到輸出電路所應用之電源電壓前， 輸出信號仍具有大上升率，其中所使用之電路架構係，下 一級電路之電源電壓係不施加於MOSFET之源極與汲極 間，閘極與源極間，以及閘極與汲極間，使得能使用介電 強度較弱之FET。 參考圖9，根據本發明之第三實施例之可內建於1C內 之輸出電路係包括：輸入端(IN)，致能輸入端(EB)，置於 內建有輸出電路之1C之墊上之輸出端(OUT)，具有二輸入 端之NAND閘(NAND1)，具有兩輸入端之NOR閘(NOR2)， 正常下爲關閉態之P通道FET(Pl)至（P7)，正常下爲關閉 態之η通道FET(Nl)至(N4)與(N7)，以及反相器(INV1)與 (INV2)。外部電路內之上拉電阻(R1)係連接至輸出端 (OUT)。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297货釐Ί' ~ 2905pif.doc/002 (請先Μ·讀背面之注意事項再填寫本頁) ------------PI! • - -- τγ —ί— m--- I ! . A7 B7 2905pif.doc/002 圖9中之電路係將圖5中之電路之正常下爲關閉態之p 通道FET(P4)之閘極之連接至法由節點（OUTN)移至正常下 爲關閉態之η通道FET(N3)之汲極，並新增加正常下爲關 閉態之η通道FET(N2)，（N4)，（N7)與正常下爲關閉態之p 通道FET(P6)與(P7)。由正常下爲關閉態之η通道FET(N3) 之汲極與正常下爲關閉態之P通道FET(P4)之閘極之連接 至點所定義之節點係稱爲節點（SP4)。 正常下爲關閉態之η通道FET(N2)之閘極係連接至內部 電源(VDD)，其汲極連接至輸出端(OUT)，其源極係連接至 正常下爲關閉態之η通道FET(Nl)之汲極。正常下爲關閉 態之η通道FET(N3)之汲極不連接至輸出端(OUT)。正常 下爲關閉態之η通道FET(N4)之閘極係連接至內部電源 (VDD)，其汲極係連接至節點（G)，其源極係連接至節點 (SP4)。正常下爲關閉態之η通道FET(N3)之汲極不連接至 節點（G)。正常下爲關閉態之η通道FET(N7)與正常下爲關 閉態之P通道FET(P7)之並聯電路係連接至輸出端(OUT) 與反相器(INV2)之輸入端間。反相器(INV2)之輸入端不連 接至輸出端（OUT)。連接至反相器（INV2)之輸入端係稱爲 節點(Y)。正常下爲關閉態之P通道FET(P6)之閘極與源極 係連接至內部電源（VDD)，正常下爲關閉態之p通道 FET(P6)之汲極係連接至節點(Y)。只要節點（Y)之電位低於 內部電源(VDD)，照上述連接至法連接至之正常下爲關閉 態之P通道FET(P6)係持續關閉態。 正常下爲關閉態之η通道FET(N7)之閘極係連接至內部 本紙張尺度適用中國國.家標準（CNS ) A4規格（210X297^釐） (請先軋讀背面之注意事項再填寫本頁) .參. 訂 經濟部中央標隼局貝工消費合作社印製 2905pif.doc/002 A7 B7 耷 票 % % 土 P t 五、發明説明（兑） 電源（VDD)，第一電極（汲極或源極）係連接至輸出端 (OUT)，第二電極（源極或汲極)係連接至節點(γ)。正常下 爲關閉態之P通道FET(P7)之閘極係連接至節點(G)，第一 電極（汲極或源極）係連接至節點（Y) ’第二電極（源極或汲 極)係連接至輸出端(OUT)。 輸出端（OUT)係連接至正常下爲關閉態之p通道 FET(P2)之汲極，正常下爲關閉態之p通道FET(P4)與正常 下爲關閉態之P通道FET(P5)之源極，正常下爲關閉態之p 通道FET(P7)之第二電極，正常下爲關閉態之n通道 FET(N2)之汲極以及正常下爲關閉態之η通道FET(N7)之 第一電極。節點（G)係連接至正常下爲關閉態之p通道 FET(P2)、正常下爲關閉態之p通道FET(P3)、與正常下爲 關閉態之P通道FET(P7)之閘極，正常下爲關閉態之p通 道FET(P4)之汲極與正常下爲關閉態之η通道FET(N4)之 汲極。節點（OUTN)係連接至反相器(INV2)之輸出端與正常 下爲關閉態之η通道FET(N3)之閘極。 假設致能輸入端(EB)係設成低電位或0V，底下將描敘 本發明之第三實施例之輸出電路之操作。 參考圖9，不管施加至輸入端(IN)之信號之極性爲何， NAND閘（NAND1)之輸出電位或節點(PG)之電位係高，或 比如爲3V。因此，正常下爲關閉態之p通道FET(Pl)係處 於關閉態。因爲NOR閘(N0R2)之輸出電位，或節點(NG) 之電位爲低，不管施加至輸入端(IN)之信號之極性爲何， 正常下爲關閉態之η通道FET(Nl)係處於關閉態。如此一 (請先盹讀背面之注意事項再填寫本頁)

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4Q1W 2905pif.doc/002 八？ B7 五、發明説明（jf) 來，只要有低電位信號施加至致能輸入端(EB)，正常下爲 關閉態之p通道FET(Pl)與正常下爲關閉態之η通道 FET(Nl)皆處於關閉態。因此，不管輸入端(IN)電位爲何， 輸出端(OUT)之阻抗都爲高。輸出端（OUT)之電位係相等於 外部電源(VCC)之電位，或5V，因爲其係經由上拉電阻(R1) 而連接至內部電源（VDD)。因爲輸出端（OUT)之電位爲 5V，節點（SP4)之電位並不高於(VDD-Vth)。因此，正常下 爲關閉態之P通道FET(P4)係導通態。節點（G)之電位係相 等於輸出端(OUT)之電位，或5V。因爲輸出端(OUT)之電 位爲5V，正常下爲關閉態之p通道FET(P5)係導通態，導 致浮接主體(B)之電位保持在輸出端(OUT)之電位，或5V。 因爲輸出端（OUT)與節點（G)之電位皆爲5V，正常下爲關 閉態之P通道FET(P2)爲關閉態。因爲輸出端(OUT)與浮接 主體(B)之電位皆爲5V，正常下爲關閉態之p通道FET(P3) 也爲關閉態。 因爲輸出端(OUT)與節點（G)之電位皆爲5V，正常下爲 關閉態之P通道FET(P7)與正常下爲關閉態之η通道 FET(N7)皆爲關閉態。因爲正常下爲關閉態之ρ通道 FET(P7)已將節點(Y)之電位增加至3V，在正常下爲關閉態 之ρ通道FET(P7)關閉前，節點(Y)之電位保持於3V。因 此，反相器(INV2)之輸出端，或節點(OUTN)之電位爲低’ 而正常下爲關閉態之η通道FET(N3)爲關閉態。因爲節點 (G)之電位爲5V，正常下爲關閉態之η通道FET(N4)之源 極或節點（SP4)之電位爲（5V-2Vth)。 本紙張尺度適用中國國家梯準（CNS ) A4規格（210X297^1 ) --------参II (請先阶讀背面之注意事項再填寫本頁) 訂 2905pif_doc/002 Α7 Β7 經濟部中央樣隼馬貝工消費合作社印敦 五、發明説明（对） 在上述方法中，假設致能輸入端(EB)係設定於低電位， 正常下爲關閉態之P通道FET(P2)與（P3)皆爲關閉態，正 常下爲關閉態之P通道FET(Pl)之汲極或節點（S)之阻抗係 爲高因此，將無漏電流從輸出端（OUT)處，經由節點（S) 與經由正常下爲關閉態之p通道FET(Pl)之主體而流向內 部電源（VDD)。因爲浮接主體（B)不連接至內部電源 (VDD)，將無漏電流從浮接主體(B)處，經由正常下爲關閉 態之P通道FET(P2)之汲極與正常下爲關閉態之p通道 FET(P4)與(P5)之源極而流向內部電源(VDD)。因爲反相器 (INV2)之輸入端係連接至構成反相器（INV2)之 MOSFET(未示出）之閘極，其阻抗態爲高。因爲正常下爲 關閉態之η通道FET(Nl)之汲極與主體所施加之偏壓係彼 此平衡，正常下爲關閉態之η通道FET(Nl)之汲極之阻抗 爲高。因爲將無漏電流由輸出端（OUT)處流向接地端 (GND)。 假設致能輸入端(EB)係設於高電位或3V，底下將描敘 本發明之第三實施例之輸出電路之操作。 參考圖9，假設有低電位或〇V之信號施加至輸入端 (IN)，NAND閘(NAND1)係輸出高電位信號以關閉正常下 爲關閉態之p通道FET(Pl)〇NOR閘(NOR2)輸出高電位信 號以使得節點(NG)之電位爲高。因此，正常下爲關閉態之 η通道FET(Nl)係導通。因此，輸出端(OUT)之電位係低或 0V。 因爲輸出端（OUT)之電位爲低’正常下爲關閉態之η通 (請先瞅讀背面之注意事項再填寫本頁) 、一s° Τ 本紙張又度適用中國國家標準（CNS ) A4规格（210X297^i釐） A7 B7 2905pif.doc/002 五、發明説明（γ) 道FET(N7)係導通，導致節點（Υ)之電位爲低。因此，反相 器(INV2)之輸出端或節點(OUTN)之電位爲高，或3V。因 爲節點（OUTN)之電位爲高，正常下爲關閉態之η通道 FET(N3)爲導通態。因爲正常下爲關閉態之η通道FET(N3) 與(N4)皆爲導通態，節點（G)與節點（SP4)之電位爲低。因 爲節點(G)與輸出端(OUT)之電位爲低，正常下爲關閉態之 P通道FET(P2)，（P4)，（P5)與(P7)皆爲關閉態。因爲節點 (S)之電位低於Vth，正常下爲關閉態之P通道FET(P3)也 爲關閉態。 假設有高電位信號施加至輸入端（IN) ’ NAND閘 (NAND1)之輸出電位，或節點（PG)之電位係移位至低電 位。NOR閘(NOR2)之輸出電位，或節點(NG)之電位係由 高電位移位至低電位，導致正常下爲關閉態之n通道 FET(Nl)之關閉。 因爲正常下爲關閉態之p通道FET(Pl)已導通，節點（S) 之電位係增加至內部電源(VDD)之電位，或3V。因爲節點 (G)之電位爲低，正常下爲關閉態之p通道FET(P2)與正常 下爲關閉態之P通道FET(P3)皆導通。因爲正常下爲關閉 態之P通道FET(P2)已導通，輸出端(OUT)之電位增加至內 部電源(VDD)之電位，或3V。因爲正常下爲關閉態之P通 道FET(P3)已導通，浮接主體（B)之電位增加至內部電源 (VDD)之電位，或3V。 因爲輸出端(OUT)之電位已增加至Vth，正常下爲關閉 態之P通道FET(P4)與正常下爲關閉態之P通道FET(P7) (请先聞讀背面之注意事項具填寫本頁) --訂 本紙張尺度適用中國國家標準（CNS Μ4規格（210X297恝釐） 2905pif.doc/0〇2 A7 經濟部中央標隼局員工消費合作社印製 B7 五、發明説明（ 皆導通。因此，節點(Y)之電位變成相同於輸出端(OUT)之 電位。節點（G)之電位係箝制於低電位，直到正常下爲關閉 態之η通道FET(N7)關閉前。輸出端(OUT)與節點（G)之電 位增加至內部電源(VDD)，或3V，使得反相器(INV2)之輸 出端或節點(OUTN)之電位係移位至低電位，導致正常下爲 關閉態之η通道FET(N3)之關閉。因爲正常下爲關閉態之 η通道FET(N3)已導通，節點(G)之電位變成相同於輸出端 (OUT)之電位，或3V，導致正常下爲關閉態之p通道FET(P7) 之關閉。節點（SP4)之電位變成(3V-Vth)。因爲節點（G)之電 位變成相同於節點（S)之電位，導致正常下爲關閉態之p通 道FET(P2)與(P3)之關閉。 之後，因爲輸出端(OUT)係經由上接電阻(R1)而連接至 外部電源（VCC)，輸出端（OUT)之電位增加至外部電源 (VCC)之電位，或5V。正常下爲關閉態之p通道FET(P4) 維持於導通態。當輸出端（OUT)之電位增加至（3V+Vth) 時，正常下爲關閉態之P通道FET(P5)係導通，導致浮接 主體(B)之電位變成相同於輸出端(OUT)之電位。當輸出端 (OUT)之電位最後增加至外部電源(VCC)之電位或5V時， 節點(G)與浮接主體(B)之電位變爲5V。如果輸出端(OUT) 之電位已超過（3V+Vth)，在正常下爲關閉態之p通道 FET(P7)關閉前，正常下爲關閉態之P通道FET(P6)係導通 以將輸出端(OUT)之電位箝制在(3 V+Vth)之電位。 在上述方法中，同樣地，在致能輸入端（EB)設於高電 位，並有高電位信號施加至輸入端(IN)之條件下’正常下 1 « (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國ϋ準（CNS ) A4規格（210X297^釐） ΑΊ B7 2905pif.doc/002 五、發明説明（衫） 爲關閉態之P通道FET(P2)與(P3)爲關閉態。因此，無漏 電流經由節點（S)與正常下爲關閉態之p通道FET(Pl)之主 體而流入內部電源(VDD)。因爲浮接主體（B)不連接至內部 電源（VDD)，將無漏電流從浮接主體（B)處流入內部電源 (VDD)。此外，將無漏電流從反相器(INV2)之輸入端與正 常下爲關閉態之η通道FET(Nl)之汲極處流向接地端 (GND)。 參考圖10A與10B，即使上拉電阻具有大電阻値，在輸 出信號達內部電源電壓前，其上升率仍爲大，且因爲上拉 電阻具有大電阻値，功率消耗係爲小。 上述描敘已說明本發明之第三實施例之輸出電路之優 點在於，即使上拉電阻具有高電阻値，在輸出信號電壓達 到輸出電路所應用之電源電壓前，輸出信號仍具有大上升 率，且因爲上拉電阻具有大電阻値，功率消耗係爲小，其 中所使用之電路架構係，下一級電路之電源電壓係不施加 於MOSFET之源極與汲極間，閘極與源極間，以及閘極與 汲極間，使得能使用介電強度較弱之FET。 第四實施例 一種輸出電路，其優點在於，即使上拉電阻具有高電阻 値，在輸出信號電壓達到輸出電路之電源電壓前，輸出信 號仍具有大上升率，且因爲上拉電阻具有高電阻値，功率 消耗係爲小，該輸出電路更具有另一優點，就是該輸出電 路能當成與外部電路之介面，其中該外部電路所應用之電 源電壓係相等或不同於該輸出電路所應用之電源電壓 本紙張尺度適用中國國家標準（〇^7八4規格（210父297怒瘦） (請先閱讀背面之注意事項再填寫本頁)

、1T 經濟部中央標隼局貝工消費合作社印製 2905pif.doc/002 A7 B7 t 五、發明説明（Vf) 參考圖11，根據本發明之第四實施例之可內建於ic內 之輸出電路係包括：輸入端(IN)，致能輸入端(EB)，置於 內建有輸出電路之1C之墊上之輸出端(OUT)，具有兩輸入 端之NAND閘(NAND1)，具有兩輸入端之NOR閘(NOR2)、 (NOR3)，正常下爲關閉態之p通道FET(Pl)至(P8)，正常 下爲關閉態之η通道FET(Nl)至(N8)，以及反相器(INV1) 與(INV4)。此輸出電路不一定要有上拉電阻。 圖11中之電路係將圖7中之電路之反相器(INV2)移 除，並新增加正常下爲關閉態之η通道FET(N5)，（N6)， (N8)，正常下爲關閉態之p通道FET(P8)，NOR閘(NOR3)， 以及反相器（INV4)。反相器(INV4)之輸入端係連接至選擇 輸入端（SEL)，其輸出端連接至內部節點（IS)。NOR閘 (NOR3)之第一輸入端係連接至內部節點(IS)，其第二輸入 端係連接至節點(Y)，其輸出端係連接至節點(OUTN)。 正常下爲關閉態之η通道FET(N)5之閘極係連接至內 部節點（IS) ’其汲極係連接至節點（PG)。正常下爲關閉態 之η通道FET(N6)之閘極係連接至內部電源(VDD)，其汲 極係連接至正常下爲關閉態之η通道FET(N5)之源極，其 源極係連接至節點（G)。 正常下爲關閉態之η通道FET(N8)之閘極係連接至選擇 輸入端（SEL)’其第一端(汲極或源極)係連接至節點（SP4)， 其第二端（源極或汲極）係連接至內部節點（SN)。正常下爲 關閉態之η通道FET(N3)之汲極與正常下爲關閉態之^通 道FET(N4)之源極係不連接至節點（SP4)，而連接至內部節 ( CNS ) A4^m ( 210X2971% ) ' -- 請 先 閱 讀、 背 意 事 項 i

訂 A7 B7 ^〇ias7 2905pif.doc/002 五、發明説明（^) 點（SN)。正常下爲關閉態之p通道FET(P8)之閘極係連接 至選擇輸入端（SEL)，其汲極係連接至節點(SP4)，其源極 係連接至內部電源(VDD)。 圖12A與12B係描敘根據本發明之內建於IC(40)內之 輸出電路(42)與外部電路(43)之合倂之方塊圖，輸出電路 (42)所應用之電源係3V，而外部電路(43)係應用外部電源 (VCC)。參考圖12A，外部電源(VCC)之電壓係3V。參考 圖12B，外部電源(VCC)之電壓係5V，上拉電阻(R1)係連 接至輸出電路(42)之輸出端(OUT)。 參考圖11，假設致能輸入端(EB)係設於高電位或3V， 底下將描敘本發明之第四實施例之輸出電路之操作。 首先，選擇輸入端（SEL)之電位假設係設成低電位。在 此例中，輸出電路係連接至外路電路(43)，如圖12中所 示。如果有低電位信號施加至輸入端(IN)，則NAND閘 (NAND1)之輸出端，或節點(PG)之電位變成高電位。因此， 正常下爲關閉態之p通道FET(Pl)係關閉。NOR閘(NOR2) 之輸出端電位，或節點(NG)之電位變成高電位。因此，正 常下爲關閉態之η通道FET(Nl)係導通。因此，輸出端(OUT) 之電位係低電位。 因爲輸出端（OUT)之電位係低電位，正常下爲關閉態之 η通道FET(N7)係導通。因此，節點(Y)之電位係低電位。 因爲內部節點(IS)之電位係高電位，然而，NOR閘(NOR3) 之輸出電位，或節點(OUTN)之電位係低，導致正常下爲關 閉態之η通道FET(N3)之關閉。因此，內部節點（IS)係處 本紙張尺度itt關家標準（CNS ) A4規格（210X297怒釐） (請先阶讀背面之注意事項再填寫本頁)

铿齊郎中夬標隼苟員工消費合作社印製 2905pif.d〇c/002 401657 at ---- B7____ 五、發明説明（好） 高電位，正常下爲關閉態之η通道FET(N5)係導通。因爲 正常下爲關閉態之η通道FET(N4)與(N6)係導通，且節點 (PG)係處高電位，節點(G)之電位係(VDD-Vth)。因爲低電 位信號係施加至選擇輸入端（SEL)，正常下爲關閉態之n 通道FET(N8)係關閉，而正常下爲關閉態之ρ通道FET(P8) 係導通。因此，節點（SP4)之電位係相同之內部電源(VDD) 之電位，或3V。因爲節點（G)之電位係(VDD-Vth)，且因爲 輸出端（OUT)之電位係處低電位，且節點（SP4)之電位係 3V，正常下爲關閉態之ρ通道FET(P2)、（P4)、（P5)與(P7) 係關閉。 之後，施加至輸入端(IN)之輸入信號係移位係高電位。 因爲此動作將NAND閘(NAND1)之輸出電路或節點(PG)之 電位移位至低電位，正常下爲關閉態之P通道FET(Pl)係 導通。因爲NOR閘(NOR2)之電位或節點(NG)之電位係移 位至低電位，正常下爲關閉態之η通道FET(Nl)係關閉。 因爲正常下爲關閉態之P通道FET(Pl)係導通，節點（S) 之電位變爲內部電源(VDD)之電位，或3V。因爲節點(PG) 之電位變爲低電位，節點(G)之電位由（VDD-Vth)移位至低 電位，或0V，將正常下爲關閉態之ρ通道FET(P2)與(P3) 導通。因爲正常下爲關閉態之P通道FET(P2)已導通，輸 出端(OUT)之電位增加至內部電源(VDD)之電位’或3V。 因爲正常下爲關閉態之P通道FET(P3)已導通，浮接主體 (B)之電位增加至內部電源(VDD)之電位’或3V。 當輸出端（OUT)之電位已增加至Vth時，正常下爲關閉 本紙張尺度適用中國國家標準（CNS > A4規格（210父297恕釐） " " ' (請先閱"讀背面之注意事項再填箱本頁)

2905pif.doc/002 401657 Αν ΒΊ 五、發明説明（1) 態之P通道FET(P7)係導通，而造成節點（Y)之電位相同於 輸出端(OUT)之電位。正常下爲關閉態之p通道FET(P4) 將保持關閉態。 其次，選擇輸入端(SEL)之電位假設係設成高電位。在 此例中，輸出電路係連接至外部電路(43)，如圖12B所示。 如果有低電位信號施加至輸入端(IN)，NAND閘(NAND1) 之輸出電位，或節點（PG)之電位變爲高電位。因此’正常 下爲關閉態之P通道FET(Pl)係關閉。NOR閘(NOR2)之輸 出電位，或節點(NG)之電位變爲高電位。因此，正常下爲 關閉態之P通道FET(Pl)係處於關閉態。NOR閘(N0R2) 之輸出電位，或節點(NG)之電位係爲高電位。因此，正常 下爲關閉態之η通道FET(Nl)係導通。因此，輸出端(OUT) 之電位係低電位，或〇V。 因爲輸出端(OUT)之電位係低電位，正常下爲關閉態之 η通道FET(N7)係導通，造成節點(Y)之電位係低電位。因 爲已有高電位輸入信號施加至選擇輸入端（SEL)，內部節點 (IS)之電位係低電位。因此，NOR閘(NOR3)之輸出電位， 或節點（OUTN)之電位變爲高電位’以導通正常下爲關閉態 之η通道FET(N3)。因爲內部節點(IS)之電位係低電位， 正常下爲關閉態之η通道FET(N5)係永遠處關閉態。因 此，節點（G)之電位係低電位。因爲選擇輸入端（SEL)之電 位係高電位，正常下爲關閉態之n通道FET(N8)係導通， 而正常下爲關閉態之P通道FET(P8)係關閉。因此，節點 (SP4)之電位係低電位。因爲節點（G)、節點（SP)與輸出端 (請先Μ··讀背面之注意事項再填寫本頁) 、-·π

逡齊印中失標隼局員工消費合作杜印裂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297赵釐） 40US7 2905pif.doc/002 A 7 B7 五 '發明説明（_) (OUT)之電位係低電位或0V,正常下爲關閉態之p通道 FET(P2)、（P4)、（P5)與(P7)係關閉態。 如果輸入端（IN)之電位係移位至高電位，NAND閘 (NAND1)之輸出電位或節點(PG)之電位係移位至低電位， 導致正常下爲關閉態之p通道FET(Pl)之導通。因爲NOR 閘(NOR2)之輸出電位係移位至低電位，正常下爲關閉態之 η通道FET(Nl)係關閉。 因爲正常下爲關閉態之p通道FET(Pl)已導通，節點（S) 之電位係內部電源(VDD)之電位或3V。因爲節點（G)之電 位係低電位，正常下爲關閉態之P通道FET(P2)與(P3)係 導通。正常下爲關閉態之P通道FET(P2)之導通造成輸出 端(OUT)之電位增加至內部電源(VDD)之電位，或3V。正 常下爲關閉態之P通道FET(P3)之導通造成浮接主體(B)之 電位爲內部電源(VDD)之電位或3V。 當輸出端（OUT)之電位已增加至vth時，正常下爲關閉 態之P通道FET(P4)與(P7)係導通，以將節點（G)與節點(Y) 之電位增加至內部電源(VDD)之電位或3V。雖然輸出端 (OUT)與節點（G)之電位係增加至內部電源(VDD)之電位或 3V，正常下爲關閉態之p通道FET(P4)係處導通態。節點 (G)之電位增加至內部電源（VDD)之電位或3V造成正常下 爲關閉態之P通道FET(P7)之關閉，以及正常下爲關閉態 之P通道FET(P2)與(P3)之關閉’因爲節點（G)之電位變成 爲節點（S)之電位相同。 之後，因爲輸出端(OUT)係經由上拉電阻(R1)而連接至 '本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297鉍釐） (請先閱讀背面之注意事項再填寫本頁} .p_

-、1T f A7 A7 2905pif.doc/002 B7 五、發明説明（Tf) 外部電源（VCC) ’輸出端（OUT)之電位係增加至外部電源 (VCC)之電位或5V。正常下爲關閉態之P通道FET(P4)處 於導通態。當輸出端（OUT)之電位增加至（3V+Vth)時’正 常下爲關閉態之P通道FET(P5)係導通’而造成浮接主體 (B)之電位變爲內部電源（VDD)之電位或3V。而且’當輸 出端(OUT)之電位增加至外部電源(VCC)之電位或5V時’ 節點（G)與浮接主體（B)之電位係增加至外部電源(VCC)之 電位或5V。 參考圖13A與13B，即使上拉電阻具有高電阻値，在輸 出信號達到內部電源電壓前，輸出信號具有大上升率。假 設有.低電位信號施加至選擇輸入端(SEL)，當輸出電路係連 接至操作於3V之電源下之外部電路(參考圖13A)時，與假 設有低電位信號施加至選擇輸入端（SEL)，當輸出電路係連 接至操作於5V之電源下之外部電路（參考圖13B)時，上述 描敘將爲正確。 在上述中，選擇輸入端（SEL)之導入使得本發明之第四 實施例之輸出電路所輸出之輸出信號之電位係相同於外 部電路所應用之電源電壓，或5V。此外，要注意的是，在 無需上拉電阻下，輸出電路所輸出之輸出信號之電位係相 同於內部電源電壓，或3V。也就是說，如圖12A與12B 所示’輸出電路係能當成應用5V或3V電源之外部電路之 介面。甚至，要施加至選擇輸入端（SEL)之信號可由輸出電 路之內部或外部所產生。 上述描敘已說明本發明之第四實施例之輸出電路，其優 本紙張尺度適财目ϋ家；^7cNS ) Α4規格（210X297签釐）

I 意 寫 本 頁

I 2905pif.d〇c/002 A7 ____ B7 五、發明説明（夕θ) 點在於，即使上拉電阻具有高電阻値，在輸出信號電壓達 到輸出電路所應用之電源電壓前，輸出信號仍具有大上升 率’且因爲上拉電阻具有大電阻値，功率消耗係爲小，其 中該輸出電路更具有另一優點，就是該輸出電路能當成與 外部電路之介面，其中該外部電路所應用之電源電壓係相 等或不同於該輸出電路所應用之電源電壓。 第五實施例 一種輸入電路，其能接收由外部電路所輸出之輸入信 號’其中該外部電路所應用之電源電壓係高於該輸入電路 所應用之電源電壓，並將具有該輸入電路之電源電壓總量 之該輸入信號往下一級電路送去。 參考圖14，根據本發明之第五實施例之可內建於1C內 之輸入電路係包括：輸入端(IN)，輸出端(OUT)，正常下爲 關閉態之p通道FET(Pl)至(P7)，正常下爲關閉態之η通 道FET(N4)與(Ν7)，以及反相器（INV2)。本發明之第五實 施例之輸入電路所應用之電源係假設爲3V。由輸入端(IN) 所接收之輸入信號之高電位係設爲5V。輸出端(OUT)係用 於連接至同一 1C內之其他內建電路。反相器（INV2)之輸入 端係連接至輸出端（OUT)，其輸出端係連接至節點 (OUTN)。 正常下爲關閉態之η通道FET(Nl)之閘極與源極係連接 至接地端(GND)。正常下爲關閉態之η通道FET(N2)之閘 極係連接至1C，其源極係連接至正常下爲關閉態之η通道 FET(Nl)之汲極。正常下爲關閉態之η通道FET(N3)之閘極 (請先阶讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) A4規格Ul〇X297杉釐）_ A7 B7 遽齊郎t失瞟隼苟員1.¾費合阼杜印製 40.1657 2905pif.doc/002 五、發明説明（^) 係連接至節點（OUTN)，其源極係接地。正常下爲關閉態之 η通道FET(N4)之閘極係連接至內部電源(VDD)，其汲極係 連接至節點（G)，其源極係連接至正常下爲關閉態之n通道 FET(N3)之汲極。 正常下爲關閉態之p通道FET(Pl)之閘極與源極係連接 至內部電源(VDD)或3V，其汲極係連接至節點（S)。正常下 爲關閉態之p通道FET(P2)之閘極係連接至節點(G)，其汲 極係連接至輸入端(IN)，其源極係連接至節點（S)。正常下 爲關閉態之p通道FET(P3)之閘極係連接至節點(G)，其源 極係連接至節點（S)。正常下爲關閉態之p通道FET(P4)之 閘極係連接至內部電源(VDD)或3V，其汲極係連接至節點 (G) ’其源極係連接至輸入端(IN)。正常下爲關閉態之p通 道FET(P5)之閘極係連接至內部電源(VDD)或3V，其源極 係連接至輸入端(IN)。 正常下爲關閉態之η通道FET(N7)之閘極係連接至內部 電源(VDD)或3V，其第一電極(汲極或源極)係連接至輸入 端(IN)，其第二電極(源極或汲極)係連接至輸出端(0UT)。 正常下爲關閉態之p通道FET(P7)之閘極係連接至節點 (G) ’其第一電極（汲極或源極)係連接至輸出端(OUT)，其 第二電極（源極或汲極）係連接至輸入端(IN)。正常下爲關 閉態之p通道FET(P6)之閘極係連接至內部電源(VDD)或 3V ’其汲極係連接至輸出端(OUT)。 正常下爲關閉態之P通道FET(P2)、（P3)、（P4)、（P5) 與(P7)係形成於N井或爲共同主體或共同基極之浮接主體 〆請先M·讀背面之注意事項再填寫本K )

本紙張尺度適用中國家標準（CNS ) A4規格（210X297赛釐） 401657 2905pif.doc/002 A 7 __B7 _ 五、發明説明（0) (B)內，其既不連接至接地端（GND)也不連接至內部電源 (VDD)或3V。正常下爲關閉態之p通道FET(P3)與正常下 爲關閉態之P通道FET(P5)之汲極係連接至浮接主體(B)。 正常下爲關閉態之p通道FET(Pl)與(P6)之主體係連接至 內部電源(VDD)或3V，正常下爲關閉態之η通道FET(Nl) 至(N4)與(N7)之主體係接地。 在上述中，輸入端(IN)係連接至正常下爲關閉態之P通 道FET(P2)之汲極，正常下爲關閉態之P通道FET(P4)與(P5) 之源極，正常下爲關閉態之p通道FET(P7)之第二電極， 正常下爲關閉態之η通道FET(N2)之汲極，正常下爲關閉 態之η通道FET(N7)之第一電極以及反相器(INV2)之輸入 端。 節點（G)係連接至正常下爲關閉態之p通道FET(P2)、 正常下爲關閉態之P通道FET(P3)與(P7)之閘極，正常下 爲關閉態之p通道FET(P4)之汲極，以及正常下爲關閉態 之η通道FET(N4)之汲極。節點（S)係連接至正常下爲關閉 態之P通道FET(Pl)之汲極，以及正常下爲關閉態之p通 道FET(P2)與(P3)之源極。輸出端(OUT)係連接至正常下爲 關閉態之P通道FET(P6)之汲極，正常下爲關閉態之p通 道FET(P7)之第一電極，正常下爲關閉態之n通道FET(N7) 之第二電極，以及反相器(INV2)之輸入端。 參考圖14,底下將描敘本發明之第五實施例之輸入電 路之操作。如果施加至輸入端(IN)之輸入信號係低電位或 0V，正常下爲關閉態之η通道FET(N7)係導通，且輸出端 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297赛釐） 2905pif.doc/002 A7 B7 ___ 五、發明説明（θ) (OUT)之電位變爲低電位，使得反相器(INV2)之輸出電位 爲高電位。因此，正常下爲關閉態之η通道FET(N3)與(N4) 係導通。因爲正常下爲關閉態之η通道FET(N3)與(N4)係 導通，節點（G)之電位係低電位。因此，節點（G)與輸入端 (IN)之電位係低電位或0V，正常下爲關閉態之p通道 FET(P2)’（P4)與(P5)係關閉態。節點（S)之電位係低於Vth， 以保持正常下爲關閉態之p通道FET(P3)於關閉態。 將輸入端（IN)之電位由低電位或0V移位至內部電源 (VDD)之電位或5V，將導致輸出端(OUT)輸出具有內部電 源（VDD)之電位之信號。當輸入端（IN)之電位增加至 Vth(正常下爲關閉態之η通道FET之臨界電壓或正常下爲 關閉態之Ρ通道FET之臨界電壓之絕對値)時，正常下爲 關閉態之Ρ通道FET(P7)係導通，因爲節點（G)之電位係高 電位。只要輸入端(IN)之電位係低於(3V-Vth)，正常下爲 關閉態之η通道FET(N7)係持續於導通態，而當輸入端(IN) 之電位係超過（3V-Vth)時，正常下爲關閉態之n通道 FET(N7)係關閉。因此，當輸入端(IN)之電位增加至3V， 因爲正常下爲關閉態之P通道FET(P7)與正常下爲關閉態 之η通道FET(N7)之並聯電路之作用，輸出端（OUT)之電 位係增加至3V，而非(3V-Vth)。 當輸入端(IN)之電位增加至Vth，因爲節點（G)之電位係 低電位，正常下爲關閉態之P通道FET(P2)係導通。當正 常下爲關閉態之P通道FET(P2)已導通時，節點（S)之電位 增加至輸入端(IN)之電位，造成正常下爲關閉態之ρ通道 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297衫釐） ~ ： (請先63'讀背面之注意事項再填寫本頁)

B7 2905pif.doc/002 五 '發明説明（») ». --------— ,(請先吣讀背面之注意事項再填寫本頁) FET(P3)之導通。因爲正常下爲關閉態之P通道FET(P2) 與（P3)已導通’浮接主體(B)之電位增加至輸入端(IN)之電 位。正常下爲關閉態之P通道FET(P3)之功用係將浮接主 體(B)之電位正確地增加至3V，以確保正常下爲關閉態之p 通道FET(P2)之操作。 將輸入端（IN)之電位與輸出端（0UT)之電位移位至3V 將造成反相器(INV2)之輸出電位由高電位移位至低電位’ 使得正常下爲關閉態之η通道FET(N3)爲關閉。然而，節 點（G)之電位持續於低電位。 經齊郎_失瞟隼垮員二消費合阼；ϋ午裝 之後，輸入端（IN)之電位增加至外部電源（VCC)之電 位，或5V。當輸入端（IN)之電位增加至（3V+Vth)或更高 時，正常下爲關閉態之P通道FET(P4)與(P5)係導通。正 常下爲關閉態之P通道FET(P4)之導通造成節點（G)之電位 由低電位增加至內部電源(VDD)之電位，或3V。當節點（G) 之電位變成相同於輸入端(IN)之電位時，正常下爲關閉態 之p通道FET(P7)係關閉。當節點（G)之電位變成相同於節 點（S)之電位時，正常下爲關閉態之P通道FET(P2)與(P3) 係關閉。正常下爲關閉態之P通道FET(P5)之導通將造成 浮接主體(B)之電位相同於輸入端(IN)之電位。 當輸入端(IN)之電位增加至5V時，節點（G)與浮接主體 (B)之電位變爲5V。如果在正常下爲關閉態之P通道 FET(P7)導通前，輸出端(OUT)之電位已超過（3V+Vth)，正 常下爲關閉態之p通道FET(P6)係導通，將輸出端(OUT) 之電位箝制在(3V+Vth)。另一方面，如果輸入端(IN)之電 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297怒釐） ： A7 B7 401057 2905pif.doc/002 五、發明説明（0Γ) 位低於(-vth)，正常下爲關閉態之η通道FET(Nl)將導通’ 以箝制輸入端(IN)之電位爲（-Vth)。第三，如果輸入端(IN) 與節點（S)之電位超過（3V+Vth)，正常下爲關閉態之p通道 FET(Pl)係導通，將輸出端(OUT)之電位箝制在(3V+Vth)。 正常下爲關閉態之η通道FET(N2)與(N4)之作用在於’當 5V之電位施加至輸入端（IN)與節點（G)時，避免施加至輸 入端(IN)與節點（G)之電壓會施加至正常下爲關閉態之η通 道FET(Nl)與(Ν4)之汲極與源極間。因爲正常下爲關閉態 •之η通道FET(N2)與(N4)之存在，具低介電強度之半導體 裝置能夠使用本發明之第五實施例之俞入電路。 只要輸入端(IN)之電位保持在5V，正常下爲關閉態之p 通道FET(P2)與(P3)將持續於關閉態，以保持正常下爲關 閉態之P通道FET(Pl)之汲極或節點（S)之阻抗爲高値。因 此，將無漏電流由輸入端(IN)處，經由節點（S)與正常下爲 關閉態之P通道FET(Pl)之主體而流至內部電源（VDD)。因 爲浮接主體(B)不連接至內部電源(VDD)，無漏電流由浮接 主體(B)處流至內部電源(VDD)。 在上述中，即使電位爲5V之輸入信號施加至輸入端 (IN)，正常下爲關閉態之η通道FET(N7)與正常下爲關閉 態之P通道FET(P7)之並聯電路或合倂能有效避免電流流 入輸入電路。 雖然在上述說明中，內部電源係假設爲3V，而外部電 源係假設爲5V，其非用以限制。本輸入電路可用於外部電 源電壓低於內部電源電壓。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297怒楚） (請先Μ·讀背面之注意事項再填寫本頁) .te.

'•IT 絰濟郎中夬標隼局員工消費合作社印裂 2905pif.doc/002 A7 _______B7_ _^_ 五、發明説明（M) ---------%1- (請先pa讀背面之注意事項存填寫本頁) 上述描敘已說明本發明之第五實施例能確實提供一種 輸入電路，其能接收由外部電路所輸出之輸入信號，其中 該外部電路所應用之電源電壓係高於該輸入電路所應用 之電源電壓，並將具有該輸入電路之電源之全量電壓之該 輸入信號往下一級電路送去。 第六實施例 一種輸入電路，其能接收由外部電路所輸出之輸入信 號，其中該外部電路之電源電壓係高於該輸入電路之電源 電壓，並將具有該輸入電路之電源之全量電壓之該輸入信 號往下一級電路送去，其中尙有一額外優點爲，在輸入端 (IN)爲開路情況下，輸出端(OUT)之電位仍保持在內部電源 (VDD)之電位，且在輸入端(IN)之電位高於內部電源(VDD) 之電位下，無電流流至內部電源(VDD)。 .參考圖15，根據本發明之第六實施例之可內建於1C內 之輸入電路係包括：輸入端(IN)，輸出端(OUT)，正常下爲 關閉態之P通道FET(Pl)至(P7)以及(P21)，正常下爲關閉 態之η通道FET(Nl)至(N4)與(N7)，以及反相器(INV2)。 本發明之第六實施例之輸入電路係在參考圖I4之本發 明之第五實施例之輸入電路中新加入正常下爲關閉態之P 通道FET(P21)而得。正常下爲關閉態之P通道FET(P21) 之閘極係接地，其汲極係連接至輸出端(OUT)，其源極係 連接至內部電源(VDD)，在輸入端(IN)爲開路與高阻抗態 下，其能將輸出端(OUT)之電位上拉至內部電源(VDD)之電 位，或3V。 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297?!% ) ' ： 2905pif.doc/002 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（Μ) 本發明之第六實施例之輸入電路之操作十分相似於本 發明之第五實施例之輸入電路之操作’除了在輸入端(IN) 爲開路與高阻抗態下之操作下外。 參考圖15，雖然正常下爲關閉態之p通道FET(P21)永 遠導通，其係當成上拉電阻，因其具有小互導値。在輸入 端(IN)爲開路與高阻抗態之情況下，輸出端(OUT)之電位並 不浮接而是固定在內部電源(VDD)之電位或3V。此外，然 而，如果輸入端(IN)之電位爲5V，正常下爲關閉態之p通 道FET(P7)與正常下爲關閉態之η通道FET(N7)係關閉。 因此，將無電流由輸入端(IN)處流向內部電源(VDD)。 在上述說明中，在輸入端(IN)之電位爲高電位或輸入端 (IN)爲開路之情況下，輸出端(OUT)之電位變成相同於內部 電源(VDD)之電位。因此，能確保施加至內部電路之輸入 信號之電位，其中該內部電路係連接至本實施例之輸入電 路之輸出端。此外，即使有5V之電壓施加至輸入端(IN)， 將無電流經由正常下爲關閉態之p通道FET(P21)而流向內 部電源（VDD)，因爲正常下爲關閉態之p通道FET(P7)與正 常下爲關閉態之η通道FET(N7)係關閉態。 上述描敘已說明本發明之第六實施例所提供之輸入電 路，其能接收由外部電路所輸出之輸入信號，其中該外部 電路所應用之電源電壓係高於該輸入電路所應用之電源 電壓，並將電壓爲該輸入電路電源之全量電壓之該輸入信 號往下一級電路送去，其中尙有一額外優點爲，在輸入端 (IN)爲開路情況下，輸出端(OUT)之電位仍保持在內部電源 (請先κ·讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) Α4規格（2ΐ〇χ297^楚〉 迤齊郎中矢標隼苟員1·省費合阼；ϋ午裂 401057 2905pif.doc/002 A7 B7_ 五、發明説明（# ) (VDD)之電位，且在輸入端(IN)之電位高於內部電源(VDD) 之電位下，無電流流至內部電源(VDD)。 第七實施例 一種輸入電路，其能接收由外部電路所輸出之輸入信 號，其中該外部電路所應用之電源電壓係高於該輸入電路 所應用之電源電壓，並將具有該輸入電路之電源之全量電 壓之該輸入信號往下一級電路送去，其中，在輸入端(IN) 爲開路情況下，輸出端(OUT)之電位仍保持在接地電位， 且能使用具弱介電強度之FET。 參考圖16，本發明之第七實施例之可內建於1C內之輸 入電路係包括：輸入端(IN)，輸出端(OUT)，正常下爲關閉 態之P通道FET(Pl)至（P7)，正常下爲關閉態之η通道 FET(Nl)至（Ν7)與(Ν21)，以及反相器(INV2)。 本發明之第七實施例輸入電路係將參考圖14之本發明 之第五實施例之輸入電路新增加正常下爲關閉態之η通道 FET(N21)而得。正常下爲關閉態之η通道FET(N21)之閘極 係連接至內部電源(VDD)，其汲極係連接至輸出端(OUT)， 其源極係接地，在輸入端（IN)爲開路與高阻抗態之情況 下，其可將輸出端（OUT)之電位下拉至接地電位。因此， 輸出端(OUT)之電位可固定在接地電位，而輸入端(IN)係開 路態。 參考圖16,本發明之第七實施例之輸入電路之操作十 分相似於圖14中所示之本發明之第五實施例之輸入電路 之操作，除了在輸入端(IN)爲開路與具高阻抗態下之操作 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X297鉍釐） (請先I讀背面之注意事項再填寫本頁)

2905pif.doc/002 A7 ___ B7 五、發明説明（M) 外。 參考圖16,雖然正常下爲關閉態之n通道FET(N21)永 遠導通，其係當成下拉電阻，因其具有小互導値。在輸入 端(IN)爲開路與高阻抗態之情況下，因爲正常下爲關閉態 之η通道FET(N21)的存在，輸出端(OUT)之電位並非浮接 而是固定在接地電位。 在上述說明中，在輸入端(IN)爲開路與具高阻抗態之情 況下，輸出端（OUT)之電位係接地。因此，能確保施加至 內部電路之輸入信號之電位，其中該內部電路係連接至本 實施例之輸入電路之輸出端。此外，即使有5V之電壓施 加至輸入端(IN)，因爲正常下爲關閉態之p通道FET(P6) 與(P7)，以及正常下爲關閉態之η通道FET(N7)之存在， 使得輸出端（OUT)之電位相同於內部電源(VDD)之電位。因 此，在正常下爲關閉態之η通道FET(N21)之汲極，閘極以 及源極間將不會有5V之電壓差，使得本輸入電路能使用 弱介電強度之FET。 上述描敘已說明本發明之第七實施例所提供之輸入電 路，其能接收由外部電路所輸出之輸入信號，其中該外部 電路所應用之電源電壓係高於該輸入電路所應用之電源 電壓，並將電壓爲該輸入電路電源之全量電壓之該輸入信 號往下一級電路送去，其中尙有一額外優點爲，在輸入端 (IN)爲開路情況下，輸出端(OUT)之電位仍保持在接地電 位，且能使用弱介電強度之FET。 第八實施例 氏張尺度適用中國國家標準（CNS ) A4規格（210X297怒釐1 ~~ ' (讀先έ讀背面之注意事項再填寫本頁) 2905pif.doc/002 ¾齊郎-¾-失瞟隼笱員!.消費合阼社印裂 A7 B7 五、發明説明（P) 一種輸入電路，其能接收由外部電路所輸出之輸入信 號，其中該外部電路所應用之電源電壓係高於該輸入電路 所應用之電源電壓，並將電壓爲該輸入電路電源之全量電 壓之該輸入信號往下一級電路送去，其中尙有一額外優點 爲，在輸入端具高阻抗之情況下，輸入端與輸出端之電位 仍保持固定，且能使用弱介電強度之FET。 參考圖Π，本發明之第八實施例之可內建於1C內之輸 入電路係包括：輸入端(IN)，輸出端(OUT)，正常下爲關閉 態之P通道FET(Pl)至(P7)與(P22)，正常下爲關閉態之η 通道FET(Nl)至（Ν7)與（Ν22)，以及反相器（INV2)。 本發明之第八實施例輸入電路係將圖14所示之本發明 之第五實施例之輸入電路新增加正常下爲關閉態之p通道 FET(P22)與正常下爲關閉態之n通道FET(N22)而得。正常 下爲關閉態之η通道FET(N22)之閘極係連接至內部電源 (VDD)，其汲極係連接至節點(A1)，其源極係連接至內部 電源（VDD)，其主體係接地。正常下爲關閉態之p通道 FET(P22)之閘極係連接至節點(A1)，其汲極係連接至輸入 端(IN)，其源極係連接至內部電源(VDD)。正常下爲關閉 態之P通道FET(P22)之主體係浮接主體(B)。 本發明之第八實施例之輸入電路之操作十分相似於圖 14中所示之本發明之第五實施例之輸入電路之操作，除了 在輸入端(IN)爲開路與具高阻抗態下之操作外。 圖18A係回應於將輸入端(IN)移位至開路狀態’而 導致將其阻抗態由ον電位移位至高狀態之動作’輸入端 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297够釐) ’ ' (請先阶讀背面之注意事項再填寫本頁)

經濟邹中央標隼局員工消費合作社印裂 401657 2905pif.doc/002 ^ _B7_ 五、發明説明（Θ) 與節點(A1)之電位之時序圖；以及圖18B係回應於將輸入 端(IN)移位至開路狀態，而導致將其阻抗態由5V電位移位 至高狀態之動作，輸入端與節點(A1)之電位之時序圖。 參考圖17, 18A與18B，底下將描敘本發明之第八實施 例之輸入電路之操作。 首先，輸入端(IN)之電位係假設爲低電位’或OV。因 爲輸入端(IN)之電位爲低電位’正常下爲關閉態之η通道 FET(N22)係導通使得節點(Α1)之電位爲低或OV。雖然正常 下爲關閉態之P通道FET(P22)爲導通’其係當成上拉電 阻。因此，內部電源(VDD)係施加至正常下爲關閉態之p 通道FET(P22)之源極與汲極間。 當輸入端（IN)之阻抗爲高時（或輸入端(IN)未連接至爲 接地之電路），輸入端(IN)之電位增加至內部電源(VDD)之 電位或3V，導致輸出端(OUT)之電位增加至3V。因爲正 常下爲關閉態之η通道FET(N22)之存在，節點(A1)之電位 變爲（VDD_Vth)。 其次，輸入端(IN)之起始電位係假設爲5V。在此情況 下，節點（A1)之電位爲（VDD-Vth)。雖然正常下爲關閉態 之P通道FET(P22)爲導通，其源極與汲極間之電位差爲 (5V-VDD)，因爲當成下拉電阻。輸出端(OUT)之電位係相 同於內部電源(VDD)之電位或3V。 當輸入端(IN)之電位爲高（或連接至輸入端(IN)與外部 電源或5V之電路係未連接至），輸入端(IN)之電位係移位 係3V。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297骀釐） ~ ' (請先閱讀背面之注意事項再填寫本頁) 、?τ A7 B7 .¾齊_中矢*隼苟員11¾費合咋fi¥裂 2905pif.doc/002 五、發明説明 在輸入端(IN)之電位保持爲5V之期間，將無電流由輸 入端(IN)處，經由正常下爲關閉態之P通道FET(P22)之主 體而流至內部電源(VDD) ’因爲因爲芷常下爲關閉態之p 通道FET(P22)與正常下爲關閉態之p通道FET(P2)至(P5) 與(P7)係形成於同一浮接主體(B)內。 在上述中，當輸入端(IN)之阻抗爲高時，輸入端(IN)與 輸出端(OUT)之電位變成相同於內部電源(VDD)之電位。此 外，當輸入端(IN)之電位爲5V時，將無電流流至主體，因 爲正常下爲關閉態之P通道FET(P22)與正常下爲關閉態之 P通道FET(P2)至（P5)與(P7)係形成於同一主體內。因此， 其汲極（5V)與其閘極(VDD-Vth)間之電位差係小於5V，導 致本輸入電路能使用介電強度較弱之FET。 上述描敘已說明本發明之第八實施例所提供之輸入電 路，其能接收由外部電路所輸出之輸入信號，其中該外部 電路所應用之電源電壓係高於該輸入電路所應用之電源 電壓，並將電壓爲該輸入電路電源之全量電壓之該輸入信 號往下一級電路送去，其中尙有一額外優點爲，在輸入端 (IN)爲高阻抗之情況下，輸入端與輸出端之電位能保持固 定，且能使用弱介電強度之FET。 第九實施例 一種輸入電路，其能接收由外部電路所輸出之輸入信 號’其中該外部電路所應用之電源電壓係高於該輸入電路 所應用之電源電壓，並將電壓爲該輸入電路電源之全量電 壓之該輸入信號往下一級電路送去，其中尙有一額外優點 本紙張尺度適用中國國家標準（CNS) M規格（210X297_ ) (請先閱讀背面之注意事項再填寫本頁)

2905pif.doc/002 A7 B7 五、發明説明（M) 爲，在輸入端(IN)爲高阻抗之情況下，輸入端與輸出端係 接地，且能使用弱介電強度之FET。 參考圖19，本發明之第九實施例之可內建於1C內之輸 入電路係包括：輸入端(IN)，輸出端(OUT)，正常下爲關閉 態之P通道FET(Pl)至（P7)，正常下爲關閉態之η通道 FET(N 1)至（Ν4)、（Ν7)、（Ν23)與(Ν24)，以及反相器（INV2)。 本發明之第九實施例輸入電路係將圖14所示之本發明 之第五實施例之輸入電路新增加正常下爲關閉態之η通道 FET(N23)與(Ν24)而得。 正常下爲關閉態之η通道FET(N23)之閘極係連接至內 部電源(VDD)，其汲極係連接至節點(A2)，其源極係接地。 正常下爲關閉態之η通道FET(N24)之閘極係連接至節點 內部電源(VDD)，其汲極係連接至輸入端(IN)，其源極係 連接至節點（A2)。也就是說，正常下爲關閉態之η通道 FET(N23)與(Ν24)之串聯電路係連接至於內部電源（VDD) 與接地端(GND)間。 本發明之第九實施例之輸入電路之操作十分相似於本 發明之第五實施例之輸入電路，除了在輸入端(IN)爲開路 與具高阻抗態下之操作外。 雖然正常下爲關閉態之η通道FET(N23)與(N24)係永遠 導通，其係當成下拉電阻，因爲其具有小互導値。當輸入 端（IN)之阻抗爲高時，輸入端（IN)之電位並不成爲浮接 態，而是固定在接地電位，因爲正常下爲關閉態之η通道 FET(N23)與(Ν24)係永遠導通。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297^ )

ί請先閲讀背面之注意事項再填寫本頁J .Mk :ττ. A7 B7 2905pif.doc/002 五、發明説明（) — (請先M-讀背面之注意事項再填寫本頁) 在上述中，當輸入端(IN)之阻抗爲高時，輸入端(IN)與 輸出端(OUT)係皆爲接地。此外，即使當有5V施加至輸入 端(IN)，該電壓將被正常下爲關閉態之η通道FET(N23)與 (N24)所分壓，而節點(A2)之電位係決定於5V與0V之間。 因此，將不會有超過5V之電壓施加至正常下爲關閉態之η 通道FET(N23)與(Ν24)之汲極與源極間。因此，本輸入電 路可使用介電強度較弱之FET。 上述描敘已說明本發明之第九實施例所提供之輸入電 路，其能接收由外部電路所輸出之輸入信號，其中該外部 電路所應用之電源電壓係高於該輸入電路所應用之電源 電壓，並將電壓爲該輸入電路電源之全量電壓之該輸入信 號往下一級電路送去，其中尙有一額外優點爲，在輸入端 .(IN)爲高阻抗之情況下，輸入端與輸出端係保持接地，且 能使用弱介電強度之FET。 第十實施例 ,理齊郎-δ-失瞟隼苟員工消費合作狂中製 一種輸入電路，其能接收由外部電路所輸出之輸入信 號，其中該外部電路所應用之電源電壓係高於該輸入電路 所應用之電源電壓，並將電壓爲該輸入電路電源之全量電 壓之該輸入信號往下一級電路送去，其中尙有一額外優點 爲，在輸入端(IN)爲高阻抗之情況下，輸入端與輸出端係 保持接地，且能使用弱介電強度之FET。 參考圖2〇，.本發明之第十實施例之可內建於1C內之輸 入電路係包括輸入端(IN)，輸出端(OUT)，正常下爲關閉態 之P通道FET(Pl)至(P7)，正常下爲關閉態之n通道FET(N1) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297够釐） A7 B7 «01657 2905pif.doc/002 五、發明説明（k) 至(N4)，（N7)與(N25)，以及反相器(INV2)。 本發明之第十實施例之輸入電路係將圖14中所示之本 發明之第五實施例之輸入電路中新增加並聯於正常下爲 關閉態之η通道FET(Nl)之正常下爲關閉態之η通道 FET(N25)。 正常下爲關閉態之η通道FET(N25)之閘極係連接至內 部電源(VDD)，其汲極係連接至節點(A3)，其源極係接地。 正常下爲關閉態之η通道FET(Nl)之汲極與正常下爲關閉 態之η通道FET(N2)之源極係連接至節點(A3)。 本發明之第十實施例之輸入電路之操作相十分相似於 本發明之第五實施例之輸入電路，除了在輸入端(IN)爲開 路與具高阻抗態下之操作外。， 雖然正常下爲關閉態之η通道FET(N2)與(N25)係永遠 導通，正常下爲關閉態之η通道FET(N25)之互導値係小 的。正常下爲關閉態之η通道FET(N2)與(N25)之串聯電路 係當成下拉電阻。當輸入端(IN)之阻抗變爲高時，輸入端 (IN)之電位係不成爲浮接態，而是固定在接地端，因爲正 常下爲關閉態之η通道FET(N2)與(N25)係永遠導通。 在上述中，當輸入端(IN)之阻抗爲高時，輸入端(IN)與 輸出端(OUT)皆爲接地。此外，即使當有5V施加至輸入端 (IN)，該電壓被正常下爲關閉態之η通道FET(N2)與(N25) 所分壓，而節點(A3)之電壓係決定於5V與0V間。因此’ 超過5V之電壓係不施加於正常下爲關閉態之η通道 FET(N25)之汲極與源極間。因此，本輸入電路可使用介電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297怒釐） (請先閲讀背面之注意事項再填寫本頁) -3

，理齊部中失標隼局員工消費合泎社印製 A7 B7 2905pif.doc/002 五、發明説明（（^) 強度較弱之FET。甚至，用以形成本實施例之輸入電路之 FET數量係少於用以形成第九實施例之輸入電路之FET數 量。 上述描敘已說明本發明之第十實施例所提供之輸入電 路，其能接收由外部電路所輸出之輸入信號，其中該外部 電路所應用之電源電壓係高於該輸入電路所應用之電源 電壓，並將電壓爲該輸入電路電源之全量電壓之該輸入信 號往下一級電路送去，其中尙有一額外優點爲，在輸入端 (IN)爲高阻抗之情況下，輸入端與輸出端係保持接地、，且 能使用弱介電強度之FET。 第十一實施例 一種輸入電路，當所接收到之信號之電位相等於輸入電 路之電源電壓時，其輸出一低電位信號，當所接收到之信 號之電位高於輸入電路之電源電壓時，其輸出一高電位信 號。 參考圖21，本發明之第十一實施例之可內建於1C內 之輸入電路係包括輸入端(IN)，輸出端（OUT)，正常下爲關 閉態之P通道FET(P31)與(P32)，正常下爲關閉態之η通 道 FET(N31)與(Ν37)，反相器（INV31)與(INV32)，以及電 阻(R31)。內部電源(VDD)之電壓係假設爲3V。本發明之 第十一實施例之輸入電路係，當所接收到之信號之電位相 等於輸入電路之電源電壓時，輸出一低電位信號；當所接 收到之信號之電位高於輸入電路之電源電壓時，輸出一高 電位信號。因此，此輸入電路所輸出之選擇輸入端（SEL) 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297双釐） 一請先吣讀背面之注意事項再填寫本頁) -'0 2905pif.doc/002 A7 B7 五、發明説明（ί/]) 係對上述之參考圖14之本發明之第四實施例之輸出電路 而定義。輸入端(IN)係連接至外部電路（未示出）之外部電 源(VCC) ’以接收輸入信號。本發明之第十—實施例之輸 入電路係可檢視相關於輸入信號之高電位之電位是否相 等於內部電源(VDD)之電位，或者相關於輸入信號之高電 位之電位是否高於內部電源(VDD)之電位。 正常下爲關閉態之η通道FET(N31)之閘極係連接至內 部電源(VDD)，其汲極係連接至輸入端(IN)。正常下爲關 閉態之η通道FET(N32)之閘極與源極係接地，其汲極係連 接至正常下爲關閉態之η通道FET(N31)之源極。電阻(R31) 之一端係連接至輸入端（IN)，其另一端係連接至節點 (IN1)。正常下爲關閉態之p通道FET(P31)之閘極係連接 至節點(IN1)，其源極係連接至內部電源(VDD)。正常下爲 關閉態之P通道FET(P32)之閘極係連接至內部電源 (VDD)，其汲極係連接至節點(IN2)，其源極係連接至正常 下爲關閉態之η通道FET(Nl)，其主體係連接至正常下爲 關閉態之p通道FET(P31)之主體。正常下爲關閉態之p通 道FET(P31)與(P32)之主體係不連接至內部電源(VDD)，以 避免有電流由輸入端(IN)處流向內部電源(VDD)。 正常下爲關閉態之η通道FET(N33)至(N36)之串聯電路 係連接至於節點(IN2)與接地端(GND)間。正常下爲關閉態 之η通道FET(N33)至（N36)之閘極係連接至內部電源 (VDD)。正常下爲關閉態之n通道FET(N37)之第一電極係 連接至節點（IN2)，其第二電極係連接至節點（IN3)。反相 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297'#釐） (請先M-讀背面之注意事項再填寫本頁) 訂 2905pif.doc/002 A7 B7 五、發明説明（祕） 器(INV31)之輸入端係連接至節點（IN3)，其輸出端係連接 至節點（IN4)。反相器（INV32)之輸入端係連接至節點 (IN4)，其輸出端係連接至輸出端(OUT)。 圖22A描繪本發明之輸入電路(41)，本發明之第四實施 例之輸出電路(42)，以及操作於5V之電源下之外部電路 (43)間之連接至關係。圖22B描繪本發明之輸入電路(41)， 本發明之第四實施例之輸出電路(42)，以及操作於3V之電 源下之外部電路(43)間之連接至關係。 輸入電路(41)與輸出電路(42)之內部電源(VDD)之電壓 係假設爲3V，輸入電路(41)與輸出電路(42)係內建於同一 1C內。 參依圖22A與22B，輸出電路(42)之輸出端(OUT)係連 接至外部電路(43)，輸入電路(41)之輸入端(IN)係係連接至 外部電源(VCC)。輸入電路之輸出端(OUT)係連接至輸出電 路(42)之選擇輸入端(SEL)。 圖23描繪輸出端(OUT)所輸出之電壓信號與節點(IN2) 與節點（IN3)之電位，以及輸入至輸入端(IN)之輸入信號之 電壓間之相對關係。 參考圖21，22A，22B與Μ，底下將描敘本發明之第十 一實施例之輸入電路之操作。 首先，參考圖21與22A，因輸入電路係連接至應用5V 電源之外部電路，係有5V之輸入信號施加至其輸入端 (IN)。因爲節點（IN1)之電位超過內部電源(VDD)之電壓， 正常下爲關閉態之P通道FET(P31)將關閉，而正常下爲關 (請先軋讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇><297货釐） 2905pif.doc/002 401657 A7 B7 經濟邹中夬標华馬員工消費合作fA印裂 五、發明説明（Μ) 閉態之Ρ通道FET(P32)係導通。因爲節點（ΙΝ2)之電位超 過內部電源（VDD)之電位或3V，節點（IN3)之電位變爲 (VDD-Vth)。因此’反相器(INV3)之輸出電位或節點（IN4) 之電位係變爲低電位或0V，導致反相器(INV32)輸出3V 之高電位信號。該高電位信號係施加至圖11所示之輸出 電路(42)，特別係施加至選擇輸入端（SEL)。 其次，參考圖21與22B，因輸入電路係連接至應用3V 電源之外部電路，有3V之輸入信號施加至其輸入端(IN)。 因此’正常下爲關閉態之p通道FET(P31)與(P32)係關閉。 因爲正常下爲關閉態之η通道FET(N33)至(N36)之串聯電 路之存在，節點(IN2)之電位係低電位，導致正常下爲關閉 態之η通道FET(N37)之導通。因此，反相器(INV3)之輸出 電位變爲低電位，導致節點（IN4)之電位變爲高電位或 3V。因此，反相器(INV32)輸出低電位或0V信號。該低電 位信號係施加至圖11所示之輸出電路(42)，特別係施加至 選擇輸入端（SEL)〇 在上述中，當本實施例之輸入電路所接收到之信號之電 位相等於輸入電路之電源電壓時，也就是外部電源（VCC) 或3V，其輸出一低電位信號；當所接收到之信號之電位高 於輸入電路之電源電壓時，也就是外部電源(VCC)或5V， 其輸出一高電位信號。因此，本輸入電路可當成與外部電 路之介面，其中該外部電路之電源電壓係相同或高於本輸 入電路之電源電壓。因此，本輸入電路可用以輸出一信號 至本發明之第四實施例之輸出電路之選擇輸入端(SEL)。 (請先吣讀背面之注意事項再填寫本頁) .m 訂 ^本紙张尺度適用中國國家標準（CNS ) A4規格（210X 297§楚"7 2905pif.doc/002 A7 B7 經齊郎中夬揉苹苟貝工消费合阼；ϋ印裂 五、發明説明（⑽） 上述描敘已說明本發明之第十一實施例係提供一種輸 入電路，當所接收到之信號之電位相等於輸入電路之電源 電壓時，其輸出一低電位信號；當所接收到之信號之電位 高於輸入電路之電源電壓時，其輸出一高電位信號。 第十二實施例 一種輸入電路，當所接收到之信號之電位相等於輸入電 路之電源電壓時，其輸出一低電位信號；當所接收到之信 號之電位高於輸入電路之電源電壓時，其輸出一高電位信 號。 參考圖24,本發明之第十二實施例之可內建於1C內之 輸入電路係包括：輸入端(IN)，輸出端(OUT)，正常下爲關 閉態之P通道FET(P31)，（P32)，（P38)與(P39)，正常下爲 關閉態之η通道FET(N31)至(N39)，反相器(INV32)，以及 電阻（R31)。本發明之第十二實施例之輸入電路係將圖 21，22A，22B與23中所示之本發明之第•一實施例之輸 _入電路中新增加正常下爲關閉態之P通道FET(P38)與 (P39)，以及正常下爲關閉態之η通道FET(N38)與(N39)， 並移除反相器(INV31)。與外部電路之連接至關係則保持不 變，如圖22A或22B所示。 正常下爲關閉態之η通道FET(N38)之閘極係連接至節 點（IN3)，其汲極係連接至節點（IN4)，其源極係接地。正 常下爲關閉態之P通道FET(P38)之閘極係連接至節點 (IN3)，其汲極係連接至節點（IN4)，其源極與主體係連接 至節點（SPN)。正常下爲關閉態之p通道FET(P38)之主體 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297·^釐） (請先吣讀背面之注意事項再填寫本頁) 訂 2905pif.doc/002 Μ 五、發明説明（Μ) 並不連接至內部電源（VDD)。正常下爲關閉態之Ρ通道 FET(P39)之閘極係連接至輸出端(OUT)，其汲極係連接至 節點（SPN)，其源極係連接至內部電源(VDD)。正常下爲關 閉態之η通道FET(N39)之閘極係連接至輸出端(OUT) ’其 汲極係連接至內部電源（VDD)，其源極係連接至節點 (SPN)。 圖25A描繪輸出端(OUT)所輸出之電壓信號與節點(IN3) 與節點（SPN)之電位，與輸入至輸入端(IN)之輸入信號電壓 間之關係。圖25B描繪流至內部電源(VDD)之電流密度與 輸入至輸入端(IN)之輸入信號電壓間之關係。 參考圖24，25A與25B，本發明之第十二實施例之輸入 電路之操作相似於本發明之第十一實施例之輸入電路之 操作，除了在輸入端(IN)連接至5V之外部電源之條件下之 操作。 在在輸入端(IN)連接至5V之外部電源之條件下，節點 (IN3)之電位變爲（VDD-Vth)，造成正常下爲關閉態之η通 道FET(N38)導通。因此，具有高電位或3V之輸出信號係 由輸出端(OUT)所輸出。此輸出電位造成正常下爲關閉態 之P通道FET(P39)關閉，正常下爲關閉態之η通道 FET(N39)導通，而節點（SPN)之電位變爲(VDD-Vth)。因爲 節點（SPN)與節點(IN3)之電位爲(VDD-Vth)，正常下爲關閉 態之P通道FET(P38)可確定爲關閉。因此，可避免電流經 由正常下爲關閉態之P通道FET(P38)與正常下爲關閉態之 η通道FET(N38)而從內部電源（VDD)處流向接地端 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇父297场釐） 請 先 虬 讀 背 意 事 項 再 訂 絰齊郎中失瞟隼苟員31¾费合阼汪中裂 A7 B7 401057 2905pif.doc/002 五、發明説明（οι) (GND)。 在輸入端(IN)連接至3V之外部電源下’正常下爲關_ 態之η通道FET(N38)與(N39)係關閉’而正常下爲關閉態 之P通道FET(P38)與（P39)係導通。 在上述中，當本實施例之輸入電路所接收到之信號之電 位相等於輸入電路之電源電壓時，也就是外部電源(VCC) 或3V，其輸出一低電位信號；當所接收到之信號之電位高 於輸入電路之電源電壓時，也就是外部電源(VCC)或5V， 其輸出一高電位信號。因此，本輸入電路可當成與外部電 路之介面，其中該外部電路之電源電壓係相同或高於本輸 入電路之電源電壓。因此，本輸入電路可用以輸出一信號 至本發明之第四實施例之輸出電路之選擇輸入端(SEL)。 上述描敘已說明本發明之第十二實施例係提供一種輸 入電路，當所接收到之信號之電位相等於輸入電路之電源 電壓時，其輸出一低電位信號；當所接收到之信號之電位 高於輸入電路之電源電壓時，其輸出一高電位信號。此 外，可避免電流由內部電源(VDD)處流向接地端(GND)。 第十三實施例 一種輸出/輸入電路，其係相同意義於一種輸入電路與 一種輸出電路，所同意義之輸入電路係在輸出/輸入端 (YPAD)處接收由外部電路輸出之信號，該外部電路之電源 電壓係高於該輸出/輸入電路之電源電壓，並將該信號在輸 出端(OUT)處往一電路送出，該電路之電源電壓係相同於 該輸出/輸入電路之電源電壓；所同意義之輸出電路係在輸 Γ靖先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) A4祕（21〇x297迻釐） 2905pif.doc/002 401657 A7 B7 經濟部中央標隼¾員工消費合作社印製 五、發明説明（Μ) 入端(IN)處接收由一電路輸入之信號，該電路之電源電壓 係相同於該輸出/輸入電路之電源電壓，並由輸出/輸入端 (YPAD)處將此信號往一外部電路送去，該外部電路之電源 電壓係高於該輸出/輸入電路之電源電壓，其中該輸入電路 之優點在於’往前送出之信號之電壓係相同於該輸入/輸出 電路之電源電壓，或高到使得接收往前送出之信號之該電 路能正常操作，該輸出電路之優點在於往前送出之信號之 電壓至少能快速增加至該輸出/輸入電路之電源電壓。 參考圖26，本發明之第十三實施例之可內建於1C內之 輸出/輸入電路係包括輸入端(IN)，致能輸入端(EB)，輸出 端(OUT)，具有兩輸入端之NAND閘(NAND1)，具有兩輸 入端之NOR閘（NOR2)，正常下爲關閉態之p通道FET(Pl) 至(P7)，正常下爲關閉態之η通道FET(Nl)至(N5)，（N7) 與(N9)，以及反相器(INV1)至(INV3)。本實施例之輸出/輸 入電路所應用之內部電源(VDD)之電壓係假設爲3V。輸出 /輸入端(YPAD)係假設連接至某一外部電路(此未示出），形 成此外部電路之晶片係不同於形成輸出/輸入電路之晶 片。輸出/輸入端(YPAD)係能接收由此外部電路輸出之輸 入信號或輸出一輸出信號至此外部電路。外部電源(VCC) 之電壓係假設爲5V。因此，輸入至此輸出/輸入電路之輸 入信號之高電位係假設爲5V。 參考圖26，輸入端(IN)係連接至NAND閘(NAND1)之 第一輸入端，致能輸入端(EB)係連接至NAND閘(NAND1) 之第二輸入端。NAND閘(NAND1)之輸出端係連接至節點 請 先 閱、 讀 背 意 事 項 再 填 寫 本 頁 訂 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297钇釐） k A7 B7 ZSX^pif.doc/OO^I Ο 1 @( 5 7 五、發明説明（^) (PG)。輸入端(IN)也連接至NOR閘(NOR2)之第一輸入端， 致能輸入端（EB)係經由反相器（INV1)而連接至NAND閘 (NAND1)之第二輸入端。NOR閘(NOR2)之輸出端係連接至 節點(NG)。 正常下爲關閉態之η通道FET(Nl)之閘極係連接至節點 (NG)，其源極係接地。正常下爲關閉態之η通道FET(N2) 之閘極係連接至內部電源（VDD)，其汲極係連接至輸出/輸 入端(YPAD)，其源極係連接至正常下爲關閉態之η通道 FET(Nl)之汲極。 正常下爲關閉態之η通道FET(N3)之閘極係經由反相器 (INV2)而連接至輸出端（OUT)，其源極係接地。正常下爲 關閉態之η通道FET(N4)之閘極係經由反相器(INV3)而連 接至節點(NG)，其汲極係連接至節點(G2)，其源極係連接 至正常下爲關閉態之η通道FET(N3)之汲極。正常下爲關 閉態之η通道FET(N5)之閘極係連接至致能輸入端(EB)， 其汲極係連接至節點（PG)，.其源極係連接至節點（G2)。正 常下爲關閉態之η通道FET(N9)之閘極係連接至內部電源 (VDD)，其汲極係連接至節點（G2)，其源極係連接至節點 (G1)。 正常下爲關閉態之P通道FET(Pl)之閘極係連接至節點 (PG)，其源極係連接至內部電源(VDD)，其汲極係連接至 節點（S)。正常下爲關閉態之p通道FET(P2)之閘極係連接 至節點（G1)，其汲極係連接至輸出/輸入端(YPAD)，其源 極係連接至節點（S)。正常下爲關閉態之P通道FET(P3)之 本紙張尺中國國家標準（CNS ) A4規格（2丨〇χ297你釐） (1請先閲贫背面之注意事項再填寫本頁)

2905pif.doc/002 401657 A7 _______B7_ 五、發明説明（、的） 閘極係連接至節點（G1)，其源極係連接至節點（s)。正常下 爲關閉態之p通道FET(P4)之閘極係連接至內部電源 (VDD)，其汲極係連接至節點（G1)，其源極係連接至輸出/ 輸入端(YPAD)。正常下爲關閉態之p通道feT(P5)之閘極 係連接至內部電源（VDD)，其源極係連接至輸出/輸入端 (YPAD)。 正常下爲關閉態之η通道FET(N7)之閘極係連接至內部 電源(VDD)，其第一電極（汲極或源極)係連接至輸出/輸入 端（YPAD) ’其第二電極（源極或汲極）係連接至輸出端 (OUT)。正常下爲關閉態之p通道FET(P7)之閘極係連接至 節點（G1)，其第一電極（汲極或源極）係連接至輸出端 (OUT)，其第二電極（源極或汲極）係連接至輸出/輸入端 (YPAD)。正常下爲關閉態之p通道FET(P6)乏閘極與源極 係連接至內部電源(VDD)，其汲極係連接至輸出端(OUT)。 正常下爲關閉態之p通道FET(P2)，（P3)，FET(P4)，（P5) 與(P7)係形成於一 N井內，其爲不連接至內部電源(VDD) 且不連接至接地端(GND)之浮接主體(B)。正常下爲關閉態 之P通道FET(P3)與(P5)之汲極係連接至浮接主體(B)。正 常下爲關閉態之P通道FET(Pl)與(P6)之主體係連接至 BDD，正常下爲關閉態之n通道FET(Nl)至(N5)，（N7)與 (N9)之主體係接地。 輸出/輸入端(YPAD)係連接至正常下爲關閉態之P通道 FET(P2)之汲極，正常下爲關閉態之P通道FET(P4)與(P5) 之源極，以及正常下爲關閉態之η通道FET(N7)之第二電 本紙張尺度適用中國國家標準（CNS ) ΑΊ規格（210X297兹釐了 (請先閱资背面之注意事項再填寫本頁) 丨# 訂 2905pif.doc/002 A7 2905pif.doc/002 A7 經濟郎中央標隼咼員工消費合作社印製 B7 五、發明説明（9(7) 極。節點（PG)係連接至NAND閘(NANDI)之輸出端，正常 下爲關閉態之p通道FET(Pl)之閘極，以及正常下爲關閉 態之η通道FET(N5)之汲極。節點(NG)係連接至NOR閘 (NOR2)之輸出端，反相器(INV3)之輸入端，以及正常下爲 關閉態之η通道FET(Nl)之閘極。節點(G1)係連接至正常 下爲關閉態之p通道FET(P2)，（P3)與(P7)之閘極，正常下 爲關閉態之P通道FET(P4)之汲極，以及正常下爲關閉態 之η通道FET(N9)之源極。節點（G2)係連接至正常下爲關 閉態之η通道FET(N5)之源極，以及正常下爲關閉態之η 通道FET(N4)與(Ν9)之汲極。節點（S)係連接至正常下爲關 閉態之P通道FET(Pl)之汲極，以及正常下爲關閉態之p 通道FET(P2)與(P3)之源極。輸出端(OUT)係連接至反相器 (INV2)之輸入端，芷常下爲關閉態之p通道FET(P6)之汲 極，正常下爲關閉態之P通道FET(P7)之第一電極與正常 下爲關閉態之η通道FET(N7)之第二電極。 本發明之第十三實施例之輸出/輸入電路係當成：一種 輸入電路，其在輸出/輸入端(YPAD)處接收由外部電路(未 示出）所輸出之輸入信號，該輸入信號之電壓係高於輸出/ 輸入電路之電源電壓，並在有低電位信號施加至致能輸入 端(EB)之條件下，將此輸入信號由輸出端(OUT)處往前送 出；以及一種輸出電路，其在輸入端(IN)處接收一輸入信 號，該輸入信號之電壓係相等於輸出/輸入電路之電源電 壓，並在有高電位信號施加至致能輸入端(EB)之條件下’ 將此信號在輸出/輸入端（YPAD)處輸出至一外部電路（未 (請先«-讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297^1 ) 2905pif.doc/002 401657 A7 B7 經濟部中央揉隼笱員工消費合作杜印製 五、發明説明（1) 示出）。 圖27A ’ 27B與27C係分別描繪此輸出/輸入電路當成 輸入電路時’在輸出/輸入端(YPAD)與輸出端(OUT)之信號 與在節點(B)與節點(γΒ)之電壓之時序圖；在節點（G1)，節 點（G2) ’節點（PG)與節點(NG)之電壓之時序圖，以及流至 內部電源(VDD)之電流之時序圖。 首先’係假設有低電位信號施加至致能輸入端(EB)以使 得輸出/輸入電路當成輸入電路。因爲NAND閘(NAND1) 輸出一高電位信號或3V，節點(PG)之電位係爲高，正常下 爲關閉態之p通道FET(Pl)係關閉。因爲反相器(INV1)輸 出高電位信號，NOR閘(N0R2)輸出低電位信號使得節點 (NG)之電位爲低。因此，正常下爲關閉態之n通道FEt(N1) 係關閉。因爲致能輸入端(EB)之電位係低電位，正常下爲 關閉態之η通道FET(N5)係關閉。因爲節點(NG)之電位係 低電位，反相器(INV3)輸出一高電位信號以將正常下爲關 閉態之η通道FET(N4)導通。 在上述中，在致能輸入端(EB)之電位爲低電位之條件 下，正常下爲關閉態之p通道FET(Pl)與正常下爲關閉態 之η通道FET(Nl)係關閉。因此，輸出/輸入端(YPAD)之阻 抗（由輸出/輸入端(YPAD)處朝輸出/輸入電路看入所得之 輸出/輸入端(YPAD)之阻抗)係爲高，不管輸入端(IN)之電 位爲何。也就是說，在致能輸入端(EB)之電位保持在低電 位之期間，輸出/輸入端(YPAD)之阻抗係保持在高，輸出/ 輸入電路係當成輸入電路。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297%}釐） (請先閱讀背面之注意事項再填寫本頁) b%

.eT 2905pif.doc/002 401657 A7 B7 _ 五、發明説明（rjg) 如果輸出/輸入端(YPAD)之電位係低電位或ον，正常下 爲關閉態之η通道FET(N7)係導通，輸出端(OUT)之電位 係低電位。因爲輸出端（OUT)之電位係低電位，反相器 (INV2)之輸出電位變爲高電位。因此，正常下爲關閉態之 η通道FET(N3)與正常下爲關閉態之η通道FET(N4)皆導 通。因爲正常下爲關閉態之η通道FET(N3)與正常下爲關 閉態之η通道FET(N4)皆導通，節點(G2)之電位爲低電位。 因爲節點（G2)之電位爲低電位，正常下爲關閉態之η通道 FET(N9)係導通。因此，節點（G1)之電位係低電位。 如果輸出/輸入端（YPAD)之電位由低電位移位至外部 電源(VCC)之電位或5V，輸出端(OUT)之電位由低電位移 位至內部電源(VDD)之電位。爲簡化起見，正常下爲關閉 態之P通道FET之臨界電位之絕對値係相等於正常下爲關 閉態之η通道FET之臨界電位，其値爲“Vth”。 如果輸 出/輸入端(YPAD)之電位增加至Vth，正常下爲關閉態之p 通道FET(P7)係導通，因爲節點（G1)之電位爲低電位。當 輸出/輸入端(YPAD)之電位低於(3V-Vth)時，正常下爲關閉 態之η通道FET(N7)係導通，且當輸出/輸入端(YPAD)之電 位高於(3V-Vth)時，正常下爲關閉態之η通道FET(N7)係 關閉。因此，當輸出/輸入端(YPAD)之電位增加至3V，正 常下爲關閉態之P通道FET(P7)與正常下爲關閉態之η通 道FET(N7)之合併（並聯電路)造成輸出端(OUT)輸出一 3V 之信號，而非(3V-Vth)之信號。 當輸出/輸入端(YPAD)之電位增加至Vth時，正常下爲 本紙張尺度適用中國國家標隼（CMS ) A4規格（210X29·^釐） ：~" ： (請先阶讀背面之注意事項再填寫本頁)

2905pif.doc/00： ΑΊ B7 五、發明説明（Μ) 關閉態之Ρ通道FET(P2)係導通，因爲節點(G1)之電位爲 低電位。因爲正常下爲關閉態之P通道FET(P2)已導通， 節點（S)之電位增加至輸出/輸入端(YPAD)之電位，導致正 常下爲關閉態之P通道FET(P3)爲導通。因爲正常下爲關 閉態之P通道FET(P2)與(P3)已導通，浮接主體(B)之電位 增加至輸出/輸入端(YPAD)之電位。 如果輸出/輸入端(YPAD)與輸出端(OUT)之電位增加至 3V，反相器(INV2)之輸出電位由低電位移位至高電位，將 正常下爲關閉態之η通道FET(N3)關閉。然而，節點（G1) 之電位保持不變於低電位。 如果輸出/輸入端(YPAD)之電位增加至(3V+Vth)，正常 下爲關閉態之P通道FET(P4)與(P5)係導通。因爲正常下 爲關閉態之P通道FET(P4)已導通，節點(G1)之電位由低 電位移位至相同於輸出/輸入端(YPAD)與節點（S)之電位。 因爲節點（G1)之電位變成相同於輸出/輸入端(YPAD)之電 位，正常下爲關閉態之P通道FET(P7)係關閉。因爲節點 (G1)之電位變成相周於輸出/輸入端(YPAD)之電位，正常 下爲關閉態之P通道FET(P2)與(P3)係關閉。因爲正常下 爲關閉態之P通道FET(P5)係導通，浮接主體(B)之電位變 成相同於輸出/輸入端(YPAD)之電位。 當輸出/輸入端（YPAD)之電位最後增加至外部電源 (VCC)之電位或5V穩，浮接主體(B)與節點(G1)之電位變 爲5V。如果輸出端(OUT)之電位超過(3V+Vth)，在正常下 爲關閉態之ρ通道FET(P7)導通前，正常下爲關閉態之ρ 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297^•釐〉 .. ("請先Μ-讀背面之注意事項再填寫本頁)

2905pif.doc/002 Μ齊郎中矢瞟隼tip員1.¾費合阼江印敦 A7 B7 _ 五、發明説明（Ϋρ) 通道FET(P6)係導通。因爲正常下爲關閉態之ρ通道 FET(P6)係當成順向連接至之二極體使用，輸出端(〇UT)之 電位係箝制於(3V+Vth)。 在上述中，於致能輸入端(EB)之電位爲低電位與輸出/ 輸入端(YPAD)之電位爲5V之條件下，正常下爲關閉態之 ρ通道FET(P2)與(P3)係關閉，造成正常下爲關閉態之ρ通 _道FET(Pl)之汲極或節點（S)之阻抗變爲高。因此，將無漏 電流由輸出/輸入端(YPAD)處經由節點（S)與正常下爲關閉 態之P通道FET(Pl)之主體而流向內部電源（VDD)。因爲浮 接主體(B)不連接至內部電源(VDD)，將無漏電流由浮接主 體(B)處經由正常下爲關閉態之ρ通道FET(P2)之汲極以及 正常下爲關閉態之P通道FET(P4)與(P5)之源極而流向內 .部電源(VDD)。因爲反相器（INV2)之輸入端係連接至構成 反相器(INV2)之FET(未示出）之閘極，反相器(INV2)之輸 入端之阻抗態係爲高。因爲正常下爲關閉態之η通道 FET(Nl)之汲極與主體兩者間之偏壓係彼此平衡，正常下 爲關閉態之η通道FET(Nl)之阻抗也爲高。因此，將無漏 電流由輸出端(OUT)處流向接地端(GND)。 因此，本發明之第十三實施例之輸出/輸入電路係可當 成一種輸入電路，其在輸出/輸入端(YPAD)處接收由外部 電路輸出之一輸入信號，其中該外部電路之電源電壓係高 於該輸出/輸入電路之電源電壓’該輸入信號之電壓係高於 該輸出/輸入電路之電源電壓；且將此輸入信號由輸出端 (OUT)處往下一級電路送去，此下一級電路之電源電壓係 本紙張尺度適用中國國家標準（CNS ) Μ規格（210 X 297公釐） - (請先聞讀背面之注意事項再填寫本頁)

2905pif.doc/002 401657 A7 B7 五、發明説明（公（） 相等於該輸出/輸入電路之電源電壓。要注意的是，此功能 係由形成於浮接主體（B)上之正常下爲關閉態之p通道 FET(P7)所實現。 其次’假設有高電位或3V之信號施加至致能輸入端 (EB)，造成此輸出/輸入電路當成輸出電路使用，其在輸入 端(IN)處接收一輸入信號，並在輸出/輸入端(YPAD)處將輸 出信號送出。 如果有低電位或0V之信號施加至輸入端(in)，nand 閘（NANDI)輸出一高電位信號以使得節點（PG)之電位爲 高，並造成正常下爲關閉態之p通道FET(Pl)關閉。NOR 閘（NOR2)係輸出一高電位信號以使得節點(NG)之電位爲 高’並造成正常下爲關閉態之η通道FET(Nl)導通。因此， 輸出/輸入端(YPAD)之電位係低電路或0V。 因爲輸出/輸入端(YPAD)之電位係低電路或0V，正常下 爲關閉態之η通道FET(N7)係導通，導致有低電位信號由 輸出端(OUT)處輸出。因爲反相器（INV2)之輸出端或節點 (YB)之電位爲高電位或3V，正常下爲關閉態之η通道 FET(N3)係導通。因爲節點(NG)之電位爲高電位，反相器 (INV3)輸出一低電位信號，造成正常下爲關閉態之η通道 FET(N4)關閉。因爲致能輸入端(ΕΒ)之電位爲高電位，正 常下爲關閉態之η通道FET(N5)之源極或節點（G2)之電位 變爲(3V-Vth)，且正常下爲關閉態之η通道FET(N9)之源 極或節點（G1)之電位變爲（3V-Vth)。因爲節點（G1)與內部 電源(VDD)之電位係高於輸出/輸入端(YPAD)之電位，正常 本紙張尺度適用中國國家標準（CNS ) A4規格(]1〇Χ 297^釐了 (請先閱讀背面之注意事項再填寫本頁) - -一一°

• I _ 經濟郎中夬標隼〇!?貝工消費合作社印製 2905pif.doc/002 401657 ΑΊ ____B7 _____ 五、發明説明（P) 下爲關閉態之p通道FET(P2)，（P4)，（P5)以及(P7)係關閉。 因爲節點（S)之電位係低於（3V-Vth)，正常下爲關閉態之p 通道FET(P3)也爲關閉。 如果輸入端（IN)之電位係由低電位移位至高電位， NAND閘(NAND1)之輸出端或節點（PG)之電位係由高電位 移位至低電位，造成正常下爲關閉態之p通道FET(Pl)與 正常下爲關閉態之η通道FET(N5)之導通。NOR閘(NOR2) 之輸出端或節點(NG)之電位係由高電位移位至低電位，造 成正常下爲關閉態之η通道FET(Nl)係關閉。因爲節點(NG) 之電位已移位至低電位，反相器（INV3)係輸出高電位信 號，造成正常下爲關閉態之η通道FET(N4)之導通。因爲 正常下爲關閉態之η通道FET(N4)與(N5)已導通，節點(G2) 之電位移位至低電位。因爲，正常下爲關閉態之η通道 FET(N9)係導通，而節點（G1)之電位係移位至低電位。 因爲正常下爲關閉態之P通道FET(Pl)已導通，節點（S) 之電位變爲3V或內部電源(VDD)之電位。因爲節點（G1) 之電位爲低電位，正常下爲關閉態之P通道FET(P2)與(P3) 係導通。因爲正常下爲關閉態之P通道FET(p2)已導通， 輸出/輸入端（YPAD)之電位增加至內部電源（VDD)之電位 或3V。因爲正常下爲關閉態之P通道FET(P3)已導通，浮 接主體(B)之電位增加至內部電源（VDD)之電位或3V。正 常下爲關閉態之P通道FET(P3)之功能在於增加浮接主體 (B)之電位爲3V或更高’以確保正常下爲關閉態之P通道 FET(P2)之操作能穩定。 本紙張尺度適用中國國家標準（CNS ) A4規格（ΜΟΧ29#釐Ί 一 (請先閲讀背面之注意事項再填寫本頁)

2905pif.doc/002 A7 B7 經濟郎中夬瞟隼¾貝X消費合作it印製 五、發明説明（衫） 如果輸出/輸入端（YPAD)之電位增加至Vth，正常下爲 關閉態之P通道FET(P7)係導通。如果輸出/輸入端(YPAD) 之電位已增加至內部電源（VDD)之電位或3 V，輸出端(OUT) 之電位增加至內部電源(VDD)之電位或3V，造成正常下爲 關閉態之η通道FET(N7)係導通。因爲反相器(INV2)之輸 出端或節點（YB)之電位係移位至低電位，正常下爲關閉態 之η通道FET(N3)係關閉。然而，節點(G1)之電位保持不 變於低電位。 在上述中，在致能輸入端(EB)之電位爲高電位之條件 下，本實施例之輸出/輸入電路係當成輸出電路，其在輸入 端(IN)處接收由一電路輸出之信號，該電路之電源電壓係 相同於此輸出/輸入電路之電源電壓，並將此輸入信號在輸 出/輸入端(YPAD)處往外部電路送去，該外部電路之電源 電壓係高於此輸出/輸入電路之電源電壓。 上述描敘已說明本發明之第十三實施例已成功地提供 一種輸出/輸入電路，其係相同意義於一種輸入電路與一種 輸出電路，當其當成輸入電路時，係在輸出/輸入端(YPAD) 處接收由外部電路輸出之信號，該外部電路之電源電壓係 高於該輸出/輸入電路之電源電壓，並將該信號在輸出端 (OUT)處往一電路送出，該電路之電源電壓係相同於該輸 出/輸入電路之電源電壓；當其當成輸出電路時’係在輸入 端(IN)處接收由一電路輸入之信號，該電路之電源電壓係 相同於該輸出/輸入電路之電源電壓，並由輸出/輸入端 (YPAD)處將此信號往一外部電路送去，該外部電路之電源 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297^釐） (請先閱讀背面之注意事項再填寫本頁) 詹. M. A7 B7 2905pif.doc/002 五、發明説明（終） 電壓係高於該輸出/輸入電路之電源電壓，其中該輸入電路 之優點在於，往前送出之信號之電壓係相同於該輸入/輸出 電路之電源電壓，或高到使得接收往前送出之信號之該電 路能正常操作，該輸出電路之優點在於往前送出之信號之 電壓至少能快速增加至該輸出/輸入電路之電源電壓。 綜上所述，雖然本發明已以較佳實施例揭露如上，然其 並非用以限定本發明，任何熟習此技藝者，在不脫離本發 明之精神和範圍內，當可作各種之更動與潤飾’因此本發 明之保護範圍當視後附之申請專利範圍所界定者爲準° (，請先1讀背面之注意事項再填寫本頁)

、1T 經濟郎中失瞟牟"員工消費合作；ϋ印裝 本紙張尺度適财ϋ國( CNS ) Α4规格（210X29艰釐）

Claims (1)

1. 伽0§7 A8 2905pif.doc/002 B8 D8 、申請專利範圍 1. 一種輸出電路，其包括： 一第一型場效電晶體，其具有爲一導電態之通道，連接 至第一節點之閘極，連接至第一電源之第一電極，以及連 接至第二節點之第二電極； 一第二型場效電晶體，其具有爲一導電態之通道，連接 至第三節點之閘極，連接至上述第二節點之第一電極，連 接至第四節點之第二電極，以及連接至浮接之第五節點之 基極； 一第三型場效電晶體，其具有爲一導電態之通道，連接 至第六節點之閘極，連接至上述第三節點之第一電極，連 接至上述第四節點之第二電極，以及連接至上述第五節點 之基極； 一第四型場效電晶體，其具有相反導電態之通道，連接 至上述第六節點之閘極，連接至上述第三節點之第一電 極，以及連接至第二電源之第二電極；以及 一反相裝置，其輸入端連接至上述第四節點，其輸出端 連接至上述第六節點。 2. 如申請專利範圍第1項之輸出電路，其更包括： 一延遲電路裝置，其連接於具有一導電態之通道之上述 第三型場效電晶體之該閘極以及具有一相反導電態之通 道之上述第四型場效電晶體之該閘極間。 3. 如申請專利範圍第1項之輸出電路，其更包括： 一第五型場效電晶體，其包括一導電態之通道，連接至 上述第三節點之閘極，連接至上述第二節點之第一電極， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297^¾ ) (請先閱讀背面之注意事項再填寫本頁) m^i I mu K* k— 訂--------1---- 401657 A8 29〇5pif-d〇C/〇°2 D8 六、申請專利範圍 連接至上述第五節點之第二電極，以及連接至上述第五節 點之基極。 4. 如申請專利範圍第1項之輸出電路，其更包括： 一第六型場效電晶體，其具有一導電態之通道，連接至 上述第一電源之閘極，連接至上述第二節點之第一電極， 連接至上述第五節點之第二電極，以及連接至上述第五節 點之基極。 5. 如申請專利範圍第1項之輸出電路，其更包括： 連接至上述第一節點之第一輸入端， 連接至第七節點之第二輸入端， 連接至上述第四節點之輸出端，以及 一第七型場效電晶體，其具有相反導電態之通道，連接 至上述第七節點之閘極，連接至上述第二電源之第一電 極，以及連接至上述第四節點之第二電極。 6. —種輸出電路，其包括： 一第一型場效電晶體，其具有爲一導電態之通道，連接 至第一節點之閘極，連接至第一電源之第一電極，以及連 接至第二節點之第二電極； 一第二型場效電晶體，其具有爲一導電態之通道，連接 至第三節點之閘極，連接至上述第二節點之第一電極，連 接至第四節點之第二電極，以及連接至浮接之一第五節點 之基極； 一第三型場效電晶體，其具有爲一導電態之通道，連接 至第六節點之閘極，連接至上述第三節點之第一電極，連 I I I n H ^ . 線 (請先閱讀背面之注意事項再填寫本頁)

   本紙浪尺度逋用中國國家標準（CNS ) Α4規格（210X297公釐） AS B8 C8 D8 2905pif.doc/002 六、申請專利範圍 接至上述第四節點之第二電極，以及連接至上述第五節點 之基極； 一第四型場效電晶體，其具有相反導電態之通道，連接 至上述第一電源之閘極，連接至上述第四節點之第一電 極，以及連接至第七節點之第二電極； 一第五型場效電晶體，其包括一導電態之通道，連接至 上述第三節點之閘極，連接至上述第七節點之第一電極， 連接至上述第四節點之第二電極，以及連接至上述第五節 點之基極； 一反相裝置，其輸入端連接至上述第七節點，其輸出端 連接至第八節點； 一第六型場效電晶體，其具有相反導電態之通道，連接 至上述第八節點之閘極，連接至第二電源之第一電極，以 及連接至上述第六節點之第二電極；以及 一第七型場效電晶體，其具有相反導電態之通道，連接 至上述第一電源之閘極，連接至上述第六節點之第一電 極，以及連接至上述第三節點之第二電極。 7. 如申請專利範圍第6項之輸出電路，其更包括： 一第八型場效電晶體，其包括一導電態之通道，連接至 上述第一電源之閘極，連接至上述第一電源之第一電極， 以及連接至上述第七節點之第二電極。 8. 如申請專利範圍第6項之輸出電路，其更包括： 一第九型場效電晶體，其具有一導電態之通道，連接至 上述第三節點之閘極，連接至上述第二節點之第一電極， 本紙張尺度逋用中國國家標準（CNS ) A4規格（210乂297公9^ ) (請先閲讀背面之注意事項再填寫本頁) .裝. © 訂 A8 29〇5pif-d〇C/〇°2 ?88 D8 六、申請專利範園 連接至上述第五節點之第二電極，以及連接至上述第五節 點之基極。 9. 如申請專利範圍第6項之輸出電路，其更包括： 一第十型場效電晶體，其具有一導電態之通道，連接至 上述第一電源之閘極，連接至上述第四節點之第一電極， 連接至上述第五節點之第二電極，以及連接至上述第五節 點之基極。 10. 如申請專利範圍第6項之輸出電路，其更包括： 連接至上述第一節點之第一輸入端， 連接至第九節點之第二輸入端， 連接至上述第四節點之輸出端， 一第十一型場效電晶體，其具有相反導電態之通道，連 接至上述第九節點之閘極，連接至上述第二電源之第一電 極，以及連接至第十節點之第二電極；以及 一第十二型場效電晶體，其具有相反導電態之通道，連 接至上述第一電源之閘極，連接至上述第十節點之第一電 極，以及連接至第四節點之第二電極。 11. 一種輸出電路，其包括： 一第一型場效電晶體，其具有爲一導電態之通道，連接 至第一節點之閘極，連接至第一電源之第一電極，以及連 接至第二節點之第二電極； 一第二型場效電晶體，其具有爲一導電態之通道，連接 至第三節點之閘極，連接至上述第二節點之第一電極，連 接至第四節點之第二電極，以及連接至浮接之一第五節點 __—--------------------- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先鬩讀背面之注意事項再填寫本頁) .裝· 訂 線

   2905pif.doc/002 A8 B8 C8 D8 申請專利範圍 之基極； 一第三型場效電晶體，其具有爲一導電態之通道，連接 至第六節點之閘極，連接至上述第三節點之第一電極，連 接至上述第四節點之第二電極，以及連接至上述第五節點 之基極； 一第四型場效電晶體，其具有相反導電態之通道，連接 至上述第一電源之閘極，連接至上述第四節點之第一電 極，以及連接至第七節點之第二電極； 一第五型場效電晶體，其包括一導電態之通道，連接至 上述第三節點之閘極，連接至上述第七節點之第一電極， 連接至上述第四節點之第二電極，以及連接至上述第五節 點之基極； 一 NOR閘裝置，其包括連接至上述第七節點之一第一 輸入端，連接至第八節點之一第二輸入端，以及連接至第 九節點之輸出端； 一第六型場效電晶體，其具有相反導電態之通道，連接 至上述第九節點之閘極，連接至第二電源之第一電極，以 及連接至第十節點之第二電極； 一第七型場效電晶體，其具有相反導電態之通道，連接 至上述第一電源之閘極，連接至上述第十節點之第一電 極，以及連接至上述第三節點之第二電極； 一第八型場效電晶體，其具有相反導電態之通道，連接 至上述第一電源之閘極，連接至上述第三節點之第一電 極，以及連接至第十一節點之第二電極； (請先閱讀背面之注意事項再填寫本頁) 裝. @ 、1T 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297/ϋ ) 凌齋，平票員^客旁^一一乍^中", 4O10S7 A8 2905pif.doc/002 B8 C〇 D8 六、申請專利範圍 一第九型場效電晶體，其具有相反導電態之通道，連接 至上述第八節點之閘極，連接至上述第十一節點之第一電 極，以及連接至上述第一節點之第二電極； 一第十型場效電晶體，其具有相反導電態之通道，連接 至第十二節點之閘極，連接至上述第十節點之第一電極， 以及連接至上述第六節點之第二電極；以及 ^ 一第十一型場效電晶體，其具有一導電態之通道，連接 至上述第十二節點之閘極，連接至上述第一電源之第一電 極，以及連接至上述第六節點之第二電極。 12. 如申請專利範圍第11項之輸出電路，其更包括： 一第十二型場效電晶體，其包括一導電態之通道，連接 至上述第一電源之閘極，連接至上述第一電源之第一電 極，以及連接至上述第七節點之第二電極。 13. 如申請專利範圍第11項之輸出電路，其更包括： 一第十三型場效電晶體，其具有一導電態之通道，連接 至上述第三節點之閘極，連接至上述第二節點之第一電 極，連接至上述第五節點之第二電極，以及連接至上述第 五節點之基極。 14. 如申請專利範圍第11項之輸出電路，其更包括： 一第十四型場效電晶體，其具有一導電態之通道，連接 至上述第一電源之閘極，連接至上述第四節點之第一電 極，連接至上述第五節點之第二電極，以及連接至上述第 五節點之基極。 15. 如申請專利範圍第11項之輸出電路，其更包括： 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297^ ) ~ (請先閱讀背面之注意事項再填寫本頁)

   ABCD 2905pif.aoc/002 六、申請專利範圍 連接至上述第一節點之第一輸入端， 連接至第十三節點之第二輸入端， 連接至上述第十二節點之第三輸入端， 連接至上述第八節點之第四輸入端， 連接至上述第四節點之輸出端， 一第十五型場效電晶體，其具有相反導電態之通道，連 接至上述第十三節點之閘極，連接至上述第二電源之第一 電極，以及連接至第十四節點之第二電極；以及 一第十六型場效電晶體，其具有相反導電態之通道，連 接至上述第一電源之閘極，連接至上述第十四節點之第一 電極，以及連接至第四節點之第二電極。 16.—種輸入電路，其包括： 一第一型場效電晶體，其具有爲一導電態之通道，連接 至第一電源之閘極，連接至上述第一電源之第一電極，以 及連接至第一節點之第二電極； 一第二型場效電晶體，其具有爲一導電態之通道，連接 至上述第二節點之閘極，連接至上述第一節點之第一電 極，連接至第三節點之第二電極，以及連接至浮接之第四 節點之基極； 一第三型場效電晶體，其具有爲一導電態之通道，連接 至上述第一電源之閘極，連接至上述第二節點之第一電 極，連接至上述第三節點之第二電極，以及連接至上述第 四節點之基極； 一第四型場效電晶體，其具有相反導電態之通道，連接 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公鲞） I 訂 . I ^ (請先閱讀背面之注意事項再填寫本頁)

   401657 as 2905pif.doc/002 B8 C8 D8 六、申請專利範圍 至上述第一電源之閘極，連接至上述第三節點之第一電 極，以及連接至第五節點之第二電極； (請先閱讀背面之注意事項再填寫本頁) 一第五型場效電晶體，其包括一導電態之通道，連接至 上述第二節點之閘極，連接至上述第五節點之第一電極， 連接至上述第三節點之第二電極，以及連接至上述第四節 點之基極； 一反相裝置，其包括連接至上述第五節點之輸入端，以 及連接至第六節點之輸出端； 一第六型場效電晶體，其具有相反導電態之通道，連接 至上述第六節點之閘極，連接至第二電源之第一電極，以 及連接至第七節點之第二電極；以及 一第七型場效電晶體，其具有相反導電態之通道，連接 至上述第一電源之閘極，連接至上述第七節點之第一電 極，以及連接至上述第二節點之第二電極。 17. 如申請專利範圍第16項之輸入電路，其更包括： 一第八型場效電晶體中，其包括一導電態之通道，連接 至上述第一電源之閘極，連接至上述第一電源之第一電 極，以及連接至上述第五節點之第二電極。 18. 如申請專利範圍第16項之輸入電路，其更包括： 一第九型場效電晶體，其包括一導電態之通道，連接至 上述第二電源之閘極，連接至上述第一電源之第一電極， 以及連接至上述第五節點之第二電極。 19. 如申請專利範圍第16項之輸入電路，其更包括： :一第十型場效電晶體，其包括一相反導電態之通道， -----96--- 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） A8 2905pif-doc/002 驾 D8 六、申請專利範圍 連接至上述第一電源之閘極，連接至上述第五節點之第一 電極，以及連接至上述第二電源之第二電極。 20. 如申請專利範圍第16項之輸入電路，其更包括： 一第十一型場效電晶體，其包括一相反導電態之通道， 連接至上述第一電源之閘極，連接至上述第三節點之第一 電極，以及連接至第八節點之第二電極，以及 一第十二型場效電晶體，其包括一導電態之通道，連接 至上述第八節點之閘極，連接至上述第一電源之第一電 極，連接至上述第三節點之第二電極，以及連接至上述第 四節點之基極。 21. 如申請專利範圍第16項之輸入電路，其更包括： 一第十三型場效電晶體，其包括一相反導電態之通道， 連接至上述第一電源之閘極，連接至上述第二電源之第一 電極，以及連接至第八節點之第二電極，以及 一第十四型場效電晶體，其包括一相反導電態之通道， 連接至上述第一電源之閘極，連接至上述第八節點之第一 電極，以及連接至上述第三節點之第二電極。 22. 如申請專利範圍第16項之輸入電路，其更包括： 一第十五型場效電晶體，其包括一導電態之通道，連接 至上述第二電源之閘極，連接至上述第一電源之第一電 極，連接至上述第四節點之第二電極，以及連接至上述第 四節點之基極。 23. 如申請專利範圍第16項之輸入電路，其更包括： 一第十六型場效電晶體，其包括一導電態之通道，連接 I I I I n I I n n I n I n n I T n n m m I —ii^· 、νφ 矣 (請先閱讀背面之注意事項再填寫本頁)

   本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A8 2905pif.doc/002 骂 D8 六、申請專利範圍 至上述第一電源之閘極，連接至上述第三節點之第一電 極，連接至上述第四節點之第二電極，以及連接至上述第 四節點之基極。 24. 如申請專利範圍第16項之輸入電路，其更包括： 連接至上述第三節點之一輸入端； 連接至上述第五節點之一輸出端； 一第十七型場效電晶體，其包括一相反導電態之通道， 連接至上述第二電源之閘極，連接至上述第二電源之第一 電極，連接至上述第八節點之第二電極；以及 一第十八型場效電晶體，其包括一相反導電態之通道， 連接至上述第一電源之閘極，連接至上述第八節點之第一 ，電極，連接至上述第三節點之第二電極。 25. 如申請專利範圍第24項之輸入電路，其更包括： 一第十九型場效電晶體，其包括一相反導電態之通道， 連接至上述第一電源之閘極，連接至上述第八節點之第一 電極，以及連接至上述第二電源之第二電極。 26. —種輸入電路，其包括： 一輸入端，其連接至第一節點； 一第一型場效電晶體，其包括一導電態之通道，連接至 上述第一節點之閘極，連接至第一電源之第一電極，連接 至第二節點之第二電極，以及連接至浮接之一第二節點之 基極； 一第二型場效電晶體，其包括一導電態之通道，連接至 上述第一電源之閘極，連接至上述第一節點之第一電極， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填爲本頁)

   ABCD 4CHII7 2905pif.doc/002 六、申請專利範圍 連接至第三節點之第二電極，以及連接至上述第二節點之 基極； 一負載電路，其包括連接至上述第三節點之一第一端以 及連接至第二電源之一第二端； 一第三型場效電晶體，其包括一相反導電態之通道，連 接至上述第一電源之閘極，連接至上述第三節點之第一電 極，以及連接至第四節點之第二電極； 一比較電路裝置，其包括連接至上述第四節點之一輸入 端，以及連接至第五節點之輸出端；以及 一輸出端，其連接至上述第五節點。 27.—種輸入電路，其包括： 一輸入端，其連接至第一節點； 一第一型場效電晶體，其包括一導電態之通道，連接至 上述第一節點之閘極，連接至第一電源之第一電極，連接 至浮接之一第二節點之第二電極，以及連接至上述第二節 點之基極； 一第二型場效電晶體，其包括一導電態之通道，連接至 上述第一電源之閘極，連接至上述第一節點之第一電極， 連接至第三節點之第二電極，以及連接至上述第二節點之 基極； 一負載電路，其包括連接至上述第三節點之第一端以及 連接至第二電源之第二端； 一第三型場效電晶體，其包括一相反導電態之通道，連 接至上述第一電源之閘極，連接至上述第三節點之第一電 (請先閱讀背面之注意事項再填寫本頁) 裝. ο 訂 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公$ ) 2905pif.doc/002 gg C8 ____ D8 六、申請專利範圍 極’以及連接至第四節點之第二電極； 一第四型場效電晶體，其包括一相反導電態之通道，連 接至上述第四節點之閘極，連接至第五節點之第一電極， 以及連接至上述第二電源之第二電極； 一第五型場效電晶體，其包括一導電態之通道，連接至 上述第四節點之閘極，連接至第六節點之第一電極，連接 至上述第五節點之第二電極，以及連接至上述第六節點之 基極； 一反相裝置，其包括連接至上述第五節點之輸入端，以 及連接至第七節點之輸出端； 一第六型場效電晶體，其包括一導電態之通道，連接至 上述弟七節點之閘極，連接至上述第一電源之第一電極， 以及連接至上述第六節點之第二電極； 一第七型場效電晶體，其包括一相反導電態之通道，連 接至上述第七節點之閘極，連接至上述第六節點之第一電 極’以及連接至上述第一電源之第二電極；以及 一輸出端，其連接至上述第七節點。 28· —種輸出/輸入電路，其包括： 一輸出電路，上述輸出電路包括： 一第一型場效電晶體，其具有爲一導電態之通道，連接 至第一節點之閘極，連接至第一電源之第一電極，以及連 接至第二節點之第二電極； 一第二型場效電晶體，其具有爲一導電態之通道，連接 至第三節點之閘極，連接至上述第二節點之第一電極，連 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297^1〉 9 — I I I I I I I 裝— I I I I I 訂 I I I ί 線 (請先閱讀背面之注意事項再填寫本頁)