TW379450B - Memory having plurality of threshold level in the memory cell - Google Patents

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經濟部中央標车局員工消費合作衽印製 A7 B7 五、發明説明（1 ) [發明所屬之技術領域] 本發明係關於一種多値記憶體裝置，特別是關於—種多 俊快閃記憶體（flash memory)、多値EEPROM(電可振除可 程式唯讀記憶體）、多値ΕΡΙ^ΟΜ(可抹除可程式唯讀記憶 體）等進行多値記憶之半導體記憶裝置。 [習知技術] 作爲EEPROM之記憶胞之一，習知的是具.有在半導體基 板上層壓形成電荷儲存層.（泮置閘）和控制閘之MOSFET(金 屬氧化物半導體場效電晶體）構造。通常，根據儲存於浮 置閘的電荷量記憶資料” 〇 "或"1 I，，在i個胞記憶1位元的 資料。相對於此，爲使更高密度的EEPR〇M實現，使i個 胞記憶多位元分的資料之多値記憶方式亦爲眾所周知。例 如4値記憶方式，爲使資料"〇"、"ri、"2„、，，3"記憶於“固胞 内’將與資料對應的4個電荷量儲存於浮置閘。 兹以4值方式爲例，説明資料記憶狀態的一例。浮置閘 的電荷量以〇的狀態爲中性狀態，以儲存此中性狀態正的 遠％的狀·％爲抹除狀態〇此外，使抹除狀態與資料"〇 "對 應。例如將咼電壓（〜20V)施加於基板，以控制閘爲〇v，進 行抹除。以儲存比中性狀態負的電荷的狀態爲資料M1"的 狀悲。資料”2"的狀態也是儲存比中性狀態負的電荷的狀 ，但使負的電荷量比資料„ i "的狀態的負的電荷量多。 資料"3"的狀態使負的電荷量更多。例如寫入動作中，以 基板、源極、汲極爲0 V ,以控制閘爲高電壓（〜2〇v)，將負 的电％儲存於浮置閘，寫入資料"1 „、，，2"、„ 3"。此外，寫 **·*"----—_；____ - 4 -_ 本紙張尺度適用中國國家標準（CNS) M規格（210X297公優） J,· 一 ；—^------裝------訂------線 (請先閱讀背面之.注意事項，再填寫本頁) A7 B7 五 、發明説明（2 入動作中’以基板爲0V，以源極、汲極爲1 ον，以控制閘 爲高電壓（〜20V)，保持浮置閘中的電荷，將資料，，〇”記憶 於记隐胞内。藉此，可在記憶胞中實現記憶胞電晶體的臨 界値電平互相不同的4個寫入狀態（"〇"、" 1"、"2"、"3”）。 欠作爲.多値記憶EEPROM之一，習知的是將多數位元组的 ;貝料整批作爲多値電平資料寫入記憶胞（例如特開平7. 93979號公報）。整批寫入是爲了縮短寫入時間，具備多數 資料記憶電路，該多數資料記憶電路係記憶將多値資料寫 入各個記憶胞的控制資料。此外，爲了精度良好地控制寫 入狀態，例如如下變換資料記憶電路之控制資料：在寫入 =作後檢測記憶胞的寫人狀態（寫人驗證），若有窝入不充 分的記憶胞，則只對該記憶胞施加如促進寫入之類的寫入 電壓。使用所變換的控制資料再進行寫入動作，直到充分 寫入全部所選擇的記憶胞爲止繼續窝入動作和窝入驗證動 作。 [發明欲解決之課題] 經濟部中央標準局員工消費合作社印製 然而，在如上述之習知多値記憶EEpR〇M方面，實際上 除了將電荷儲存於浮置閘所需的時間之外，還要進行窝入 驗證動作，而有寫入所需的總時間變成冗長的問題。丁特別 是檢測記憶胞只否已達”，|寫入狀態，其後檢測記 否已，窝入狀態這樣分別檢測記憶胞是否已達各個窝 入狀毖時，每次檢測全部的窝狀能， 烧上 η ^ 狀心冩入時間就會顯著 欠長H讀、胞達到各個寫人狀態的時 按”1"、，，2”、”3”順序被寫入，所以 有 Ρ W取勿舄入的記憶胞達到 ______5_ 本紙張尺度適用中準（CNS ) Α4規招297公楚） A7 B7 經濟部中央標準局員工消費合作社印" 五、發明説明（3 ”1"狀S# ’記憶胞S沒達到"2"或"3"的狀態，在此檢測是 否已達”2"或”3"的狀態，完全沒用。即，在這種窝入驗證 動作會執行寫入初期不需要的驗證讀出，此會招致窝入時 間的長時間化。 、此外，爲進行寫入驗證，進行控制資料變換，i個資料 6己憶電路具有多數感測電路。檢測某特定寫入狀態時，以 多數感測電路同時檢測，有時某感測電路會檢測出寫入充 ^而某感測電路會檢測出寫人不充分。此係由於因構成 -測電路的霉晶體性能偏差等而有感測靈敏度差別。因 此，有以下問題：有時不能正常進行控制資料的變換。 如以上，多値記憶方式雖然是高密化的有效方法，作纪 各Γ入狀態的時間有差別，所以執行不需要的 窝就變成冗長，結果有爲寫入驗證而寫 入時間變長的問題。此外 °·、 々檢“仓 數感測電路同時檢測1個 二胞的窝入狀態，有時會因感測靈斂度偏差而結果不 同’進而有損及可靠性的問題。 、 本發明係考慮上述情況所完成的，作爲其目的之處在於 提供-種可縮短窝人驗證時間之多値記憶裝i。 、 驗:ί果：=其他目的在於提供—種可得到穩定窝入 證結果的可靠性高的多値記憶裝置。

[解決課題之手段J 本案第—發明爲解決上述課題而採用如下的結構。 二’二:明二多値記憶體裝置，其特徵在於:係具備吃 m、有至少抹除狀態 '第_窝入狀態及第二窝入狀

本紙張尺度適财_ ( A7 B7 五、發明説明（4 ) 悲’可電氣寫入；及，寫入電路：一面重複將寫入電I施 加於前述記憶胞，進行預定窝入的寫入動作及在前述寫入 動作後確認前述記憶胞是否已達前述第一寫入狀態的第一 窝入確認動作或在前述寫入動作後確認前述記憶胞是否已 達前迷第二窝入狀態的第二寫入確認動作，—面進行資料 寫入之多値記憶裝置，前述窝入電路，資料窝入起始第一 期間省略前述第二寫入確認動作而重複前述寫入動作和前 述第一寫入確認動作，前述第一期間後的第二期間重複前 述寫入動作、前述第一寫入確認動作及前述第二寫入確認 動作者。 再者’就本發明所希望的實施形態而言，可舉如下者： (1) 前述窝入電路，前述第二期間後的第三期間省略前述 第一寫入確認動作而重複前述寫入動作和前述第二窝入確 認動作。 (2) 前述窝入電路確認前述記憶胞已達預定前述第一窝入 狀態或第二寫入狀態，就變更施加於前述記憶胞的窝入電 壓。 此外’本發明之多值記憶體裝置，其特徵在於：係具備 多數記憶胞：具有至少抹除狀態、第一寫入狀態及第二窝 入狀態，可電氣寫入；及，寫人電路：一面重複將窝入電 塾施加於前述多數記憶胞，進行預定寫入的窝入動作及在 前述窝入動作後確認前述多數記憶胞中應成爲第一窝入狀 態的記憶胞是否已達前述第一寫入狀態的第一寫入確認動 作或在前述窝入動作後確認前述多數記憶胞中應成爲第二 本紙張尺度適财國目家鄉（CNS) A4規格 (2】0X297公釐 (請先閱讀背面之.ί£意事項再填寫本頁 .裝.

’1T 經濟部中央標隼局員工消費合作社印繁 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（5 ) 寫入狀態的記憶胞是否已達前述第二窝入狀態的第二寫入 確認動作·，-面進行資料窝入之多値記憶體裝置，前述窝 入電路’資料寫入起始第一期間省略前述第二寫入確認動 作而重複前述寫人動作和前述第—窝人確認動作，前述第 -期間後的第二期間重複前述寫人動作、前述第—寫入確 認動作及前述第二窝入確認動作者。 再^者，就本發明所希望的實施形態而言，可舉如下者： (j)則述窝入電路，前述第二期間後的第三期間省略前述 第一寫入確認動作而重複前述寫入動作和前述第二寫入確 認動作。 (2) 刖述寫入電路確認應成爲前述第一寫入狀態的記憶胞 已達则述第一窝入狀態，就變更施加於應成爲前述第一窝 入狀態的記憶胞的寫入電壓，確認應成爲前述第二窝入狀 悲的記憶胞已達前述第二寫入狀態，就變更施加於應成爲 目’j述第二窝入狀態的記憶胞的窝入電壓。 (3) 預先決定前述第一期間。 (4) _述寫入電路確認應成爲前述第一窝入狀態的記憶胞 全部已達前述第—寫入狀態，就省略前述第一窝入確認動 作而重複前述寫入動作和前述第二禽入確認動作。 (5) 則述寫入電路整批檢測應成爲前述第一寫入狀態的記 憶胞全部是否已達前述第一寫入狀態。 (6) 則述寫入電路整批檢測應成爲前述第二窝入狀態的記 憶胞全郅是否已達前述第二窝入狀態。 (7) 施加於應成爲前述第一窝入狀態的記憶胞的寫入電壓 -8 - 冬紙张尺反關f _家標準（CNS) Α4規格（2lQx297公瘦） (請先閲讀背面之“注意事項再填寫本買 裝- 、11 線 五、發明説明（6 A7 B7 經濟部中央標準局員工消費合作社印掣 和施加於應成爲前述第-宜 等。 —冩入狀態的記憶胞的窝入電壓相 ⑺前述寫入電路確認進行耷， 丁焉入的記憶胞全郅已達預定耷 -入狀態，.結束前述寫入動作。 ’、疋馬 (9)前述寫入電路整批檢測推" 、. 檢，則進仃寫入的i己憶胞全部已達預 疋寫入狀悲15 關於本案第一發明之多値記憶裝置只注視窝入後必需進 1的寫人驗證的窝人狀態而進行窝人驗證。由於記憶胞在 達到各寫人狀態的時間有差別，所以考慮此而只執行必需 2驗證讀出。藉此，可省略冗長的窝入驗證時間，實現可 面速寫入的多値記憶體裝置。 再者，本案第二發明爲解決上述課題而採用如 構。 即，本發明之多値記憶體裝置，其特徵在於：具備記假 胞陣列m自可記憶讀卜含3)資料的多數非揮發性 記憶胞所構成；及，資料記憶電路：記憶控制資料，該控 制資料係決足寫入動作中施加於前述記憶胞陣列中所選 的記憶胞的窝入控制電壓，前述資料記憶電路根據記憶 刖述資料記憶電路内的前述控制資料，將前述寫入控制电 壓施加於所選擇的記憶胞，記憶第一控制資料的前述資利 記憶電路檢測所選擇的記憶胞的寫入狀態是否已達第一乐 態’達到#，將控制資料變更成第二控制資料，記憶前却 第二控制資料的前述記憶胞記憶電路檢測所選擇的記憶 的寫入狀態是否已達第二狀態，達到時，將控制資料變 結 憶 擇 於 電 l·.--Γ----^~~--裝-------訂------線 (請先閱讀背面之注意事項再填寫本頁) -9 - 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇X297公釐） 經濟部中央標準局員工消費合作社印製 A 7 B7 五、發明説明（7 ) 成第三控制資料者。 ‘ 再者，就本發明所希望的實施形態而言，可舉如下者： (1) 前述第一狀態具有第一臨界電平，前述第二狀態具有 比前述第一臨界電平低的第二臨界電平。 (2) 前述資料記憶電路係由第一子資料電路及第二子資料 電路所構成，在第一子資料電路記憶第一邏輯電平的子資 料，在第二子資料電路記憶前述第一邏輯電平的子資料， 記憶前述第一控制資料，在第一子資料電路記憶前述第一 邏輯電平的子資料，在第二子資料電路記憶第二邏輯電平 的子資料，記憶前述第二控制資料，在第一子資料電路記 憶前述第二邏輯電平的子資料，在第二子資料電路記憶前 述第二邏輯電平的子資料，記憶前述第三控制資料。 (3) 前述資料記憶電路以第一及第二子資料電路之一方檢 測所選擇的記憶胞的寫入狀態是否已達前述第一狀態，以 第一及第二子資料電路之他方檢測所選擇的記憶胞的窝入 狀態是否已達前述第二狀態。 (4) 更具備整批檢測記憶於構成全部前述資料記憶電路的 第一及第二子資料電路内的全部子資料是否是前述第二邏 輯電平的電路。 (5) 前述記憶胞可記憶4値，前述第一及第二子資料電路分 別含有1個正反電路。 (6) 前述記憶胞可記憶3値，前述第一及第二子資料電路分 別含有1個正反電路。 關於本案第二發明之多値記憶體裝置，在寫入後進行的 -10- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） h---~1------f------訂------I (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（8 ) 寫入驗證時，要檢測某寫入狀態，只以1個子資料電路進 行感測動作。藉此，窝入驗證結果穩定，可實現可靠性高 的多値記憶體裝置。 [發明之實施形態] 以下，參照圖面説明本發明之實施形態。 圖1爲顯示本發明之多値記憶體裝置，具體而言係多値 記憶式反及（NAND)快閃記憶體之概略結構的方塊圖。 記憶胞陣列1係電可重寫資料的多數記憶胞配置成矩陣 狀而形成。此記憶胞陣列1含有各記憶胞連接於各行的多 數位元線和各記憶胞連接於各列的多數字元線，對於記憶 胞陣列1設置控制位元線的位元線控制電路2和字元線控 制電路6。 位元線控制電路2透過元線讀出記憶胞陣列1中的記憶 胞資料、透過位元線檢測記憶胞陣列1中的記憶胞狀態或 透過位7L線將寫入控制電壓施加於記憶胞陣列、中的記憶 胞而對記憶胞進行寫入。位元線控制電路2含有多數資料 記憶電路，將記憶胞之資料透過資料輸出入緩衝器4從資 料輸出入端子5輸出到外部，該記憶胞之資料係由爲行解 碼器3所選擇的的資料記憶電路所讀出。此外，將從外部 輸入資料輸出入端子5的寫入資料透過資料輸出入缓衝器 4作爲起始控制資料輸入爲行解碼器3所選擇的資料記憶 電路。爲了檢測記憶於位元線控制電路2所含的多數資料 ?己憶電路内的内容，設置資料檢測電路9。 字元線控制電路6選擇記憶胞陣⑴中的字元線，给與 C請先閱讀背面之注意事項再填寫本頁) 裝' 訂 線 -11 - 經濟·邓中央標準局員工消費合作社印裝 A7 ____ B7 五、發明説明（9 ) 讀出、寫入或抹除所需的電壓。 記憶胞陣列1、位元線控制電路2、行解碼器3、資料輸 出入缓衡器4、字元線控制電路6及資料檢測電路9爲控制 信號及控制電壓產生電路7所控制。控制信號及控制電壓 產生電路7爲從外部輸入控制信號輸入端子8的控制信號 所控制。此外，回應以資料檢測電路9檢測出的包含於位 元線控制電路2内的多數資料記憶電路的内容。 圖2爲在本發明之第一實施形態，顯示圖〗所示之記憶 胞陣列1及位元線控制電路2之結構例。 串聯連接4個記憶胞Μ的反及（NAND)型胞裝置一端透過 選擇電晶體s連接於位元線BL，他端透過選擇電晶體s連 接於共同源極線SRC。記憶胞M之控制閘極連接於字元線 WL ’ 2個選擇電晶體s分別連接於選擇閉_、。共有丄 條字元線WL的記憶胞！^形成頁（page)的單位，以4頁構成 1塊（block)。此處顯示2塊分，但也可以是任意整數，例 1024塊等。此外，位元線BL顯示〜肌4223的4224 條，但也可以是任意整數，例如2112條等。 一線控制％路2含有多數資料記憶電路丨〇。此處，對 於t條位元線BL設置1個資料記憶電路10，但也可以對於 {〜整/數條，例如J條、4條、6條或9條設置i個。信號 CSL爲行解碼器3之輪出信號’例如將記憶彡連接於位元 冰BL0和BL1的資料記憶電路1〇内的記憶胞資料根據csl〇 和CSL1輸出到資料輸出入缓衝器4。此外，例如根據CSL2 和 彳< 貝料輪出入緩衝器4將控制資料最初傳輸到連 本紙張尺度適用 —ιί I—1 —It ---. !, T------批衣丨 (請先閱讀背面之注意事項再填寫本頁 ;^τ 線 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（10 ) f於位元線BL2和BL3的資料記憶電路10。資料記憶電路10 讀出時’讀出連接於任何一方之位元線的記憶胞資科。此 外’窝入時，按照所記憶的控制資料將寫入控制電壓施加 於連接於任何一方之位元線的記憶胞。此外，檢測窝入狀 L時’檢測連接於任何一方之位元線的記憶胞的寫入狀 態。 圖3爲圖2所示之記憶胞μ和選擇電晶體S的截面圖。在 半導體基板11表面形成η型擴散層12。記憶胞Μ在半 導體基板1 1上透過絕緣膜1 3形成浮置閘1 4，再在其上透 過絕緣膜1 5形成成爲字元線wl的控制閘1 6。選擇電晶體 S在半導體基板1 1上透過絕緣膜1 7形成成爲選擇閘sg的 選擇閘18。 圖4爲將圖2所示之反及型胞裝置之結構和其兩端之2個 選擇電晶體一併顯示的截面圖。記憶胞Μ串聯連接4個， 一端透過選擇電晶體S連接於共同源極線SRC。他端透過 選擇電晶體S連接於位元線Bl。設所選擇的字元線例如爲 WL2 ’則寫入時，將2〇ν施加於所選擇的字元線WL2。將 10V給與非選擇字元線WL1、WL3及WL4。此外，將電源電 壓VCC給與選擇閘sgi。選擇閘SG2爲OV。 例如記憶4値的情況，窝入資料"1"、"2"、"3"時，使位 元線BL成爲〇v。藉此，在選擇記憶胞，將電子注入浮置 閘’臨界値變成正。寫入資料"〇"時，使位元線BL成爲電 源電壓VCC。這種情況，不將電子注入浮置閘。寫入資料 1 、2"、”3 ”時的位元線bl的電壓也可以不是〇v。例如也 -13- 本，-氏張尺度適用中_家標準（CNS )以規格（21Qx297公瘦） 1,.—_-------装------1r-------線 (請先閲讀背面之注意事^.#填寫本ΐο 經濟部中央標準局員工消費合作社印製 A 7 B7 五、發明説明⑴） 可以寫入資料"1"時使位元線BL的電壓成爲0.8 V，使窝入 資料"2"、"3”時的位元線BL的電壓成爲OV。這是因爲爲使 資料” 1"記憶而注入記憶胞Μ之浮置閘的電子量比爲使資 料"2"、”3"記憶而注入的電子少即可。此外，寫入資料 "1”、"2”、"3”時的位元線BL的電壓也可以分別不同。例如 也可以分別不同。例如也可以分別是0.8V、0.4V、0V。 抹除時，使基板的電壓Vsub成爲20V。此外，使選擇閘 SG1和SG2、共同源極線SRC、位元線BL也成爲20V。使抹 除的塊之字元線WL1〜WL4成爲0V，就從浮置閘放出電 子，臨界値變成負（資料"0 "的狀態）。使不抹除的塊之字 元線WL1〜WL4成爲20V，就不從浮置閘放出電子。 例如記憶4値的情況，使與資料”0"對應的記憶胞的臨界 値成爲0V以下，使與資料”1"對應的記憶胞的臨界値成爲 0.4V〜0.8V，使與資料"2"對應的記憶胞的臨界値爲 1.2V~1.6V，使與資料"3”對應的記憶胞的臨界値成爲 2.0V〜2.4V。讀出時，使選擇字元線WL2成爲Vread。使非 選擇線WL1、WL3及WL4成爲電源電壓VCC(例如3.3V)。使 選擇閘SG1和SG2也成爲VCC。共同源極線SRC爲0 V。 (1) 使Vread成爲0V，若選擇記憶胞記憶資料”1”、"2”或 ” 3”，則充電到VCC、成爲浮動狀態的位元線的電壓仍然 是VCC。若選擇記憶胞記憶資料"0"，則充電到VCC、成爲 浮動狀態的位元線的電壓降到0V。 (2) 使Vread成爲IV，若選擇記憶胞記憶資料"2"或"3”，則 充電到VCC、成爲浮動狀態的位元線的電壓仍然是VCC。 -14- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） ^ 批衣 訂 線 (請先閱讀背面之注意事項再填寫本頁) . 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（12 ) 若選擇記憶胞記憶資料”0"或"1”，則充電到VCC、成爲浮 動狀態的位元線的電壓降到0V。 (3)使Vread成爲1.8V，若選擇記憶胞記憶資料”3”，則充 電到VCC、成爲浮動狀態的位元線的電壓仍然是VCC。若 選擇記憶胞記憶資料"0"、”1"或"2”，則充電到VCC、成爲 浮動狀態的位元線的電壓降到0V。 如以上之（1)〜(3)，藉由檢測出使電壓Vread變化時的位元 線的電壓，以判斷記憶於記憶胞Μ内的資料。 圖5説明圖2所示之記憶胞陣列1和記憶胞電路1 0之更具 體結構例，著眼於位元線BLi和BLi+Ι，抽出一部分電路結 構而顯示。又，此處顯示4値記憶快閃記憶體之結構例。 即，在資料記憶電路1 0中設置分別含有正反電路的第 一及第二子資料電路20、21。具體而言，以p通道MOS電 晶體Qpl和Qp2及η通道MOS電晶體Qnl、Qn2、Qn4、Qn5、 Qn8構成第一子資料電路2 0。此外，以p通道MOS電晶體 Qp4和 Qp5 及η通道 MOS 電晶體 Qnl2、Qnl3、Qnl5、Qnl6、 Qnl9構成第二子資料電路21。第一及第二子資料電路 20、21分別於寫入時記憶第一及第二子資料，分別於讀出 時記憶第一及第二讀出子資料。p通道MOS電晶體Qp3及 Qp6分別重設第一及第二子資料電路20、21。一被重設， 第一子資料電路2 0内的節點Nai就成爲ΠΗ"電平。此狀態 係第一子資料電路2 0記憶” Γ之第一讀出子資料或"1 ”之第 一子資料的狀態。此外，一被重設，第二子資料電路2 1 内的節點Nai+Ι就成爲”H”電平。此狀態係第二子資料電路 __-15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） I,--.------批衣------1T------i (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 A7___m_ 五、發明説明（13 ) 21記憶”1”之第二讀出子資料或”1”之第二子資料的狀態。 第一子資料電路2 0内的節點Nai爲"L"電平的狀態，係第— 子資科電路2 0記憶"0"之第一讀出子資料或"〇"之第—子資 料的狀態。第二子資料電路2 1内的節點Nai+Ι爲"L"電平的 狀態，係第二子資料電路2 1記憶胞"0"之第二讀出子資料 或》〇"之第二子資料的狀態。 η通道MOS電晶體Qn6及Qnl7和第·一及第二子資料電路. 20、21分別電氣連接資料輸出入線I〇L、IOU。將來自行解 碼器3的輸出CSLi及CSLi+Ι分別给與各個閘極。例如CSLi 變成"Η” ’就電氣連接設於位元線BLi和BLi+1的資料記憶 電路1 〇之第一子資料電路2 0和資料輸出入線I0L。資料輸 出入線I〇L、IOU連接於資料輸出入缓衝器4，可在第一子 資料電路20設定子資料。或者可將第一子資料電路2〇之 讀出子資料輸出到資料輸出入緩衝器4。n通道MOS電晶 體Qn3及Qnl4分別在第一及第二子資料電路2〇、21預置"〇，' 之子資料。一被預置’第一子資料電路20内的節點Nai就 成爲"Ln電平。此外，一被預置，第二子資料電路2 1内的 節點Nai+Ι就成爲"L"電平。 η通道MOS電晶體Qn7及Qn8根據記憶於第一子資料電路 2 0内的第一子資料，控制位元線BLi或B L i + 1的電壓。此 外，η通道MOS電晶體Qnl8及Qnl9根據記憶於第二子資料 電路2 1内的第二子資料，控制位元線BLi或BLi+Ι的電壓。 η通道MOS電晶體Qn7及Qn9在第一子資料電路20記憶 "1"之第一子資料時，使位元線BU或BLi+Ι的電壓成爲 _-16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝. 釘 線 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（14 ) 0V。此外，η通道MOS電晶體Qnl8及Qn20在第二子資料電 路2 1記憶” 1"之第二子資料時，使位元線BLi或BLi+Ι的電 壓成爲0V。 η通道MOS電晶體QnlO及Qn21控制第一及第二子資料電 路20、21和位元線BLi或BLi+Ι的電氣連接。若信號BLC1爲 "H"，BLC2爲”L”，則電氣連接第一及第二子資料電路20、 21和位元線BLi。若信號BLC1爲"L"，BLC2爲"H"，則電氣 連接第一及第二子資料電路20、21和位元線BLi + Ι。 η通道MOS電晶體Qnll及Qn22控制位元線BLi和電壓 VBL1的電氣連接、位元線BLi+Ι和電壓VBL2的電氣連接。 若信號PRE1爲"H”，則電氣連接位元線BLi和電壓VBL1。若 信號PRE2爲”ΗΓ，則電氣連接位元線BLi+Ι和電壓VBL2。 信號 RST、STN1、SEN2、RD1、RD2、PROl、PR02、 PRST、BLC1、BLC2、PRE1、PRE2、電壓 VRP、VBL1、 VBL2爲控制信號及控制電壓產生電路7之輸出信號，在圖 2所示之資料記憶電路10全部爲共同。資料輸出入線IOL、 IOU連接於資料輸出入缓衝器4，在圖2所示之資料記憶電 路10全部爲共同。電壓VCC爲電源電壓，例如爲3.3 V。 第一及第二子資料電路20、21構成如下：記憶"(Γ或"1" 之子資料，另一方面分別作爲感測電路，回應位元線信號 之"Ηπ電平，將所記憶的"1”之子資料變更成"0”之子資料， 保持”0"之子資料。此外，第一及第二子資料電路20、21 構成如下：記憶”0"或1'1Π之讀出子資料，各自回應位元線 信號之"Η”電平，將所記憶的"1”之讀出子資料變更成"〇"之 -17- 本紙張尺度適用中國國家標準（CNS ) Α4規格（21ΌΧ297公釐） ^ 扣衣 訂 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（15 ) 讀出子資料，保持"0"之讀出子資料。 即，圖5所示之信號SEN1或SEN2成爲”H"，此時將位元 線BL之”H"電平傳輸到η通道MOS電晶體Qn5或Qnl6之閘 極，η通道MOS電晶體Qn5或Qni6就導通，使節點Nai或 Nai+Ι成爲"L"電平。藉此，將"1"之子資料或讀出子資料變 更成”0"之子資料或讀出子資料。"0"之子資料或讀出子資 料因節點Nai或Nai+Ι本來爲"L"電平而不被變更。此外， 隨著位元線BL之"L"電平而不被變更。此外，隨著位元線 BL之"L"電平，子資料或讀出子資料因n通道MOS電晶體 Qn5或Qni 6非導通而不被變更。又，第一及第二子資料電 路20、21不根據圖5所示之結構例，而使用具有如上述功 能的各式各樣電路，可同樣實現。 圖6顯示圖1所示之資料檢測電路9之具體結構例。係以 反相.器II、反及邏輯電路Gl、G2、G3所構成之電路，檢測 在資料記憶電路1 〇是否有"1"之控制資料。即使資料記憶 電路10之一記憶"1"之控制資料，信號FR1就成爲"H"。係 以反相！§· 12、反及邏輯電路G4、G5、G6所構成之電路，檢 測在資料記憶電路10是否有"2"之控制資料。即使資料記 檍電路10之一記憶"2”之控制資料，信號FR2就成爲"H"。 係以反及邏輯電路G7、G8、G9所構成之電路，檢測在資 料記憶電路1 〇是否有"3"之控制資料。即使資料記憶電路 10之一記憶3"之控制資料，信號FR3就成爲·Ή，'。信號DT 爲"Η"時，透過資料輸出入線i〇L、IOU檢測資料記憶電路 10之控制資料。信號DRSTB成爲"L”，就將信號FR1、 -18- 本纸張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） kw--- — .-----^------、玎-------# (請先閲讀背面之注意事項再填寫本頁) A7 . --一. ___ B7 五、發明説明（16 ) FR2、FR3重設成”L”。信號DT、DRSTB爲控制信號及控制 電壓產生電路7之輸出信號。使信號FR1、fR2、FR3反饋 到控制信號及控制電壓產生電路7。 圖7顯示δ己憶於I己憶胞内的4値資料讀出動作。此處顯 不選擇位兀線BLO、BL2、…、BLi、.._BL4222(顯示BLi作爲 代表），選擇字元線WL2的情況。若將記憶電平限制在3電 平，則可容易實施3値記憶。電壓VBL1、VBL2爲讀出之間 0V 〇 首先，仏號BLC1成爲"H"而選擇位元線BLi(tl)。根據信 唬RST，在第一及第二子資料電路2〇、21設定q "之各個第 一及第二頡出子資料（tl〜t2)。電壓vrp成爲電源電壓vcc (tl)。 信號PRE1成爲"L"而分開位元線BLi和電塵VBLl(t3)。信 號PR02成爲"H"(t3) ’位元線BLi爲第二子資料電路2 1所充 電到1Ή"電平（t3〜t4)。接著，使所選擇的塊之選擇閘SG1和 SG2及非選擇字元線WL1、3、4成爲電源電整vcc，使選擇 字元線WL2成爲1 · 8 V(t4)。 . 此處’將記憶於記憶胞Μ内的資料和臨界値之關係顯示 於表1 〇 Κ--.------i------I.玎------# (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 [表1] 記憶胞之資料 記憶胞之臨界値 0 0V以下 1 0.4 V 〜0 . 8 V 2 1.2 V〜1 · 6 V 3 2.0 V~2.4 V -19- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央標準局員工消費合作社印掣 A7 B7 五、發明説明(17 ) 選擇字元線WL2變成1.8V，僅記憶胞記憶"3"資料的情 況，位元線BLi仍然是"H"(圖7之（1))。此外的情況，位元 線BU成爲"L"(圖7⑺）。接著，使信號SEm和SEm成爲 ”H"，感測已調位元線BLi的電壓而讀出（t5〜t6)。僅記憶胞 記憶資料的情況，第—及第二子資料電路2〇、21之第 及弟一謂出子 >料都成爲110"。此外的情況，第_一及第 二讀出子資料仍然是"Γ。 k號PRE1成爲"H"( t6〜t7)，將位元線BLi重設成ον。其 後’ k號PR02成爲"H"(t7〜t8)，僅第二讀出子資料爲"r的 情沉，位元線BLi爲電壓VPR所充電到"H"電平（t&〜t8)。記 隐於第二子資料電路2 1内的第二讀出子資料爲”的情 況’位元線BLi仍是"L"電平（圖7之（5))。接著，使所選擇 的塊之選擇閘SG1和SG2及非選擇字元線WL1、3、4成爲電 源電壓VCC，使選擇字元線WL2成爲1.0V(t8)。 選擇字元線WL2變成1.0V，僅記憶胞記憶"2"資料的情 況’位元線BLi仍然是"H"(圖7之（3))。記憶胞記憶"1”或"〇” 資料的情況，位元線BLi成爲"L"(圖7之（4))。接著，使信號 SEN2成爲"H"，感測已調位元線BLi的電壓而讀出（t9〜tlO)。 僅記憶胞記憶"2"資料的情況，第二讀出子資料從”丨”變成 "〇"。記憶胞記憶"1"或"0"資料的情況，第二讀出子資料仍 然是"Γ。記憶胞記憶"3”資料的情況，第二讀出子資料已 是"0"。 信號PRE1成爲"H"(tl0〜til)，將位元線BLi重設成0V。其 後，信號PR〇2成爲”H"(tll〜tl2)，僅第二讀出子資料爲ΠΓ ___-20- 本纸張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） k—J------裝------訂——^----線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印掣 A7 _— B7 五、發明説明（18 ) 的情況，位元線BLi爲電壓VRP所充電到，Ή"電平 (tl 1〜tl2)。記憶於第二子資料電路2 1内的第二讀出子資料 爲"〇”的情況，位元線BLi仍然是"L"電平（圖7之（8)) ^接 著，使所選擇的塊之選擇閘SG1和SG2及非選擇字元線 WL1、3、4成爲電源電壓VCC，使選擇字元線WL2成爲 〇V(tl2)。 選擇字元線WL2變成0V，僅記憶胞記憶"丨，，資料的情況， 位元線BLi仍然是"H"(圖7之（6))。記憶胞記憶”〇"資料的情 況’位元線BLi成爲"L"(圖7之⑺）。接著，使信號纪见成 爲"H"，感測已調位元線BLi的電壓而讀出（tl3〜U4)。僅記 憶胞記憶”1"資料的情況，第一讀出資料從"丨"變成"〇"。記 憶胞記憶"0"資料的情況，第一讀出資料從"Γ，。記憶胞記 憶"3”資料的情況，第一讀出資料已是從„〇"。記憶胞記憶 ”2"資料的情況，位元線BLi的電壓不取決於記憶胞，而爲 "L" ’所以第一讀出子資料仍然是"1"。 信號CSLi和CSLi+Ι變成ΠΗ"，就將第一讀出子資料輪出 到資料輸出入線IOL而透過資料輪出緩衝器4從資料輪出 入端子5輸出到外部。此外，將第二讀出子資料輸出到資 料输出入線IOlJ而透過資料輸出缓衝器4從資料輸出入端 子5輸出到外部。按照r爲行解碼器3所選擇的信號CSL，可 輸出任意行位址之第一和第二讀出子資料。 碩出動作中，非選擇位元線BLi+Ι爲電壓VBL2所固定。 此處爲0V。 · 表2顯示記憶胞之4値資料和第一及第二讀出子資料之 -21 - 本紙張^^度適用中國國家;4準（CNS ) A4規格（210X；297公釐） l·--;------裝-------訂------線 (請先閱讀背面之注意事項再填寫本頁' 5、發明説明（19

記憶胞之資料 0 1 2 3 圖8顯示對資。憶電^ 動作。此處顯示選擇位元線BL0、BL2、BL. 寫入 (顯示BLi作爲代表），選擇字元線wl2的情丫若 電平限制在3電平，則可容易實施3値記惊。將Μ 資:：=位元線BU所具備之資料記憶電路Η)的控制 又疋。將弟一子資料電路2〇之起始 到資料輸出入線I0L，信號加變成"H"，在第一子 路2〇記憶起始子資料。同時，將第二子資料電路21之起 始子資料傳輸到資料輸出入線獅，信號咖出變成"H" 制 在第一子資料電路2 1記憶起始子資料《此時，起始控 資料和起始子資科之關係顯示於以下之表3。 [表3] 經濟部中央標準局貝工消费合作社印¾

起始控制資科 第一子資料電路 之起始子資料 |第二子資料電路 之起始子資料 0 1 1 0 0 0 2 1 1 3 0 _!__ 此處’在全部起始控制資料設定以前，最好使信號PRST 22 A7 A7 經濟部中央標準局員工消費合作社印製 B7 五、發明説明（2〇 ) 成爲"H"而將全部資料記憶電路10之控制資料預先設置 (preset)在”0"。如隨後説明，由於不根據控制資料"〇”使記 憶胞Μ的狀態變化，所以2112個資料記憶電路10中，只在 所希望的資料記憶電路10從外部設定起始控制資料即可。 當然也可以在2112個全部資料記憶電路10從外部設定起始 控制資料。 在窝入動作方面，首先信號BLC1成爲ΠΗ"而選擇位元線 BLi(tl)。信號DRSTB成爲"L"而重設資料檢測電路9 (tl~t2)。 電壓VBL1成爲VCC，透過η通道MOS電晶體Qnll將選擇位 元線BLi充電到VCC，其後信號PRE1成爲"L"，使選擇位元 線BLi成爲浮動（t2〜t3)。此外，電壓VBL2成爲VCC，透過 η通道MOS電晶體Qn22將非選擇位元線BLi + Ι充電到VCC (t2〜t3)。此外，使選擇閘SG1和字元線WL1-4成爲VCC (t2〜t3)。 信號PR01和PR02成爲”Ηπ，若第一或第二子資料之任一 子資料爲” 1"，則以η通道MOS電晶體Qn9或Qn20使選擇位 元線BLi成爲0V(t3)。此結果，位元線BLi於控制資料爲"(Γ 時變成VCC，於控制資料爲” 1π、"2”或"3"時變成0V。使選 擇字元線WL2成爲20V，使非選擇字元線成爲10V而根據控 制資料開始對記憶胞之浮置閘的電子注入（t3)。位元線BL 爲0V時，記憶胞之通道和字元線間的電位差爲20V，發生 電子注入。位元線BL爲VCC時，記憶胞之通道和字元線間 的電位差小，所以實際上不發生電子注入。 使選擇字元線WL2成爲20V之間（t3〜t7)，檢測記憶於資 -23- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 批衣 訂 線 (請先閱讀背面之注意事項苒填寫本頁) 經濟部中夬榡準局員K消費合作、社印製 A7 ' ____B7 _ . 五、發明説明（21 ) 料記憶電路10内的控制資料。爲行解碼器3所從CSLO和 CSL1到CSL4222和CSL4223依次選擇，透過資料輸出入線 IOL和IOU將控制資料傳到資料檢測電路9。作爲一例，圖 .8顯示選擇CSLi和CSLi+Ι的情沉。CSLi和CSLi + Ι成爲 "H"(t4〜t5)，將控制資料輸出到資料輸出入線IOL和IOU， 信號DT成爲"H"，就以資料檢測電路9檢測控制資料 (t5〜t6)。如果資料記憶電路1 〇中即使1個記憶資料"1"，信 號FR1就成爲"Ηπ。如果資料記憶電路10中即使1個記憶資 料Π2Π，信號FR2就成爲ΠΗ”。如果資料記憶電路1 〇中即使1 個資料記憶”3"，信號FR3就成爲"Η"。 使字元線WL1〜4降到VCC(t7〜t8)後，電壓VBL2成爲0V， 信號PRE1成爲，，將位元線BLi和BLi+Ι重設成 0V(t8〜t9)。電壓VBL1爲〇v。此外，也將字元線WL1〜4重設 成 0V(t8〜t9)。 使字无線WL1〜4降到VCC(t7〜t8)後，電壓VBL2成爲0V，信 號PRE1成爲"Η"，將位元線BLi和BLi+Ι重設成Ov(t8~t9)。電 壓VBL1爲0V。此外，也將字元線WL1〜4重設成〇V(t8〜t9)。 圖9顯示按照圖8所示的時間tl〜t9進行的寫入動作後的 檢測δ己憶胞窝入狀態的窝入驗證動作。此處顯示選擇位元 線 BL0、BL2、. 、BLi、…、BL4222(顯示 BLi作爲代表）， 選擇字元線WL2的情況。電壓B VL1和VBL2爲0 V。若將記 憶電平限制在3電平，則可容易實施3値記憶。 首先’信號PRE1成爲"L”而分開位元線BLi和電壓VBL1， 位tg線BLi成爲〇v的浮動狀態（u)。同時，信號blCI成爲 -^2rr.__-24- 紙張尺度適财賴家襟準（CNS ) A4規格（21GX297公釐）

Ln--1------¾------IT-----：--.^ (請先閱讀背面之Vi'意事嗔再填寫本頁) A7 A7 經濟部中央標準局員工消費合作社印製 B7 五、發明説明（22 ) "H"而選擇位元線BLi( tl)。 電壓VRP成爲電源電壓VCC(t2)，信號pR〇2成爲"H"(t3)， 與圮憶"3"及"2"之控制資料的資料記憶電路i 〇對應的位元 線BLi爲η通道MOS電晶體Qn20所充電到"η"電平（t3〜t4)。 與圮憶”1"及"0”之控制資料的資料記憶電路1〇對應的位元 線BLi仍然是"L1’電平。接著，使所選擇的塊之選擇閘SGi 和SG2非選擇字元線WL1、3、4成爲電源電壓VCC，使選擇 字元線WL2成爲2V(t4)。選擇字元線WL2變成2.0V，若與 記憶"3"之控制資料的資料記憶電路1〇對應的記憶胞達到 圮憶π3"資料的狀態，則位元線BLi仍然是"η"(圖9之〇)。 若與記憶"3"之控制資料的資料記憶電路丨〇對應的記憶胞 未達到記憶"3"資料的狀態，則位元線BLi變成"L"(圖9之 (2))。由於與記憶”2"之控制資料的資料記憶電路1〇對應的 記憶胞不達到記憶"3"資料的狀態，所以位元線BLi變成 "L"(圖9之（2))。與記憶”1"及"〇"之控制資料的資料記憶電 路10對應的位元線BLi仍是"L”（圖9之（3))。接著，使信號 SEN1和SEN2成爲"H”，感測已調位元線BLi的電壓而讀出 (t5〜t6)。僅與記憶"3"之控制資料的資料記憶電路1〇對應的 記憶胞達到記憶"3"資料的狀態的情況，第一及第二子資 料電路20、21之第一及第二子資料都成爲"0"，將控制資 料變更成n0"。此外的情況，保持第一及第二子資料。從 時間t2到t6是資料"3"的驗證讀出。 信號PR01和RD1成爲，與記憶"2"及"0"之控制資 料的資料記憶電路10對應的位元線BLi爲第一子資料電路 -25- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） l·—τ—----裝丨-----訂------線 (請先閲讀背面之：意事¾.再填寫本頁} A7 B7 五、發明説明（23 ) 經濟部中央標準局員工消費合作社印製 I---r------裝-- (請先閱讀背面之㊆意事^再填寫本頁) 線 2 0所充電到"H"電平（t7~t8)。使與記憶"3 "及"1"之控制資 料的資料記憶電路1 〇對應的位元線BLi以第一子資料電路 2 〇成爲"L"電平（t7〜t8)。接著，使所選擇的塊之選擇閘 —SG1和SG2及非選擇字元線WL1 ' 3、4成爲電源電壓VCC， 使選擇字元線WL2成爲1.2V(t8)。選擇字元線WL2變成 1.2V，若與記憶"2"之控制資料的資料記憶電路1 〇對應的 記憶胞達到記憶'·2"資料的狀態，則位元線BLi仍然是，Ή” (圖9之（4))。若與記憶"2"之控制資料的資料記憶電路1〇對 應的記憶胞未達到記憶"2"資料的狀態，則位元線BLi變成 "L"(圖9之（5))。若與記憶”〇"之控制資料的資料記憶電路 1〇對應的記憶胞達到記憶"2”或"3”資料的狀態，則位元線 BLi仍然是"η"(圖9之（4》。若與記憶”〇”之控制資料的資料 1己憶電路1〇對應的記憶胞未達到記憶”2"資料的狀態，則 位元線BLi變成"L"(圖9之（5))。與記憶"3"及"1"之控制資料 的資料記憶電路10對應的位元線BLi仍然是"L"(圖9之 ⑷）。接著，使信號SEN2成爲"H"，感測已調位元線BLi的 電壓而讀出（t9〜tl0)。僅與記憶"2"之控制資料的資料記憶 電路10對應的記憶胞達到記憶"2"資料的狀態的情況，第 二子資料電路21之第二子資料成爲"〇，·，將控制資料變更 成"〇"。此外的情況，保持第二子資料。從時間t 7到tlO是 資料"2"的驗證讀出。 將PR02和RD2成爲"H"(tl 1)，與記憶"Γ及之控制資料 的資料記憶電路10對應的位元線BLi爲第二子資料電路2 1 所充電到"H"電平（til〜tl2)。使與記憶”3"及"2"之控制資料 -26- 本纸張尺度適用中國國家標準（CNS ) A4規格（21〇χ 297公楚） 經濟部中央標準局員工消費合作社印掣 A7 —-—： ___ B7____ 五、發明説明（¾ ) 的資料記憶電路10對應的位元線BLi以第二子資料電路2 i 成爲"L"電平（til〜tl2)。接著，使所選擇的塊之選擇閘sgi 和802及非選擇字元線WL1、3、4成爲電源電壓VCC，使選 擇字元線WL2成爲0_4(tl2)。選擇字元線WL2變成0.4V，若 與記憶"1"之控制資料的資料記憶電路1〇對應的記憶胞達 到5己憶”1"資料的狀態，則位元線BLi仍然是"H"(圖9之 (7))。若與記憶T之控制資料的資料記憶電路10對應的記 憶胞未達到記憶"1"資料的狀態，則位元線BLi變成"L"(圖 9 I (8))。若與記憶"〇"之控制資料的資料記憶電路1〇對應 的記憶胞達到記憶"Γ，、"2"或"3"資料的狀態，則位元線 BLi仍然是"η"(圖9之⑺）。若與記憶"〇"之控制資料的資料 ξ己憶電路10對應的記憶胞未達到記憶"丨„資料的狀態，則 位元線BLi仍是"L"(圖9之（8))。與記憶"3"及"2"之控制資 料的’k料1己憶電路10對應的位元線BLi仍是"L"(圖9之 ⑼）。接著，使信號SEN1成爲"H"，感測.已調位元線BU的 電壓而讀出（tl3〜tl4)。僅與記憶之控制資料的資料記 憶電路10對應的記憶胞達到記憶"i"資料的狀態的情沉， 第一子資料電路2 0之第一子資料成爲"〇"，將控制資料變 更成"0"。此外的情況，保持第一子資料。從時間tl丨到tl4 是資料·，1”的驗證讀出。 在時間tl5，使信號PRE1成爲” H"，使Βΐχι成爲"L" ’寫 入驗證結束，在窝入驗證動作，從記憶胞之寫入狀態如表 4變更記憶於資料記憶電路1〇内的控制資料。 '27- 尽紙張尺度迺用宁國國豕標準（CNS ) A4規格（210x297八髮；） ； . 裝 訂 ^ 線 {請先閱讀背面之a意事巩再填寫本頁) A7 B7 五、發明説明（25 [表4] 記憶胞寫入狀態 窝入驗證前的 控制資料 窝入驗證後的 控制資料 0、1、2或3 0 0 未達1 1 1 1 1 0 未達2 2 2 2 2 0 未達3 3 3 3 3 0 因此，藉由重複圖8之tl〜t9所示的寫入動作和圖9所示 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印繁 (5) 要只執行資料”2"的驗證讀出、 圖9所7^的定時圖省略時間t2~t6。 (6) 要只執行資料"2”的驗證讀出， 的寫入驗證動作到全部控制資料變成”〇”，以進行對記憶 胞Μ的資料窝入（程式）。但是，實際上如下選擇地執行資 料"3”的驗證讀出、資料”2"的驗證讀出、資料"的驗證 讀出。 (1) 要執行資料"3"的驗證讀出、資料"2"的驗證讀出、資料 ”1"的驗證讀出全部，如圖9所示，進行寫入驗證動作。 (2) 要只執行資料"3"的驗證讀出、資料"2"的驗證讀出，從 圖9所示的定時圖省略時間tll〜tl4。 (3) 要只執行資料"3"的驗證讀出、資料"丨"的驗證讀出，從 圖9所示的定時圖省略時間t7〜tl〇。 ⑷要只執行資料"3”的驗證讀出，從圖9所示的定時圖省 略時間t7〜tl4。 資料"1"的驗證讀出，從 從圖9所示的定時圖省 __________ -28- 本紙張尺度適用中國國家縣（CNS ) A4規格（2丨Q X 297公楚） 經濟部中央標準局員工消費合作社印掣 A7 B7 五、發明説明（26 ) 略時間t2〜t6和tll~tl4。 (7)要只執行資料” 1"的驗證讀出，從圖9所示的定時圖省 略時間t2〜tlO。 圖1 0顯示在本發明第一實施形態，對於多値記憶體裝 置的程式的詳細流程。以圖1所示之控制信號及控制電壓 產生電路7控制此程式流程。 程式根據輸入控制信號輸入端子8的程式啓動命令開 始。重設設於控制信號及控制電壓產生電路7内的計算變 變IWT的計數器電路，使IWT成爲0(S1) 〇將輸入資料輸出 入端子5的4224位元分的起始控制資料載入資料記憶電路 10(S2)。 資料載入後，進行寫入動作，此時只遞增1變數IWT(S3)。 調查資料檢測電路9之輸出FR3是否"H"(S4)。若資料檢測 電路9之輸出FR3是”Ηπ且資料”3"留在資料記憶電路10，則 調查變數IWT是否是所預先決定的W3以上C S5)。若變數 IWT爲W3以上，則進行資料"3"的驗證讀出（S6)。若FR3爲 "L"或變數IWT比W3小，則省略資料"3"的驗證讀出。 接著，調查資料檢測電路9之輸出FR2是否是"H"(S7)。若 資料檢測電路9之輸出FR2是1Ή"且資料"2”留在資料記憶 電路10，則調查變數IWT是否是所預先決定的W2以上 (58) 。若變數IWT爲W2以上，則進行資料”2"的驗證讀出 (59) 。若FR2爲” Ln或變數IWT比W2小，則省略資料π2"的驗 證讀出。 接著，調查資料檢測電路9之輸出FR1是否是”H"(S10)。 -29- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） l·--τ------裝------ΐτ------i (請先閲讀背面之泫意事現再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 ---------B7 五、發明説明（27 ) 若資料檢測電路9之輸出FR i是，，H"且資料"i "留在資料記 憶電路ίο，則調查變數IWT是否是所預先決定的wi以上 (sii)。若變數IW1^W1以上，則進行資料"r的驗證讀出 (S12)。若FR1爲"L"或變數IWT比W]hj、，則省略資料"的 驗證讀出。

接著，若資料檢測電路9之輪出FR3、FR2、fri全部爲 L ’則私式結束（S13、S14、S15)。若資料檢測電路9之輸 出FR3、FR2、FR1中即使i個有，Ή”，則再回到窝入動作 (S3)。變數IWT每增加1個，就使施加於所選擇的字元線的 寫入時的電壓（圖8所示之時間〇到t7之間的選擇字元線的 電壓）各增加0.4V，被進行"Γ ' "2"、"3"寫入的記憶胞M 之臨界値大致各上升G.4V下去。如下決^所預先決定的

Wl ' W2、W3 〇 圖11顯示記憶胞Μ之窝入特性之例。橫軸爲寫入動作次 數IWT。從軸顯示窝入動作次數IWT後的最易窝入記憶胞 (白圈）和最難寫入記憶胞（黑圈）的臨界値。最易寫入記憶 胞的臨界値於第一次的寫入動作後達到丄ov。此時，最難 寫入§己憶胞的臨界値爲_；! 5V。由於寫入動作次數每増加工 個，選擇丰元線的窝入時的電壓就各增加〇 ,所以記憶 胞的臨界値也大致各上升〇.4v。 在第一次的寫入動作後，哪個記憶胞的臨界値也不達到 0.4V，所以資料"3"、資料”2"、資料”〗"的驗證讀出全部不 需要。在第二次以後，最易寫入記憶胞的臨界値超過 0.4V，所以而要資料” 1"的驗證讀出。因此，w ι可預先決 -30- 本纸張尺度適用中國國家標準（CNS〉A4規格（210X 297公藍） * n 裝 訂 線 (請先閲讀背面之〖；！一意事項"再填寫本頁} B7 五、發明説明（28 請 先 閱 讀 背 意 事 項-再 填 I裝 Έ 定爲2。在第四次以後，最易寫入記憶胞的臨界値超過 1.2V，所以需要資料"2，，的驗證讀出。因此，W 2可預先決 定爲4。在第六次以後，最易寫入記憶胞的臨界値超過 2.0V，所以需要資料"3，，的驗證讀出。因此，W 3可預先決 定爲6 〇 訂 第六次的寫入動作後，就連最難寫入記憶胞的臨界値也 超過0.4V。因此，至少IWT=7以後，資料檢測電路之輸出 FR1成爲"L"，已經無需資料"1”的驗證讀出。第八次的寫 入動作後，就連最難寫入記憶胞的臨界値也超過1.2 V。因 此，至少IWT=9以後，資料檢測電路之輸出？尺2成爲nL”， 已經無需資料"2”的驗證讀出。第十次的寫入動作後，就 連最難寫入記憶胞的臨界値也超過2.0V。因此，至少 IWT=11以後，資料檢測電路之輸出FR3成爲"L”，如此一 來，若FR1、FR2、FR3全部成爲"L"，則如圖1 0所示，程 式結_束。 線 經濟部中央標準局員工消費合作社印製 圖1 2顯示圖1所示之資料檢測電路9之變形例。鄰接或 接近圖2所示之資料記憶電路10之各個設置η通道MOS電 晶體 Qn23、Qn24、Qn25、Qn26、Qn27、Qn28、Qn29、 Qn30。在Qn23之閘極連接圖5所示之第二子資料電路21之 節點Nai+Ι。在Qn24之閘極連接圖5所示之第一子資料電路 2 0之節點Nai。在Qn25之閘極連接圖5所示之第二子資料 電路2 1之之節點Nai+Ι。在Qn26之閘極連接圖5所示之第 一子資料電路20之之節點Nai。在Qn27之閘極連接圖5所 示之第二子資料電路2 1之之節點Nai+Ι。在Qn28之閘極連 -31 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210'〆297公釐） 經濟部中央標準局員工消費合作社印聚 A7 ____B7 五、發明説明（29 ) 接圖5所示之第一子資料電路2 〇之節點Nai。在Qn29之閑 極連接圖5所示之第二子資料電路2 1之節點Nai+Ι ^在 Qn3 0之閘極連接圖5所示之第一子資料電路2 〇之節點 Nai ° 輸入反相器13的DECB成爲"L"，若反相器14、15之輸出打 爲”H"，則全部資料記憶電路〗〇之控制資料爲"〇，，。輸入反 相器I6的DEC1B成爲"L",若反相器17之輸出FR1爲"H"， 則至少1個資料記憶電路1〇之控制資料爲"丨"。輸入反相器 18的DEC2B成爲"L"，若反相器19之輸出FR2爲"H"，則至少 1個資料記憶電路10之控制資料爲"2"。輸入反相器11〇的 DEC3B成爲"L"，若反相器ill之輸出FR3爲"H"，則至少j 個資料記憶電路10之控制資料爲"3"。信號DECB、DEC1B、 DEC2B、DEC3B爲來自控制信號及控制電壓產生電路7的 信號。將信號PT、FR1、FR2、FR3反饋到控制信號及控制 或壓產生4路7 .。利用此圖1 2所示之資料檢測電路9，可 一批高速進行資料檢測。因此，不是如圖8所示寫入動作 時，而是在即將資料"2"的驗證讀出之前（圖9所示之時間 t6〜t7)，使信號DEC2B成爲"L"，調查信號FR2即可。在即 將資料Ml"的驗證讀出之前（圖9所示之時間u〇〜m)，使信 號DEC1B成爲"L"，調查信號FR1即可。此外，在圖9所示 之窝入驗證動作後，使信號DECB成爲，，L"，調查信號；pT， 則可1步進行圖1〇之步驟S13、S13、SB。因此，不需要無 用的1次分窝入動作，可更高速製作程式。 圖13顯示使用圖12所示之資料檢測電路9的程式流程。 -32- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之没意事項ί再填寫本頁} .裝. 訂 .線 經濟部中央標準局員工消費合作社印製 A7 ___B7__ 五、發明説明（3〇 ) 藉由分別使信號0£036、0丑02；6、0£(：1丑成爲"1/’，調查信 號FR3、FR2、FR1，以執行步驟S4、S7、S10。藉由使信號 DECB成爲"L"，調查信號PT，以執行步驟S13。此外，和 ..圖1 0所示之流程相同。 其次，圖1 4爲在本發明之第二實施形態，説明圖1所示 之記憶胞陣列1及位元線控制電路2之具體結構例的電路 圖。又，此處作爲多値記憶體裝置，顯示4値記憶 EEPROM之例。 在本發明第二實施形態之多値記憶體裝置方面，以時鐘 同步式反相器CI1和CI2及η通道MOS電晶體Qn33、Qn34、 Qn35構成資料記憶電路10中的第一子資料電路2 0。此 外，以時鐘同步式反相器CI3和CI4及η通道MOS電晶體 Qn40 ' Qn41、Qn42構成第二子資料電路21。這些第一及 第二子資料電路20、21分別在寫入時記憶第一及第二子資 料，分別在讀出時記憶第一及第二讀出子資料。第一子資 料電路2 0内的節點Nai爲"Ηπ電平的狀態，係第一子資料 電路2 0記憶” 1"之第一讀出子資料或” 1"之第一子資料的狀 態。此外，第二子資料電路2 1内的節點Nai+Ι爲"Ηπ電平 的狀態，係第二子資料電路21記憶”1"之第二讀出子資料 或"1"之第二子資料的狀態。第一子資料電路2 0内的節點 Nai爲"L"電平的狀態，係第一子資料電路2 0記憶"0”之第 一讀出子資料或”〇"之第一子資料的狀態。第二子資料電 路2 1内的節點Nai + Ι爲nL”電平的狀態，係第二子資料電路 2 1記憶"0"之第二讀出子資料或"0"之第二子資料的狀態。 _-33- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） --τ-------私衣-------πι------^ (請先閲讀背面之^一意事嘎再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（31 ) η通道MOS電晶體Qn32及Qn39和第一及第二子資料電路 20、21分別電氣連接資料輸出入線I〇L、IOU。將來自行解 碼器3的輸出CSLi及CSLi+Ι分別給與各個閘極。例如CSLi 變成，就電氣連接設於位元線BLi和BLi+1的資料記憶 電路1 0之第一子資料電路2 0和資料輸出入線IOL。資料輸 出入線IOL、IOU連接於資料輸出入缓衝器4，可在此第一 子資料電路20設定子資料。咸者可將此第一子資料電路 2 0之讀出子資料輸出到資料輸出入緩衝器4。 η通道MOS電晶體Qn36及Qn43控制第一及第二子資料電 路20、21和位元線BLi或BLi + Ι的電氣連接。若信號BLC1爲 'Ή1'且BLC2爲，，L"，貝|J電氣連接第一及第二子資料電路20、 21和位元線BLi。若信號BLC1爲nLn且BLC2爲’Ή"，則電氣 連接第一及第二子資料電路20、21和位元線BLi + Ι。 η通道MOS電晶體Qn37及Qn44控制位元線BLi和電壓 VBL1的電氣連接、位元線BLi+Ι和電壓VBL2的電氣連接。 若信號PRE1爲"H"，則電氣連接位元線BLi和電壓VBL1。 若信號，則電氣連接位元線BLi+Ι和電壓VBL2。 η通道MOS電晶體Qn31和QN38係信號PRST成爲"H”而在 第一及第二子資料電路20、21設定”0"之子資料。 透過位元線BLi或BLi+Ι傳輸顯示記憶胞Μ之資料或窝入 狀態的信號。在第一子資料電路2 0，時鐘同步式反相器 CI1作爲感測位元線BL之信號之邏輯電平的感測放大器起 作用，在第二子資料電路21，時鐘同步反相器CI3作爲感 測位元線BL之信號之邏輯電平的感測放大器起作用。在 -34- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐_) l·--r------f------、玎------線 (請先閲讀背面之Vi'意事嚷再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（32 ) 此例，時鐘同步式反相器感測位元線B]L之電壓絕對値作 爲邏輯電平，但也可以使用差動型（differential)感測放大 器等’這種情況，檢測和參考（reference)電壓之差作爲邏 輯電平。

圖15(a)、（b)顯示圖1 4所示之時鐘同步式反相器CI之具 體結構。圖15(a)爲示意圖，圖i5(b)爲其詳細電路圖。以^ 通道MOS電晶體Qn45*p通道m〇S電晶體Qp8所構成的反相 電路之輸入端子IN是輸出端子out。爲使此反相電路以信 號CLOCK和其反轉信號CLOCKB活化或鈍化，設置η通道 MOS電晶體Qn46和ρ通道MOS電晶體Qp7。使信號CLOCK以 ’Ή”、CLOCKB 以"L"活化，使信號 CLOCK 以"Ln、CLOCKB 以” 1^鈍化。 信號 SEN1、LAT1、SEN2、LAT2、PR01、PR02、BLC1、 BLC2 ' PRE1、PRE2、VRFY1、VRFY2、PRST、電壓 VBL1、 VBL2、VBEG、VFF爲控制信號及控制電壓產生電路7之輸 出信號，在圖2所示之資料記憶電路1〇全部爲共同。電壓 VCC爲電源電壓，例如爲3.3V。 第一及第二子資料電路20、21構成如下：記憶"〇"或"Γ 之子資料，分別回應位元線信號電平而將所記憶的”1" 之子資料變更成"0"之子資料，保持"0"之子資料。即，信 號PR01或PR02成爲"H"，在以時鐘同步式反相器CI1或CI3 感測位元線BL之電壓電平之前，根據第一或第二子資 料，以η通道MOS電晶體Qn34、35或Qn41、42調整位元線 BL之電壓電平。僅第一或第二子資料爲"0"的情況，使位 -35- 本紙張尺度適用中國國家標準（CNS )八4^格（210 X 297公釐) r 裝 訂 ^ 線 (請先閱讀背面2¾一意事嘎再填寫本頁) 經濟部中央標準局員工消費合作社印聚 A7 B7 五、發明説明（33 ) 元線BL之電壓電平成爲"ΕΓ。信號PR01或PR02成爲ι’Η"， 此時將位元線之"Η”電平傳輸到時鐘同步式反相器CI1或 CI3之輸入端子，就使節點Nal或Nai+Ι成爲電平。再 者，以時鐘同步式反相器CI2或CI4記憶"0”之子資料。 因此，不變更本來所記憶的"0"之子資料。另一方面， 本來所記憶的子資料爲"Γ的情況，位元線BL之電平爲"H" 時，變更成”0"之子資料而記憶，位元線BL之電平爲"Ln 時，保持"1"之子資料。又，第一及第二子資料電路20、 21不根據圖1 4所示之結構例，而使用具有如上述功能的 各式各樣電路，可同樣實現。 圖1 6及圖1 7顯示記憶於記憶胞内的4値資料讀出動作。 此處顯示選擇位元線BL0、BL2、…、BLi、...、BL4222(顯 示BLi作爲代表），選擇字元線WL2的情況。若將記憶電平 限制在3電平，則可容易實施3値記憶。此外，此處電壓 VBL2 爲 0 V，BLC2 爲"L"，PRE2 爲 Η，PRST 爲"L”，位元線 BLi+Ι爲0 V，所以.省略到圖1 6的顯示。 首先，電壓VBL1成爲1.3V而將位元線BLi充電到'Ή" (tl)。此外，信號BLC1成爲1Ή”而選擇位元線BLi(tl)。爲使 作爲感測放大器而動作的時鐘同步式反相器CI1和CI3的感 測靈敏度穩定，將電壓VFF固定在2V。接著，信號PRE1成 爲"L"而分開位元線BLi和電壓VBL1。接著，使所選擇的塊 之選擇閘SG1和SG2及非選擇字元WL1、3、4成爲電源電壓 VCC，使選擇字元線WL2成爲1.8V(t2)。 此處，將記憶於記憶胞Μ内的資料和臨界値之關係顯示 -36- 本紙張尺度適用中國國家標準（CNS ) Α·4規格（210Χ297公釐） —----------士队------丁------ Λ 0¾ Ί 备. (請先閲讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（34 於表5_。’ [表5]

記憶胞之資料 記憶胞之臨界値 0 0V以下 1 0.4V 〜0.8V 2 1.2V 〜1.6V 3 2_0V 〜2.4V 請 先 閱 讀 背 τέ 之 注， 意 事 % 再 填 I装 頁 π 線 選擇字元線WL2變成1 . 8，僅記憶胞記憶"3"資料的情 況，位元線BLi仍然是"H"。此外的情況，位元線BLi成爲 "L"。將選擇閘SGI、SG2、字元線WL1〜WL4重設成0V(t3) 後，信號SEN2和LAT2變成”L"而使時鐘同步式反相器CI3和 CI4鈍化（t4)。信號PR02變成”H"(t5)、信號SEN2變成"H” (t6)，就使時鐘同.步式反相器CI3活化，可感.測位元線BLi 的電壓。信號LAT1變成"Hn( t7)，就使時鐘同步式反應器 CI4活化，可鎖定所感測到位元線BLi之信號之邏輯電平。 信號ΡΕΌ1成爲"L”（ t8)，檢測記憶胞Μ之臨界値是否是1.8 V 以下的動作結束。僅記憶胞記憶"3”資料的情況，第二子 資料電路2 1之第一讀出子資料成爲”0"。此外的情況，第 二讀出子資料爲·· 1"。 經濟部中央標隼局員工消費合作社印製 接著，進入檢測記憶胞Μ之臨界値是否是O.OV以上的動 作。電壓VBL1成爲1.3V(t8)，信號PRE1成爲"Η"，就將位 元線BLi充電到nHn(t9)。接著，信號PRE1成爲"L”而分開位 元線BLi和電壓VBL1。其次，使所選擇的塊之選擇閘SG1 和SG2及非選擇字元線WL1、3、4成爲電源電壓VCC，使擇 字元線WL2成爲O.OV(tlO)。同時，使信號VRFY2成爲 -37- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） A7 B7 五、發明説明（35 ) 請 先 閱 讀 背 ιέ 之 注， 意 事 嗔， 再 填 I裝 頁 1.3V，η通道MOS電晶體Qn41導通。藉此，僅第二讀出子 資料爲"0"的情況，位元線BLi之電位因η通道MOS電晶體 Qn41、Qn42而變成"L"(tl0~tll)。 訂 選擇字元線WL2變成0.0V，僅記億胞記憶"1”或”2"資料 的情況，位元線BLi仍然是"H"。此外的情況，位元線BLi 成爲"Ln。將選擇閘SGI、SG2、字元線WL1〜WL4重設成 OV(tll)後，信號SEN1和LAT1變成"LM而使時鐘同步式反相 器CI1和CI2純化（tl2)。信號PR01變成，Ή，，（ί13)，信號SEN1 變成'Ή”（ tl4)，就使時鐘同步式反相器CI1活化，可感測位 元線BLi的電壓。信號LATi變成”H”（tl5)，就使時鐘同步 式反相器CI2活化，可鎖定所感測到的位元線BLi之信號之 邏輯電平。信號PR01成爲"Ln(tl6)，檢測記憶胞Μ之臨界 値是否是0.0V以上的動作結束。僅記憶胞記憶” 1"或"2”資 料的情況，第一子資料電路2 0之第一讀出子資料成爲 "0”。此外的情況，第一讀出子資料爲"1"。 線 經濟部中央標準局員工消費合作社印家 接著，進入檢測記憶胞Μ之臨界値是否是1.0V以上的動 作。電壓VBL1成爲1.3V(tl6)，信號PRE1成爲”ΗΠ，就將位 元線BLi充電到"H”(tl7)。接著，信號PRE1成爲"L1’而分開 位元線BLi和電壓VBL1。其次，使所選擇的塊之選擇閘 SG1和SG2及非選擇字元線WL1、3、4成爲電源電壓VCC , 使選擇字元線WL2成爲1.0V(tl8)。 . 選擇字元線WL2變成1.0V，僅記憶胞記憶"3"或"2"資料 的情況，位元線BLi仍然是"H"。此外的情況，位元線BLi 成爲”L"。將選擇閘SGI、SG2、字元線WL1〜WL4重設成 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 經濟部中央標準局員工消費合作社印製 五、發明説明（36 ) 〇V(tl9)後，信號SEN2和LAT2變成”L"而使時鐘同步式反相 益CI3和CI4鈍化（t20)。信號PR〇2變成"H"(t21)，信號SEN2 父成H (t22) ’就使時鐘同步式反相器CI3活化，可感測位 疋線BLi的電壓。信號lat2變成，，H”(t23)，就使時鐘同步式 反相器CI4活化，可鎖化所感測到的位元線BLi之信號之邏 輯兒平。信號PR〇2成爲"L"(t24)，檢測記憶胞μ之臨界値 是否是1.0V以上的動作結束。僅記憶胞記憶"3"或"2"資料 的情況，第二子資料電路2 1之第二讀出子資料成爲"〇"。 此外的情況，第二讀出子資料爲"i ·，。 信號BLC1成爲"L"，信號PRE1成爲"H"，電壓VFF成爲 VCC，將記憶胞皿之資料作爲讀出資料記憶於資料記憶電 路10的動作結束。 信號GSLi、CSLi+Ι變成”H”（t26),就將第一讀出子資料 輸出到資料輸出入線IOL，將第二讀出子資料輸出到資料 輸出入線IOU而透過資料輸出缓衝器4從資料輸出入端子$ 輸出到外部。 表6顯示記憶胞之4値資料和第一及第二讀出子次 關係。 貝竹< [表6 記憶胞之資料 第一讀出子資料 ~^^------__ 弟一謂出子資料 0 1 1 1 0 1 2 0 0 3 1 0 圖1 8顯示對資料記憶電路77的控制資料'胃 -39- 張尺度國家標準（CNS ) A4規格（11^297公釐 -、發明説明（37 A7 B7 動作。此處顯示選擇位元線BLO、BL2、…、BLi、.、 BL4222(顯示BLi作爲代表），選擇字元線WL2的情況。若 將記憶電平限制在3電平，則可容易實施3値記憶。 如下進行對位元線BLi所具備之資料記憶電路1 〇的控制 資料起始設定。將第一子資料電路2 〇之起始子資料傳輸 到資料輸出入線IOL，將第二子資料電路21之起始子資料 傳輸到資料輸出入線IOU，信號CSU+1變成"H"，在第一及 第二子資料電路20、21記憶起始子資料。改變信號cSL的 選擇，在任意數的資料記憶電路1 〇設定起始控制資料。 此時’起始控制資料和起始子資料之關係顯示於以下之表 7 〇 [表7] 起始控制資料 第一子資枓電路 之起始子資料 第二子資料電路 之起始子資料 0 0 0 1 1 0 2 1 1 3 0 1 此處，在全部起始控制資料設定以前，最好使信號pRST 成爲"Η"而將全部資料記憶電路1〇之控制資料重設成"〇„。 如隨後説明，由於不根據控制資料"〇"使記憶胞Μ的狀態 變化’所以2112個資料記憶電路10中，只在所希望的資料 記憶電路ίο從外邵設定起始控制資料即可。信號SEN1爲 ”H"、LAT1 爲，Ή"、VRFY1 爲"L”、SEN2 爲"H"、latm"h”、 VRFY2爲"L”、電壓VREG爲〇V、VFF爲VCC，所以到圖18的 L---Γ-------裝------訂------線 (請先閱讀背面之^一意事¾.再填寫本頁) 經濟部中央標準局員工消費合作社印製 紙 -40- 長尺度適用中國國家標準（CNS ) A4規格（21〇><297公瘦） 經濟部中央標準局員工消費合作社印製 A7 ' B7 五、發明説明（38 ) 顯示省略。 在窝入動作方面，首先信號PRE1成爲"L"而分開位元線 BLi和電壓VBLl(tl)。同時，信號BLC1成爲"H"而選擇位元 線BLi( tl)。此外，信號DRSTB成爲"L"而重設資料檢測電 路9 (tl~t2)。電壓VBL2成爲VCC，透過η通道MOS電晶體 Qn44將非選擇位元線BLi+1充電到VCC(t2〜t3)。此外，信 號PR01成爲”H"，按照第一子資料將選擇位元線BLi充電 (t2〜t3)。此時，將位元線BLi於控制貴料爲"0"或"3"時充 電到VCC，於控制資料爲”Γ爲"2"時使其成爲0V。此外， 使選擇閘SG1和字元線WL1〜4成爲VCC(t2〜t3)。選擇閘SG2 仍然是0V。此後，信號DR02成爲1.8V，按照第二子資料 變更選擇位元線BLi的電壓（t3)。第二子資料爲”0”時，將 預先爲0V的位元線BLi充電到比1.8 V低η通道MOS電晶體 Qn40之臨界値（例如1 V)分的0.8V。第二子資料爲"0"時， 預先爲VCC的位元線BLi因η通道MOS電晶體Qn40非導通而 仍然是VCC。第二子資料爲”1"時，因η通道MOS電晶體 Qn40導通而位元線BLi爲0V。 此結果，位元線BLi於控制資料爲"0”時變成VCC，於控 制資料爲"1"時變成0.8 V，於控制資料爲"2”時變成OV，於 控制資料爲"3"時變成0V。使選擇字元線WL2成爲20V，使 非選擇字元線成爲10.V，根據控制資料開始對記憶胞之浮 置閘的電子注入（t3〜t7)。位元線BL爲0V時，記憶胞之通道 和字元線間的電位差爲20V，發生電子注入。位元線BL爲 0.8V時，記憶胞之通道和字元線間的電位差爲19.2V，發 -41 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） !r--7------私衣-------,1T-------0 (請先閲讀背面之注意事ίχ再填寫本頁) 經濟部中央標準局員工消費合作衽印製 A7 B7 五、發明説明（39 ) 生電子注入，但比記憶胞之通道和字元線間的電位差爲 20V時少。位元線BL爲VCC時，因記憶胞之通道和字元線 間的電位差小而實際上不發生電子注入。 使選擇字元線WL2成爲20 V之間（t3~t7)，檢測記憶於資 料記憶電路10内的控制資料。爲行解碼器3所從CSL0和 CSL1到CSL4222和CSL4223依次選擇，透遇資料輸出入線 IOL和IOU將控制資料傳輸到資料檢出電路9。作爲一例， 圖1 8顯示選擇CSLi和CSLi+Ι的情況。CSLi和CSLi+Ι成爲 "H"(t4)，將控制資料輸出到資料輸出入線I〇L和IOU，信 號DT成爲"H"，就以資料檢測電路9檢測控制資料 (t5〜t6)。如果資料記憶電路10中即使1個記憶資料"1"，信 號FR1就成爲"H"。如果資料記憶電路1 〇中即使1個記憶資 料”2”，信號FR2就成爲"H"。如果資料記憶電路10中即使1 個記憶資料"3"，信號FR3就成爲"H”。 使字元線WL1-4降到VCC(t7~t8)後，電壓VBL2成爲0V’ 信號PRE1成爲"H"，將位元線BLi和BLi+Ι重設成〇V(t8〜t9)。 電壓VBL1爲OV。此外，也將字元線WL1〜4重設〇V(t8〜t9)。 圖1 9、圖2 0及圖2 1顯示按照圖1 8所示的時間tl~t9進行 的寫入動作後的檢測記憶胞寫入狀態的窝入驗證動作。此 處顯示選擇位元線BL0、BL2、…、BLi、...、BL4222(顯示 BLi作爲代表），選擇字元線WL2的情況。若將記憶電平限 制在3電平，則可容易實施3値記憶。此外，此處電壓 VBL2爲 0V，BLC2爲"L"，PRE2爲,Ή"，PRST爲"L"，CSLi爲 nL"，CSLi+Ι爲"L"，位元線BLi+Ι爲0V，所以省略圖1 9到 -42- 本紙張尺度適用中國國家標準（CNS ) A4規格（210XW7公釐） 1 裝 訂 線 (請先閲讀背面之注意事^再填寫本頁) 經濟部中央標準局員工消費合作社印製 A 7 B7 五、發明説明（4〇 ) 圖2 1的顯示。 首先，電壓VBL1成爲1.3V而將位元線BLi充電”H"(tl)。 此外，信號BLC1成爲"Η"而選擇位元線BLi(tl)。將電壓 VFF固定在2.0V。接著，信號PRE1成爲"Ln而分開位元線 BLi和電壓VBL1。其次，使所選擇的塊之選擇閘SG1和SG2 及非選擇字元線WL1、3、4成爲電源電壓VCC，使選擇字 元線WL2成爲2.0V(t2)。 選擇字元線WL2變成2.0V，若與記憶”3"之控制資料的資 料記憶電路10對應的記憶胞達到記憶”3"資料的狀態，則 位元線BLi仍然是"H"。若與記憶"3"之控制資料的資料記 憶電路10對應的記憶胞未達到記憶”3”資料的狀態，則位 元線BLi變成” L"。由於與記憶”2"或"1”之控制資料的資料 記憶電路10對應的記憶胞不達到記憶"3”資料的狀態，所 以位元線BLi變成"L”。將選擇閘SGI、SG2、字元線 WL1〜WL4重設成0V(t3)後，信號VRFY2成爲"H"，僅第二 子資料爲"0"的情況，使位元線BLi成爲"H"(t4)。此處，電 壓VREG爲VCC。信號SEN2和LAT2成爲"L"而使時鐘同步式 反相器CI和CI4純化（t6)。信號PR02變成1Ήπ(ί7)，信號 SEN2變成1Ήπ(ί8)，就使時鐘同步反相器CI3活化，可感測 位元線BLi的電壓。信號LAT2變成MHn(t9)，就使時鐘同步 式反相器CI4活化，可鎖定所感測到的位元線BLi之信號之 邏輯電平。信號PR02成爲"L"(tl0)，與記憶"3"之控制資料 的資料記憶電路10對應的記憶胞是否達到記憶π3"資料的 狀態的檢測（資料”3"的驗證讀出）結束。在此時刻，僅檢 -43- 本纸張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） lr--Γ------批衣------訂------I (請先閱讀背面之注意事¾再填寫本頁)

i '發明説明（41 ) 測出與記憶”3”之控制資料的資料記憶電路1〇對應的記憶 胞達到記憶”3’’資料的狀態的情況，將記憶"3"之控制資料 的資料記憶電路10之控制資料變更成"〇"資料，此外的情 兄’保持控制資料（不變更）。 接著，進入檢測與記憶"2”之控制資料的資料記憶電路 10對應的記憶胞是否達到記憶"2"資料的狀態的動作。電 壓VBL1成爲1.3V(tl0)，信號pRE城為"Η”，將位元線BLi充 電到"H"(tl 1)。接著，信號PRE1成爲"L"而分開位元線BLi 和電壓VBL1。其次，使所選擇的塊之選擇閘犯〗和犯2及 非選擇字元線WL1、3、4成爲電源電壓VCC，使選擇字 &線WL2成爲1.2V(tl2)。同時，使信號VRFY1成爲J 3V，n 通道MOS電晶體Qn34導通。藉此，僅第一子資料爲"〇"的 情況’位元線BLi的電位因η通道MOS電晶體Qn34、Qn35而 變成"L"(tl2〜tl3)。 選擇字元線WL2變成1 _2V，若與記憶”2Π之控制資料的資 料把憶電路1〇對應的記憶胞達到記憶"2”資料的狀態，則 位几線BLi仍然是"Η"。若與記憶"2，，之控制資料的資料記 憶電路10對應的記憶胞未達到記憶”2"資料的狀態，則位 元線BLi變成"L、由於與記憶"i "之控制資料的資料記憶 電路10對應的記憶胞不達到記憶"2”資料的狀態，所以位 元線BLi變成"L"。將選擇間SGI、SG2、字元線WL1〜WL4重 設成0V(tl3)後，信號VRFY2成爲’Ή1'，僅第二子資料爲，'〇" 的h況，使位元線BLi成爲1Ή”（ΐ14)。此處，電壓VREG爲 VCC。信號SEN2和LAT2變成"L"而使時鐘同步式反相器cI3 -44 - 本紙張尺度適用中國國家標準（CNS ) A.4規格（2ϋ297公黎） 請 先 閱 讀 背 之 注 意 事 項· 再 填 寫 本 頁 裝 線 經濟部中央標準局員工消費合作社印裝 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（42 ) 和CI4鈍化（tl6)。信號pr〇2變成"H"(ti7)，信號SEN2變成 "H"(tl8)’就使時鐘同步式反相器cI3活化，可感測位元線 BLi的電壓/信號LAT2變成"H"(tl9)，就使時鐘同步式反相 器CI4活化’可鎖定所感測到位元線信號之邏輯電 平。彳&號PR02成爲"L"(t20)，與記憶"2"之控制資料的資料 1己憶電路10對應的記憶胞是否達到記憶"2"資料的狀態的 檢測（資料"2"的驗證讀出）結束。 在此時刻，檢測出與記憶"3"之控制資料的資料記憶電 路10對應的記憶胞達到記憶"3"資料的狀態的情沉，將資 料記憶電路10之控制資料變更成"〇"資料。僅檢測出與記 憶"2"之控制資料的資料記憶電路1〇對應的記憶胞達到記 憶"2"資料的狀態情沉，將資料記憶電路丨〇之控制資料變 更成” 1 ”資料。此外的情況，保持控制資料（不變更）。 接著，進入檢測與記憶|| i "之控制資料的資料記憶電路 10對應的記憶胞是否達到記憶"丨"資料的狀態的動作。電 壓VBL1成爲1.3 V(t20)，信號prE1成爲"H"，將位元線BLi 充電到”H"(t21)。接著，信號j>RE1成爲"L"而分開位元線 BLi和電壓VBL1。其次，使所選擇的塊之選擇閘sgi和SG2 及非選擇字元線WL1、3、4成爲電源電壓VCC，使選擇字 元線 WL2成爲 0.4V(t22)。 選擇字元線WL2變成0.4V，若與記憶1' 1 ”之控制資料的資 料記憶電路10對應的記憶胞達到記憶” i"資料的狀態，則 位元線BLi仍然是ΠΗ"。若與記憶"i "之控制資料的資料記 憶電路10對應的記憶胞未達到記憶"丨"資料的狀態，則位 -45- 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公楚） ---Ί------^3.-- (請先閲讀背面之^一意事展再填寫本頁) 1'-··.1··'

X A 7 . _______B7___ 五、發明説明（43 ) 經濟部中央標準局員工消費合作社印掣 元線BLi變成"L"。將選擇閘SGI、SG2、字元線WL1〜WL4重 設成〇V(t23)後，信號PR〇2成爲i.3V(t24)，第二子資料爲 ”1"的情況，使位元線BLi成爲"L"。第二子資料爲"0”的情 況而位元線BLi爲原來"Η"的情況，位元線BLi仍然是nH"。 第二子資料爲"0"的情況而位元線BLi爲原來"L1，的情況， 設η通道MOS電晶體Qn40之臨界値爲1 V，則因1.3 V的信號 PR02而位元線BLi至多只變成〇.3V。爲將0.3V的位元線BLi 的電壓檢測成"L"而設定時鐘同步式反相器cil，則位元線 BLi仍然是"L"。接著，信號VRFY1成爲"H"，僅第一子資 料爲"0"的情況’將位元線BLi變更成"H"(t26)。信號SEN1 和LAT1變成"L"而使時鐘同步式反相器cil和CI2鈍化 (t28)。信號 PROi 變成”H”（t29)，信號 SEN1 變成"H"(t30)， 就使時鐘同步式反相器CI1活化，可感測位元線BLi的電 恩°信號LAT1變成"H"(m)，就使時鐘同步式反相器CI2 活化，可鎖定位元線BLi之信號之邏輯電平。信號PR01成 爲"L"(t32) _’檢測與記憶"1"之控制資料的資料記憶電路〇 對應的記憶胞是否達到記憶"i ••資料的狀態的動作（資料 11 Γ'的驗證讀出）結束。在此時刻，僅檢測出與記憶"3 "之 控制資料的資料記憶電路1〇對應的記憶胞達到記憶"3"資 料的狀態的情況、檢測出與記憶"2”之控制資料的資料記 憶電路10對應的記憶胞達到記憶"2"資料的狀態的情沉及 檢測出與記憶” Γ’之控制資料的資料記憶電路10對應的記 憶胞達到記憶”1"資料的狀態的情況，將資料記憶電路10 之控制資料變更成”〇"資料，此外的情況，保持控制資料 -46 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X:297公釐） A7 B7 五、發明説明（44 ) (不變更）。 4號BLC1成爲"L"，信號PRE1成爲"H"，電壓VFF成爲 VCC，窝入驗證動作結束。 在寫入驗證動作，從記憶胞的寫入狀態如表8變更記憶 於資料記憶電路1 〇内的控制資料。 [表8] 圮憶胞寫入之狀態 寫入驗證前的 控制資料 寫入驗證後的 控制資料 〇、1、2或3 0 0 未達1 1 1 1 1 0 未達2 2 2 2 2 0 未達3 3 3 3 3 0 (請先閱讀背面之注意事叹再填寫本頁) .裝. 、-ιτ 經濟部中央標準局員工消費合作社印製 因f ’藉由重複圖1 8之tl〜t9所示的寫入動作和圖19〜圖 2 1所不的窝入驗證動作到全部控制資料變成,以進行 對記憶胞Μ的資料寫入（程式）。但是，最好如上述第一實 施形態同樣，如下選擇地執行資料”3"的驗證讀出、資料 "2"的驗證讀出、資料，Τ的驗證讀出。 (1) 要執行資料"3"的驗證讀出、資料,,2,,的驗證讀出、資料 11’的驗證讀出全部，如圖1 9〜圖2 1所示般地進行即衧。 (2) 要只執行資料"3"的驗證讀出、資料"2"的驗證讀出，如 圖1 9 ~圖2 1所示般地進行,即可。 (3) 要只執行資料"3”的驗證讀出、資料"丨"的驗證讀出，從 圖19〜圖21所示者省略時間η〗〜t2i即可。 47- 本紙張尺度顧t _ _ 5準（CNS ) Α4ίϋ~^ϊ^97公釐.) 經濟部中央標準局員工消費合作社印掣 A7 B7 五、發明説明（45 ) (4) 要只執行資料"3”的驗證讀出，從圖1 9〜圖2 1所示者省 略時間t7~t34即可。但是，在tl 1將電壓VBL1重設成0V， 將VFF重設成VCC，將信號PRE1重設成"Ηπ，將BLC1重設 成"L"。 (5) 要只執行資料”2”的驗證讀出、資料"1”的驗證讀出，從 圖1 9〜圖2 1所示者省略時間tl〜tl 1即可。但是，在tl 1將電 壓VBL1設定成1.3V，將VFF設定成2.0V，將BLC1設定成 "H”。 (6) 要只執行資料”2"的驗證讀出，從圖1 9〜圖2 1所示者省 略時間tl〜til即可。但是，在til將電壓VBL1設定成1.3V， 將VFF設定成2.0V，將BLC1設定成’Ή’1。 (7) 要只執行資料π 1"的驗證讀出，從圖1 9〜圖2 1所示者省 略時間tl〜t21即可。但是，在t21將電壓VBL1設定成1.3V， 將VFF設定成2.0V，將BLC1設成"H"。 此處，當本發明第二實施形態之寫入驗證動作之際，執 行資料"2"的驗證讀出時，僅第二子資料電路2 1感測位元 線電位。即，假如在構成資料記憶電路10的第一子資料電 路2 0及第二子資料電路2 1之間感測靈敏度偏差，記憶胞 達到記憶"2”資料的狀態的情況，當資料”2"的驗證讀出之 際，即使全部使用這些2個子資料電路而將資料記憶電路 10之控制資料從”2"變更成"0”，有時也會將控制資料例如 從"2"變更成"3”。因此，有將資料"3"寫入想要寫入資料 ”2"的記憶胞之虞。 爲了避免這種問題，在本發明第二實施形態方面，關於 -48 - 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） j—------批衣—-----，订------1 *- (請先閱讀背面之注意事1再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 '~~' ____________B7 五、發明説明（46 ) 寫入驗證動作中資料"2 ”的驗證讀出，僅第二子資料電路 L測位7L、、泉％位，記憶胞達到記憶"2”資料的狀態的情 況，資料”2"的驗證讀出之際，將資料記憶電路1〇之控制 資料暫且從”2，'變更忐” Ί丨丨 ^ L ^ I文风1 。其次，在這種資料，,2"的驗證 讀出後、，執行資料，T的驗證讀出，先前從”2”變更成"Γ 的控制資料在此必定變成,,〇"。即，可正確變換資料記憶 電路10之控制資料，進而得到穩定的寫人驗證結果。 圖2 2顯示在本發明第二實施形態，對於多値記憶體裝 置的％式的詳細流程。以圖i所示之控制信號及控制電壓 產生電路7控制此程式流程。又，此處和圖ι〇所示之程式 流程不同，設定如下：執行資料"2"的驗證讀出，接著必 定執行資料"Γ’的驗證讀出。 程式根據輸入控制信號輸入端子8的程式啓動命令開 釔。重&L设於控制信號及控制電壓產生電路7内的計算變 數IWT的计數器電路，使IWT成爲0(S1)。將輸入資料輸 出入端子5的4224位元分的起始控制資料載入資料記憶電 路10(S2) 〇 資料載入後，進行寫入動作，此時只遞增i變數IWT(S3)。 _查資料檢刻電路9之輸出FR3是否是"h”（ S4)。若資料檢 測電路9之輸出FR3是，Ή”且資料"3”留在資料記憶電路1〇， 則調查變數IWT是否是所預先決定的w 3以上（S5：^若變數 IWT爲W3以上，則進行資料"3"的驗證讀出（S6)。若FR3爲 "L"或變數IWT比W.3小，則省略資料"3"的驗證讀出。 接著，調查資料檢測電路9之輸出FR2是否是"h" ( S7)。 -49- 本紙乐尺度適用中國國家標準（CNS ) A4規格（2】〇X297公釐） ---Γ------婆-------1T------.^ (請先閲讀背面之注意事嘎再填寫本頁) A7 經濟部中央標準局員工消費合作社印裝 五、發明説明(47 ) ~ 右資料檢測電路9之輸出FR2是"H"且資料"2"留在資料祀憶 電路10，則調查變數IWT是否是所預先決定的:: (58) 。若變數以上，則進行資料"2"的驗證讀出 (59) 。若FR2爲"L"或變數IWT比W2小，則省略資料、 驗證讀出。 ° 接著，調查資料檢測電路9之輸出fri是否是"^"(“0)。 若資料檢測電路9之輸出FR1是"Η"且資料"1"留在資料記憶 電路10，則調查變數IWT是否是所預先決定的w i :: (SU)。若變數IWT爲W1以上，則進行資料"丨"的驗證讀出 (S12)。若FR1爲"L"或變數IWT比W1小，則省略資料·]"的 驗證讀出。但是，進行資料"2"驗證讀出（Μ)時，經常進行 資料"Γ驗證讀出（S12)， 接著’若資料檢測電路9之輸出FR3、FR2、FR1全部爲 L，則私式結束（S13、S14、S15)。若資料檢測電路9之輸 出FR3、FR2、FR1中即使！個有"H"，則再回到寫入動作 (S3)。變數IWT每增加1個，就使施加於所選擇的字元線 的寫入時的電壓（圖1 7所示之時間t3到^之間的選擇字元 線的電壓）各增加0.4V，被進行"1"、"2"、"3"寫入的記憶胞 Μ之臨界値大致各上升〇·4ν下去。如下決定所預先決定的Wl、W2、W3。 再參照圖1 1而加以説明。圖i i顯示記憶胞之寫入特性 之例。橫轴爲寫入動作次數IWT。縱軸顯示寫入動作次數 IWT後的最易寫記憶胞（白圈）和最難寫入記憶胞（黑圈）的 臨界値。最易寫入記憶胞的臨界値於第—次的寫入動作後 -50- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公瘦） (請先閎讀背面之ii'意事1再填寫本頁) 裝. ♦ 線 經濟部中央標準局員工消費合作社印製 A7 " ------- B7_ 五、發明説明（48 ) 達到ο.ιν。此時，最難寫入記憶胞的臨界値爲_15V。由於 窝入動作次數每增加！個’選擇字元線的寫入時的電壓就 各增右0.4V ’所以記憶胞的臨界値也大致各上升〇 4V。但 是’連接於記憶” 1 ”之控制資料的資料記憶電路丨〇之記憶 胞Μ的臨界值低〇. 8 V 〇 在第一次的窝入動作後，哪個記憶胞的臨界値也.不達到 〇·4Υ，所以資料，，3"、資料"2"、資料"丨”的驗證讀出全部不 而要。在第四次後’最易寫入記憶胞的臨界値超過丨.2V， 所以需要資料"2”的驗證讀出。此外，連接於記憶"〗"之控 制資料的資料記憶電路丨〇之記憶胞Μ的臨界値超過〇.4v， 所以也需要資料"1 的驗證讀出。因此，W1、W2可預先決 定爲4。在第六次以後，最易寫入記憶胞的臨界値超過 2.0V，所以需要資料”3的驗證讀出。因此，W3可預先決定 爲6 〇 第9次的寫入動作後，即IWT=9以後，資料檢測電路之 輸出FR1和FR2成爲"L"。第十次的窝入動作後，就連最難 寫入記憶胞的臨界値也超過2.〇v。因此，至少iWT=1 j以 後’資料檢測電路之輸出FR3成爲"L"。 圖2 3顯示使用圖i 2所示之資料檢測電路9時的程式流 程。藉由分別以信號DEC3B、DEC2B、DEC1B爲”L"，調查 信號FR3、FR2、FR1，執行步驟S4、S7、Sl〇。藉由以信號 DECB爲"L"，調查信號ρτ，執行步騍S13。此外，和圖22 所示的流程相同，此處也按照和第一實施形態完全同樣的 流程，執行程式。 -51 - 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇"χ297公釐） N---Γ-------襄-------訂------# -· , i (請先閲讀背面之注意事¾再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（49 ) 又，在本發明第二實施形態方面，也可以重複圖18之 時間tl〜t9所示之寫入動作和圖1 9〜圖2 1所示之寫入驗證 動作到全部控制資料變成” 0 "，進行資料寫入。這種情 況，作爲圖1所示之資料檢測電路9，也可以使用圖2 4所 示之電路結構者。即，，在圖2 4所示之資料檢測電路方 面，η通道MOS電晶體Qn47之閘極和η通道MOS電晶體 Qn49之電流通路一端連接於第一子資料電路2 0内的節點 Nai，η通道MOS電晶體Qn48之閘極和η通道MOS電晶體 Qn50之電流通路一端分別連接於第二子資料電路2 1内的 節點Nai+Ι。η通道MOS電晶體Qn47、Qn48係檢測全部子資 料電路是否記憶"0”之子資料的電路。全部子資料電路記 憶”0"之子資料時，信號線PT和接地電平成爲非導通， 4224個子資料電路中即使1個記憶”1”之子資料，信號線PT 和接地電平就成爲導通。η通道MOS電晶體Qn49、Qn50係 使全部子資料電路資料"0"之子資料的電路。信號PRST變 成’Ή"，就在4224個子資料電路設定"0"之子資料。 再者，資料記憶電路之電路結構使用圖5所示之第一實 施形態者也可容易實施。此外，相反地，在第一實施形態 方面'，使用將如圖1 4所示之時鐘同步式反相器用作感測 放大器的資料記憶電路也可容易實施。 如以上，本案第一發明之多値記憶體裝置，其特徵在 於：係具備記憶胞（M):具有至少抹除狀態、第一寫入狀 態及第二寫入狀態，可電氣寫入；及，寫入電路（2、3、 6、7、9): 一面重複將寫入電壓施加於前述記憶胞（M)，進 -52- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --丨 I-''1--- - I - - ί— 士及· - - - -1 1 II— I ....... 一,J- - 1 I- - | --ί —i— - - - - - --1 (請先閲讀背面之^一意事咬再填寫本頁) Α7 Β7 經濟部中央楳準局貝工消费合作社印製 五、發明説明（50 ) 行預定寫入的寫入動作及在前述寫入動作後確認前述記憶 胞（M)是否已達前述第一寫入狀態的第一寫入確認動作或 在前述寫入動作後確認前述記憶胞（M)是否已達前述第二 寫入狀態的第二寫入確認動作，一面進行資料寫入之多値 1己憶體裝置，前述寫入電路（2、3、6、7、9)，資料寫入起 始第一期間省略前述第二寫入確認動作而重複前述寫入動 作和前述第一寫入確認動作，前述第一期間後的第二期間 重複前述寫入動作、前述第一寫入確認動作及前述.第二寫 入確認動作者。 再者，就本發明所希望的實施形態而言，可舉如下者： (1) 前述寫入電路（2、3、6、7、9)，前述第二期間後的第三 期間省略前述第一寫入確認動作而重複前述寫入動作和前 述第二窝入確認動作β (2) 前述寫入電路（2、3、6、7、9)確認前述記憶胞（Μ)已達 預疋前述第一窝入狀態或第二寫入狀態，就變更施加於前 述記憶胞（Μ)的窝入電壓。 或者’本案第一發明之多値記憶體裝置’其特徵在於： 係具備多數記憶胞（Μ):具有至少抹除狀態 '第一寫入狀 態及第二寫入狀態，可電氣寫入；及，寫入電路（2、3、 6、7、9):—面重複將寫入電壓施加於前述多數記憶胞 (Μ)，進行預定寫入的窝入動作及在前述窝入動作後確認 前述多數記憶胞（Μ)中應成爲第一窝入狀態的記憶胞（Μ)是 否已達前述第一寫入狀態的第一寫入確認動作或在前述寫 入動作後確認前述多數記憶胞（Μ)中應成爲第二寫入狀態 -53- 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0 X 297公楚） ,mt --------裝-- (請先閲讀背面之ii'意事項*再填寫本頁) 釘 線 經濟部中央標隼局員工消費合作社印掣 五、發明説明（sTT ' 動=隐胞（M)是否已達前述第二寫入狀態的第二寫入確認 路（2、’3~、面進行資料窝人之多値記憶體裝置，前述窝入電 寫入破今6 7、9)，資料寫入起始第一期間省略前述第二 作，‘二=作而重複前述寫入動作和前述第一寫入確認動 則逑第—期間後的第二期間重複前述 弟-寫入確認動作及前述第二寫入確認動作者。作狀 再^者’就本發明所希望的實施形態而言，可舉如下者： Y ) j I寫入電路（2、3、6、7、9)，前述第二期間後的第三 省略如述苐一寫入確認動作而重複前述寫入動作知前 述第二寫入確認動作。 (2) :述寫入電路(2、3、6、7、9)確認應成爲前述第一窝入 狀態的記憶胞（M)已達前述第一寫入狀態，就變更施加於 應成爲前述第一窝入狀態的記憶胞（M)的窝入電壓，確認 應成爲前述第二寫入狀態的記憶胞（M)已達前述第二窝入 狀悲’就變更施加於應成爲前述第二窝入狀態的記憶胞 (M)的窝入電壓。 (3) 預先決定前述第一期間。 (4) 前述窝入電路(2、3、6、7、…確認應成爲前述第—窝入 狀態的記憶胞（M)全部已達前述第一寫入狀態，就省略前 述第一寫入確認動作而重複前述寫入動作和前述第二窝入 確認動作。 (5) 前述窝入電路（2、3、6、7、9)整批檢測應成爲前述第— 寫入狀悲的記憶胞（Μ)全部是否已達前第一窝入狀態。 (6) 前述寫入電路（2、；3、6、7、9)整批檢測應成爲前述第二 -54- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X：297公釐） L---Ί------t------、玎------線 (諳先閲讀背面之注意事^-再填寫本頁) 五、發明説明（52 A7 B7 經濟部中央標準局員工消費合作社印製 寫入狀態的記憶胞（M)全部是否已達前第二窝入狀態。 (7)施加於應成爲前述第一窝入狀態的記憶胞（μ)的寫入電 壓和施加於應成爲前述第二窝入狀態記憶胞（M)的寫入電 壓相等。 ⑻前述寫入電路（2、3、6、7、9)確認進行寫入的記憶胞（M) 全部已達預定窝入狀態，結束前述窝入動作。 (9)則述窝入電路（2、3、6、7、9)整批檢測進行寫入的記憶 胞（M)全部已達預定寫入狀態。 此外，本案第二發明之多値記憶體裝置，其特徵在於： 具備記憶胞陣列（1):係由各自可記憶11値（11含3)資料的多 數非揮發性記憶胞（M)所構成；及，資料記憶電路（1〇):記 億控制資料，該控制資料係決定寫入動作中施加於前述記 憶胞陣列<1)中所選擇的記憶胞的寫入控制電壓，前述 資料記憶電路（10)根據記憶於前述資料記憶電路（1〇)内 前述控制資料，將前述寫入控制電壓施加於所選擇的記 胞（M)，記憶第一控制資料的前述資料記憶電路檢測 選擇的記憶胞（M)的窝入狀態是否已達第—狀能，達 時，將控制資料變更成第二控制資料’記憶前述；二控刺 資料的前述資料記憶電路⑽檢測所選擇的記憶胞 寫入狀態是否已達到第二狀態’達到時，將控制資 成第三控制資料者。 再者，就本發明所希望的實施形態而言，可舉如下 (1)前述第一狀態具有第一臨界電平，前述第:狀態具 比初述第一臨界電平低的第二臨界電平。 請 聞 讀 背 之 注' 意 事 項- 再 填 寫 本· 頁 裝 訂 的 憶 所 制 更 有 線 -55- 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（53 ) (2) 前述資料記憶電路（10)係由第一子資料電路（CI1、CI2、 Qn33、Qn34、Qn34)及第二子資料電路（CI3、CI4、Qn40、 Qn41、Qn42)所構成，在第一子資料電路（CI1、CI2、 -Qn33、Qn34、Qn35)記憶第一邏輯電平的子資料，在第二 子資料電路（CI3、CI4、Qn40、Qn41、Qn42)記憶前述第一 邏輯電平的子資料，記憶前述第一控制資料，在第一子資 料電路（CI1、CI2、Qn33、Qn34、Qn35)記憶前述第一邏輯 電平的子資料，在二子資料電路（CI3、CI4、Qn40、Qn41、 Qn42)記憶第二邏輯電平的子資料，記憶前述第二控制資 料，在第一子資料電路（CI1、CI2、Qn33、Qn34、Qn35)記 憶前述第二邏輯電平的子資料，在二子資料電路（CI3、 CI4、Qn40、Qn41、Qn42)記憶前述第二邏輯電平的子資 料，記憶前述第三控制資料。 (3) 前述資料記憶電路（10)以第一及第二子資料電路之一方 檢測所選擇的記憶胞（M)的窝入狀態是否已達前述第一狀 態，以第一及第二子資料電路之他方檢測所選擇的記憶胞 (M)的寫入狀態是否已達前述第二狀態。 (4) 更具備整批檢測記憶於構成全部前述資料記憶電路（1〇) 的第一及第二子資料電路内的全部資料是否是前述第二邏 輯電平的電路。 (5) 前述記憶胞（M)可記憶4値，前述第一及第二子資料電 路分別含有1個正反電路。 (6) 前述記憶胞（M)可記憶3値，前述第一及第二子資料電 路分別含有1個正反電路。 (請先閱讀背面之：'^'意事項"再填寫本頁) 裝- 訂 線 -56- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） 經濟、郅中央標準局員工消費合作社印製 ,A7 _____B7 五、發明説明（54 ) 又’本發明並不限於如上述的第一、第二.實施形態。例 如具有反或（NOR)型記憶胞陣列的多値記憶非揮發性半導 體記憶裝置或熱電子注入寫入式多値記憶非揮發性半導體 死憶裝置也可同樣實施，其他在不脱離本發明要旨的範 園，可進行各種變形而實施。 [發明之效果] 關於本案第一發明之多値記憶裝置，只注視窝入後必需 進行的寫入驗證的寫入狀態而進行窝入驗證。即，選擇執 行k料"1"、'’2”、”3”驗證讀出。由於绝憶胞在達到各個寫 入狀態的時間有差別，所以考慮此而只執行必需的驗證讀 出。藉此’可省畈冗長的寫入驗證時間，實現可高速窝入 的多値記憶體裝置。 此外，關於本案第二發明之多値記憶體裝置，在寫入後 進行的窝入驗證時，要檢測某窝入狀態，只以1個子資料 兒路進行感測動作。藉此，寫入驗證結果穩定，可實現可 靠性高的多値記憶體裝置。 [圖式之簡單説明] 圖1爲顯示本發明多値記憶體裝置之概略結構之圖。 圖2爲在本發明第一實施形態，顯示圖1所示之記憶胞 睁列及位元線揸制電路之結構例的電路圖。 圖3爲圖2所示之記憶胞和選擇電晶體的截面圖。 圖4爲圖2所示之反及（NAND)今胞裝置的截面圖。 圖5爲説明圖2所示之記憶胞陣列和資料記憶電路之更 具體結構例的電路圖。 —____ 57 本紙^ τ-----^-I私衣----.——ir------線、 .-一·· (請先閲讀背面之法意事^再填寫本頁) A7 ----~~_：_87 --------- 五、發明説明（55 ) 圖6爲顯示圖！所示之資料檢測電路之結構例之圖。 圖7爲在本發明第一實施形態，顯承記憶於記憶胞内的 Τ 私衣-- c諸先閱讀背面之：w意事免再填寫本頁) 4値資科讀出動作的定時圖。 圖8爲在本發明第一實施形態，顯承對資料記憶電路的 控制資料起始設定和寫入動作的定時圖。 ____ \ 圖9爲在本發明第一實施形態，顯杏窝入驗證動作的定 時圖。 圖1 0爲在本發明第一實施形態，顯示對於多値記憶體 '裝置的程式流程的流程圖。 圖11爲在本發明第一實施形態，顯示記憶胞之寫入特 性之圖 圖1 2爲顯示圖1所示之資料記憶電路變形例之圖。 圖1 3爲在本發明第一實施形態，顯示對於多値記憶體 $一置的程ϋ程變形例的流程圖。 圖14爲在本發明第二實施形態，説明圖1所示之記憶胞 陣列及位元線控制電路之具體結構例的電路圖。 圖1 5爲圖1 4所示之時鐘同步式反相器的示意圖及其詳 細電路圖。 經濟部中央標隼局員工消費合作社印製 圖1 6爲在本發明第二實.施形態.，顯示記憶於記憶胞内 的4俊資料讀出動作的定時圖。 圖1 7爲在本發明第二實施形態，顯示記憶於記憶胞内 的4値資料讀出動作的定時圖。 圖1 8爲在本發明第二實施形態’顯示對資料記憶電路 的控制資料起始設定和寫入動作的定時圖。 _______ _58 _ 本纸張尺度it财)丨视格（2丨〇χ297公楚.) 經濟部中央標隼局員工消費合作社印製 A7 B7 五、發明説明（56 ) 圖19爲在本發明第二實施形態，顯示寫入驗證動作的 定時圖。 圖20爲在本發明第二實施形態，顯示寫入驗證動作的 定時圖。 圖2 1爲在本發明第二實施形態，顯示寫入驗證動作的 定時圖。 圖2 2爲在本發明第二實施形態，顯示對於多値記憶裝 置的程式流程的流程圖。 圖2 3爲在本發明第一實施形態，顯示對,於多値記憶裝 置的程式流程變形例的流程圖。 圖2 4爲顯示圖1所示之資料檢測電路變形例之圖。 [元件编號之説明] 1…記憶胞陣列、 2···位元線控制電路、 3…行解碼器、 4…資料輸出入缓衝器、 5…資料輸出入端子、 6…字元線控制電路、 7…控制信號及控制電壓產生電路、 8…控制信號輸出入端子、 9…資料檢測電路、 10.··資料記憶電路、 1 1…p型半導體基板、 1 2…η型擴散層、 _^_-59-_ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） lsl I - ! - II---!·— I - . I 1 - - I —1 I!— . ....... In— 一OJli . I ——! I - - - ·1!1 J (請先閲讀背面之法意事項。再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印掣 五、發明説明（57 ) 1 3…絕緣膜、 1 4…浮置閘、 1 5…絕緣膜、 1 6…控制閘、 1 7…絕緣膜、 1 8…選擇閘、 20…第一子資料電路、 21…第二子資料電路、 Μ…記憶胞、 S…選擇電晶體、 WL·’·字元線、 B L…位元線、 SG…選擇閘、 SRC···共同源極線、 Qn···!!通道MO.S電晶體、 Qp_"p通道MOS電晶體、 I…反相器、 G…邏輯.閘、 VCC···電源電壓、 CI···時鐘同步式反相器。 -60- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^ 裝 ^ 訂 線 J (請先閱讀背面之&意事項^:填寫本頁)

Claims (1)

1. ABCD 經濟部中央標準局負工消費合作社印製 六、申請專利範圍 1 . 一種户値5己憶體.裝置，其特徵在於：係具備 記憶胞：具有至少抹除狀態、第—寫入狀態及第二寫 入狀態，可電氣寫入；及， 寫入電路：一面重複將窝入電壓施加於前述記憶胞， 進行預足寫入的寫入動作及在前述寫入動作後確認前迷 記憶胞是否已達前述第一寫入狀態的第一寫入確認動作 或在如述窝入動作後確認前述記憶胞是否已達前述第二 寫入狀悲的第二寫入確認動作，一面進行資料寫入之多 値記憶體裝置， 刼述窝入電路，資料寫入起始第一期間省略前述第二 寫入確認動作而重複前述寫入動作和前述第一寫入確認 動作’前述第一期間後的第二期間重複前述寫入動作、 前述第一寫入確認動作及前述第二窝入確認動作者。. 2.根據申請專利範圍第1項之多値記憶體裝置，其中前述寫 入電路，前述第二期間後的第三期間省略前述第一窝入 確認動作而重複前述寫入動作和前述第二窝入確認動 作。 . 3 .根據申請專利範圍第1或2項之多値記憶體裝置，其中前 述寫入電路確認前述記憶胞已達預定前述第一寫入狀態 或第一寫入狀態’就變更施加於.前述記憶胞的窝入電 壓。 4. 一種多値記憶體裝置，其特徵在於：係具備 多數記憶胞：具有至少抹除狀態、第一寫入狀態及第 一·寫入狀悲’可電氣窝入；及， 請 先 閎 讀 背 1¾ 注。 意 事 項^ 再 i 裝 '-It 線 -61 - 本紙張尺度適用中國國家標準（CNS ) ( 210X297公董）

   申請專利範 經濟部中央標準局員工消費合作社印製 胞，進 ：如寫入電壓施加於前述多數記憶 前述多動作及在前”人動作後確認 達前ίϊ:胞中應成爲第一窝入狀態的記憶胞是否已 動作後破狀態的第—窝人確認動作或在前述寫入 =確認前述多數記憶胞中應成爲第二寫入狀態的記 :疋否已達前述第二窝入狀態的第二窝入確認動作， ―:進行資料窝入之多値記憶體裝置，- 月'J述寫入電路’資料寫入起始第一期間省略前述第二 寫入確涊動作而重複前述寫入動作和前述第一寫入確認 2作，前述第一期間後的第二期間重複前述窝入動作、 前述第一寫入確認動作及前述第二寫入確認動作者。 5 .根據申請專利範圍第4項之多値記憶體裝置，其中前述 入電路，前述第二期間後的第三期間省略前述第一寫 確咸動作而重複前述寫入動作和前述第二窝入確認 作。 6. 根據申請專利範圍第4或5項之多値記憶體裝置，其中 述窝入電路確認應成爲前述第一窝入狀態的記憶胞已 前述第一窝入狀態，就變更施加於應成爲前述第一寫 狀態的記憶胞的寫入電壓，確認應成爲前述第二窝入狀 態的記憶胞已達前述第二窝入狀態，就變更施加於應成 ,爲前述第二窝入狀態的記憶胞的窝入電壓。 7. 根據申請專利範園第4或5項之多値記憶體裝置，其中預 先決定前述第一期間。 8 .根據申請專利範圍第5項之多値記憶體装置，其中前述寫 窝 入 動 前 達 入 -------------餐-------訂------,4i -”， (讀先閱讀背面之注意事項再填寫本頁) -62- 本紙張>^1適用中國國家標準（CNS ) Α4規格（210Χ297公釐）

   9 4 %路確認應成爲前述第一窝入狀態的記憶胞全部已達 則迷第一寫入狀態’就省略前述第一窝入確認動作而重 複則述窝入動作和前述第二窝入確認動作。 根據申請專利範圍第8項之多値記憶體裝置，其中前述寫 ^電路整批檢測應成爲前述第一寫入狀態的記憶胞全部 疋否已達前述第一窝入狀態。 10’根據申請專利範圍第8项之多値記憶體裝置，其中前述窝 B電路整批檢測應成爲前述第二窝入狀態的記憶胞全部 是否已達前述第二寫入狀態。 U’根據申請專利範圍第4項之多値記憶體裝置，其中施加於 應成爲前述第一寫入狀態的記憶胞的寫入電壓和施加於 應成爲釗述第二窝入狀態的記憶胞的窝入電壓相等。 12·根2申請專利範圍第4項之多値記憶體裝置，其中前述寫 入％路確認進行寫入的記憶胞全部已達預定窝入狀態， 結束前述寫入動作。 〜 13_根據申請專利範圍第12項之多値記憶體裝置，其中前述 寫入電路整批檢測進行寫入妁記憶胞全部已達預定 狀態。 ..... 經濟部中央標準局員工消費合作社印製 14.種少値圮憶體裝置，其特徵在於：具備 記憶胞陣列：係由各自可記憶η値（n含3)資 ，揮發性記憶胞所構成；及 ^歡非 資料記憶電路：記憶控制資料，該控制資料係決定寫 入動作中施加於前述記憶胞陣列中所選擇的記憶胞的寫 入控制電恩， 〜 63- 本紙择尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 申請專利範圍 A8 B8 C8 D8 經濟部中夬標隼局員工消費合作社印製 、前述資料記憶電路根據記憶於前述資料記憶電 則述控制賀料’將前述寫入控制電壓施加於所 々 憶胞， ’J *己 、！己憶第-控财料的前述資料記憶電路檢測所選 記憶胞的窝人狀態是否已達第—狀態，達到時，將： 資料變更成第二控制資料，記憶前述第二控制資料^ 述資料記憶電路檢測所選擇的記憶胞的寫入狀態是^ 達到第二狀態，達到時，將控制資料變更成第三控制次 料者。 工為 15·根據申請專利範圍第1 4項之多値記憶體裝置，其中前迷 第一狀態具有第一臨界電平，前述第二狀態具有比前= 第一臨界電平低的第二臨界電平。 处 16·根據申請專利範圍第1 4項之多値記憶體裝置，其中前述 資料記憶電路係由第—子資料電路及第二子資料電路所 構成，在第一子資料電路記憶第一邏輯電平的子資料， 在第二子資料電路記憶前述第一邏輯電平的子資料，吃 憶前述第一控制資料，在第一子資料電路記憶前述第— 邏輯電平的子資料，在第二子資料電路記憶第二邏輯電 平的子資料，記憶前述第二控制資料，在第—子資料電 路記憶前述第二邏輯電平的子資料，在第二子資料電路 .兄憶前述第二邏輯電平的子資料，記憶前述第三控制資 料。 , 丄7.根據申請專利範圍第丨6項之多値記憶體裝置，其中前述 資料記憶電路以第一及第二子資料電路之一方檢測所選 請 閎 讀 背 之， 注 I. I裝 頁 π 線 -64 本紙張妓適财 ϋ S 210X297^*1 A8 B8 C8 , D8 六、申請專利範圍 擇的記憶胞的窝入狀態是否已達前述第一狀態，以第一 及第二子資料電路之他方檢測所選擇的記憶胞的寫入狀 態是否已達前述第二狀態。 18. 根據申請專利範圍第1 6項之多値記憶體裝置，其中更具 備整批檢測記憶於構成全部前述資料記憶電路的第一及 第二子資料電路内的全部子資料是否是前述第二邏輯電 平的電路.。^ 19. 根據申請專利範圍第1 6項之多値記憶體裝置，其中前述 記憶胞可記憶、4値、，前述第一及第二子資料電路分別含 有1個正反電路。 20. 根據申請專利範圍第1 6項之多値記憶體裝置，其中前述 記憶胞可記憶3値，前述第二及第二子資料電路分別含 有1個正反電路。 ----- I- - -· -·'!- - I- - - Hi— ........I ί— - ί—ί - ...... . I. -- -- ...... - —; 1 一. -- I _ 1::: - - - 1 ί-l; w (請先閣讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -65- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）