KR101855435B1 - 최대 검증-시간을 조절할 수 있는 비휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템 - Google Patents

최대 검증-시간을 조절할 수 있는 비휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

비휘발성 메모리 장치의 동작 방법이 개시된다. 상기 방법은 수신된 어드레스를 디코딩하고, 디코딩 결과에 따라 수신된 어드레스가 제1페이지 어드레스인지 또는 제2페이지 어드레스인지를 판단하는 단계와, 판단 결과에 따라 페이지 데이터의 프로그램 상태를 검증하기 위한 단위 프로그램 루프의 최대 검증 시간을 조절하는 단계와, 조절된 최대 검증 시간 동안 검증 동작을 수행하는 단계를 포함한다.

Description

최대 검증-시간을 조절할 수 있는 비휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템{NON-VOLATILE MEMORY DEVICE FOR ADJUSTING MAXINUM VERIFY TIME, METHOD OF OPERATING SAME, AND MEMORY SYSTEM HAVING SAME}
본 발명의 개념에 따른 실시 예는 비휘발성 메모리 장치에 관한 것으로, 특히 페이지 어드레스에 따라 단위 프로그램 루프의 최대 검증-시간을 조절할 수 있는 비휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 휘발성(volatile) 메모리 장치와 비휘발성 메모리 (non-volatile) 장치로 분류된다.
상기 휘발성 메모리 장치는 DRAM(dynamic random access memory)과 SRAM (Static random access memory) 등을 포함한다. 상기 비휘발성 메모리 장치는 플래시(flash) 메모리, EEPROM(Electrically Erasable Programmable Read-Only Memory), 및 저항성(resistive) 메모리를 포함한다.
상기 플래시 메모리는 데이터를 저장하기 위한 메모리 셀 어레이를 포함한다. 상기 메모리 셀 어레이는 다수의 메모리 블록들을 포함하고, 상기 다수의 메모리 블록들 각각은 다수의 페이지들(pages)을 포함한다. 상기 다수의 페이지들 각각은 다수의 메모리 셀들을 포함한다.
상기 다수의 메모리 셀들 각각은, 문턱 전압(threshold voltage)의 분포 (distribution)에 따라, 온-셀(on-cell)과 오프-셀(off-cell)로 분류된다. 상기 온-셀은 이레이즈된 셀(erased cell)이고 상기 오프-셀은 프로그램된 셀(programed cell)이다.
플래시 메모리는 메모리 블록(memory block) 단위로 이레이즈 동작을 수행하고, 페이지 단위로 프로그램 동작 또는 리드 동작을 수행한다.
플래시 메모리는 셀 스트링 구조(cell string structure)를 포함한다. 셀 스트링은 스트링 선택 라인(string selection line(SSL))에 접속된 스트링 선택 트랜지스터와 접지 선택 라인(ground selection line(GSL))에 접속된 접지 선택 트랜지스터 사이에 직렬로 접속된 다수의 트랜지스터들을 포함한다. 상기 스트링 선택 트랜지스터는 비트 라인(bit line)에 접속되고 상기 접지 선택 트랜지스터는 공통 소스 라인(common source line(CSL))에 접속된다.
다수의 메모리 셀들 각각은 하나의 비트를 저장하기 위한 SLC(single level cell) 또는 다수의 비트들을 저장하기 위한 MLC(multi level cell)로 구현될 수 있다. 상기 MLC는 문턱 전압에 따라 이레이즈 상태와 다수의 프로그램 상태들을 갖는다.
MLC는 프로그램 상태의 문턱 전압의 분포의 폭을 좁혀 다수의 프로그램 상태들 각각의 마진(margine)을 확보하는 것이 중요하다. CSL의 노이즈는 상기 다수의 프로그램 상태들 각각의 문턱 전압의 분포의 폭을 넓히는 원인이 된다.
CSL의 노이즈는 리드 동작 동안 또는 프로그램-검증 동작 동안 온-셀에 흐르는 전류로 인하여 상기 CSL의 전압이 상승하는 것을 의미한다. 동일한 워드 라인 전압 또는 동일한 비트 라인 전압에서도, CSL의 노이즈로 인하여 접지 선택 트랜지스터의 소스 노드의 전압 레벨이 상승하면 온-셀에 흐르는 전류가 감소한다. 이는 온-셀의 문턱 전압을 상승시키는 효과를 발생시키므로, 온-셀이 오프-셀로 잘못 판단될 수 있다. 이는 리드 동작 또는 프로그램-검증 동작의 에러를 유발시키는 원인이 된다.
본 발명이 이루고자 하는 기술적인 과제는 페이지 어드레스의 디코딩 결과에 따라서 페이지 데이터의 프로그램 상태를 검증할 수 있는 프로그램 검증-동작에서 단위 프로그램 루프의 최대 검증-시간을 조절할 수 있는 비휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은 수신된 어드레스를 디코딩하고 디코딩 결과에 따라 수신된 어드레스가 제1페이지 어드레스인지 또는 제2페이지 어드레스인지를 판단하는 단계와, 판단 결과에 따라 페이지 데이터의 프로그램 상태를 검증하기 위한 프로그램 루프마다 프로그램 검증 동작의 회수를 조절하는 단계와, 프로그램 루프마다 조절된 프로그램 검증 동작의 회수를 이용하여 검증 동작을 수행하는 단계를 포함한다.
상기 프로그램 루프마다 프로그램 검증 동작의 회수를 조절하는 단계는, 상기 수신된 어드레스가 상기 제1페이지 어드레스일 때에는 프로그램 루프마다 최대 검증 시간을 제1시간으로 조절하고, 상기 수신된 어드레스가 상기 제2 페이지 어드레스일 때에는 프로그램 루프마다 상기 최대 검증 시간을 상기 제1시간보다 긴 제2시간으로 조절한다.
상기 제1시간 동안 수행되는 상기 검증 동작의 회수는 상기 제2시간 동안 수행되는 상기 검증 동작의 회수보다 적다.
실시 예에 따라 상기 제2시간 동안, 상기 비휘발성 메모리 장치는 서로 다른 검증 전압을 이용하여 여러 번 검증 동작을 수행한다.
다른 실시 예에 따라 상기 제2시간 동안, 상기 비휘발성 메모리 장치는 동일한 검증 전압을 이용하여 여러 번 검증 동작을 수행한다.
상기 제1페이지 어드레스는 N(N은 자연수)번째 페이지 어드레스이고, 상기 제2페이지 어드레스는 (N+1)번째 페이지 어드레스이다.
실시 예에 따라, 상기 N번째 페이지 어드레스는 LSB(least signuficant bit) 페이지 어드레스이고, 상기 (N+1)번째 페이지 어드레스는 MSB(most signuficant bit) 페이지 어드레스이다.
다른 실시 예에 따라, 상기 N번째 페이지 어드레스는 LSB 페이지 어드레스 또는 CSB(center signuficant bit) 페이지 어드레스이고, 상기 (N+1)번째 페이지 어드레스는 MSB(most signuficant bit) 페이지 어드레스이다.
상기 검증 동작을 수행하는 단계는 상기 조절된 최대 검증 시간 동안 상기 페이지 데이터의 상기 프로그램 상태를 판단하기 위하여 검증 전압을 선택된 워드 라인으로 공급한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 다수의 워드 라인들 중에서 선택된 워드 라인에 접속되고 페이지 데이터를 저장하기 위한 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이와, 수신된 어드레스를 디코딩하고, 디코딩 결과에 따라 수신된 어드레스가 제1페이지 어드레스인지 또는 제2페이지 어드레스인지를 판단하고, 판단 결과에 따라 상기 페이지 데이터의 프로그램 상태를 검증하기 위한 단일 프로그램 루프의 프로그램 검증 동작의 회수를 조절하고, 조절 결과에 상응하는 제어 코드를 출력하기 위한 컨트롤 로직과, 상기 제어 코드에 따라, 상기 선택된 워드 라인으로 검증 전압을 공급하기 위한 전압 공급 회로를 포함한다.
상기 컨트롤 로직은 상기 수신된 어드레스가 상기 제1페이지 어드레스일 때 상기 프로그램 검증 동작의 회수를 제1값으로 조절하고, 상기 수신된 어드레스가 상기 제2페이지 어드레스일 때 상기 프로그램 검증 동작의 회수를 상기 제1값 보다 큰 제2값으로 조절한다.
상기 전압 공급 회로는 상기 수신된 어드레스가 상기 제2페이지 어드레스일 때 상기 컨트롤 로직으로부터 출력된 상기 제어 코드에 따라 상기 제2시간 동안 상기 검증 전압의 레벨을 여러 번 조절한다.
상기 제1페이지 어드레스는 N(N은 자연수)번째 페이지 어드레스이고, 상기 제2페이지 어드레스는 (N+1)번째 페이지 어드레스이다.
상기 메모리 셀 어레이는 3차원으로 적층된 다수의 메모리 셀 어레이들 중에서 어느 하나일 수 있다.
본 발명의 실시 예에 따른 메모리 카드는 카드 인터페이스와, 제4항에 기재된 비휘발성 메모리 장치와, 상기 카드 인터페이스를 통하여 상기 비휘발성 메모리 장치와 데이터 통신을 수행하기 위한 메모리 컨트롤러를 포함한다.
상기 컨트롤 로직은 상기 수신된 어드레스가 상기 제1페이지 어드레스일 때 상기 프로그램 검증 동작의 회수를 제1값으로 조절하고, 상기 수신된 어드레스가 상기 제2페이지 어드레스일 때 상기 프로그램 검증 동작의 회수를 상기 제1값 보다 큰 제2값으로 조절한다.
본 발명의 실시 예에 따른 메모리 시스템은 상기 비휘발성 메모리 장치와, 상기 비휘발성 메모리 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함한다.
상기 컨트롤 로직은 상기 수신된 어드레스가 상기 제1페이지 어드레스일 때 상기 프로그램 검증 동작의 회수를 제1값으로 조절하고, 상기 수신된 어드레스가 상기 제2페이지 어드레스일 때 상기 프로그램 검증 동작의 회수를 상기 제1값 보다 큰 제2값으로 조절한다.
상기 검증 전압 공급 회로는 상기 수신된 어드레스가 상기 제2페이지 어드레스일 때 상기 컨트롤 로직으로부터 출력된 상기 제어 코드에 따라 상기 제2시간 동안 상기 검증 전압의 레벨을 여러 번 조절한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치와 이의 동작 방법은 페이지 어드레스에 따라 페이지 데이터의 프로그램 상태를 검증할 수 있는 검증 동작의 단위 프로그램 루프의 최대 검증 시간을 조절할 수 있 수 있으므로, 프로그램 시간을 감소시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 블록도를 나타낸다.
도 2는 도 1에 도시된 메모리 셀 어레이의 일 실시 예와 프로그램 검증 동작 동안 다수의 워드 라인들로 공급되는 전압들을 나타낸다.
도 3은 도 1에 도시된 메모리 셀 어레이의 다른 실시 예를 나타낸다.
도 4는 프로그램 루프마다 수행된 프로그램 검증 동작의 회수에 따른 문턱 전압의 산포를 나타낸다.
도 5는 도 1에 도시된 메모리 셀 어레이에 포함된 다수의 비휘발성 메모리 셀들의 문턱 전압의 산포, 리드 동작 동안의 전압들, 및 프로그램-검증 동작 동안의 전압들을 나타낸다.
도 6은 도 1의 비휘발성 메모리 장치에 의하여 수행되는 LSB 페이지 데이터에 대한 프로그램 동작을 설명하기 위한 타이밍 도이다.
도 7은 도 1의 비휘발성 메모리 장치에 의하여 수행되는 MSB 페이지 데이터에 대한 프로그램 동작을 설명하기 위한 타이밍 도이다.
도 8은 2-비트 MLC로 구현된 페이지 데이터에 대한 프로그램 동작을 설명하기 위한 흐름도 도이다.
도 9는 3-비트 MLC로 구현된 페이지 데이터에 대한 프로그램 동작을 설명하기 위한 흐름도 도이다.
도 10은 N번째 페이지 데이터의 프로그램 시간과 (N+1)번째 페이지 데이터의 프로그램 시간을 나타낸다.
도 11은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 12는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 13은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 14는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 15는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 16은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 17은 도 16에 도시된 메모리 시스템를 포함하는 데이터 처리 장치의 실시 예를 나타낸다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 블록도를 나타내고, 도 2는 도 1에 도시된 메모리 셀 어레이의 일 실시 예와 프로그램 검증 동작 동안 다수의 워드 라인들로 공급되는 전압들을 나타내고, 도 3은 도 1에 도시된 메모리 셀 어레이의 다른 실시 예를 나타낸다.
도 1과 도 2를 참조하면, 비휘발성 메모리 장치(10)는 데이터를 저장하기 위한 메모리 셀 어레이(20), 메모리 셀 어레이(20)에 대해 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 리드(read) 동작, 또는 이레이즈(erase) 동작을 수행하기 위한 액세스 회로, 및 상기 액세스 회로의 의해서 수행되는 상기 데이터 액세스 동작을 제어하기 위한 컨트롤 로직(50)을 포함한다.
메모리 셀 어레이(20)는 다수의 셀 스트링들(20-1, 20-2, ..., 20-m; m은 자연수)을 포함한다. 다수의 셀 스트링들(20-1, 20-2, ..., 20-m) 각각은 직렬로 접속된 다수의 비휘발성 메모리 셀들(21)을 포함한다.
도 2에 도시된 바와 같이, 각 셀 스트링(20-1, 20-2, ..., 20-m)은 2차원적으로 동일한 평면(또는 레이어(layer))에 배치(또는 구현)될 수 있다.
셀 스트링(20-1)은 비트 라인(BL1)에 접속된 제1선택 트랜지스터(또는, 스트링 선택 트랜지스터; ST1)와 공통 소스 라인(common source line(CSL))에 접속된 제2선택 트랜지스터(또는, 접지 선택 트랜지스터; ST2) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀들(21)을 포함한다.
제1선택 트랜지스터(ST1)의 게이트는 스트링 선택 라인(string selection line(SSL))에 접속되고, 다수의 비휘발성 메모리 셀들(21) 각각의 게이트는 다수의 워드 라인들(WL1~WLn) 각각에 접속되고, 제2선택 트랜지스터(ST2)의 게이트는 접지 선택 라인(ground selection line(GSL))에 접속된다.
각 셀 스트링(20-2~20-m)의 구조는 셀 스트링(20-1)의 구조와 실질적으로 동일하다.
각 셀 스트링(20-1~20-m)에 포함된 다수의 비휘발성 메모리 셀들(21) 각각은 1-비트 또는 그 이상의 비트들을 저장할 수 있는 플래시(flash) EEPROM (Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있다.
실시 예에 따라, 다수의 비휘발성 메모리 셀들(21) 각각은 1-비트 또는 그 이상의 비트들을 저장할 있는 NAND 플래시 메모리, 예컨대 SLC(single level cell) 또는 MLC(multi-level cell)로 구현될 수 있다. 따라서, 각 셀 스트링(20-1~20-m)은 NAND 셀 스트링(cell string)이라고 불릴 수 있다.
도 3에 도시된 바와 같이, 각 셀 스트링(20'-1, 20'-2, ..., 20'-k; k는 자연수)은 3차원적으로 서로 다른 평면에 배치될 수 있다.
도 3에 도시된 바와 같이, 제1셀 스트링(20'-1)은 제1레이어(21-1)에 배치될 수 있고, 제2셀 스트링(20'-2)은 제1레이어(21-1)와 서로 다른 제2레이어(21-2)에 배치될 수 있고, 제k셀 스트링(20'-k)은 제2레이어(21-2)와 서로 다른 레이어(21-k)에 3차원적으로 배치될 수 있다.
다수의 레이어들(21-1~21-k)은 웨이퍼 적층, 칩 적층, 또는 셀 적층을 통하여 형성될 수 있다. 다수의 레이어들(21-1~21-k)은 TSV(through-silicon via), 펌프(bump) 또는 와이어 본딩(wire bonding)을 통하여 접속될 수 있다. 다수의 레이어들(21-1~21-k) 각각은 다수의 셀 스트링들을 포함한다.
제1레이어(21-1)에 구현되는 제1셀 스트링(20'-1)은 다수의 선택 트랜지스터들(ST11과 ST21) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
제2레이어(21-2)에 구현되는 제2셀 스트링(20'-2)은 다수의 선택 트랜지스터들(ST12과 ST22) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
제k레이어(21-k)에 구현되는 제k셀 스트링(20'-k)은 다수의 선택 트랜지스터들(ST1k과 ST2k) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
도 3에 도시된 바와 같이, 각 셀 스트링(20'-1, 20'-2, ..., 20'-k)은 다수의 워드 라인들(WL1-WLn), CSL, 및 비트 라인(BL1)을 공유할 수 있다. 즉, 각 레이어(21-1~21-k)에서 대응되는 위치에 구현된 각 셀 스트링은 페이지 버퍼&감지 증폭기 블록(70)에 구현된 각 페이지 버퍼(71-1~71-m)에 접속될 수 있다.
본 명세서에서 사용되는 메모리 셀 어레이(20)는 도 2에 도시된 2차원 메모리 셀 어레이(20)와 도 3에 도시된 3차원 메모리 셀 어레이(20')를 총괄적으로 나타낸다.
또한, 본 명세서에서 사용되는 데이터 액세스 동작(data access operation)은 리드 동작(read operation)과 검증 동작(verify operation)을 포함하는 의미로 사용되고, 상기 검증 동작은 프로그램-검증 동작과 이레이즈-검증 동작을 포함하는 의미로 사용된다.
여기서, 프로그램-검증 동작은 프로그램 동작 도중에 선택된 메모리 셀(22)의 문턱 전압이 원하는 문턱 전압에 도달하였는지의 여부를 판단하기 한 동작, 예컨대 프로그램 검증 전압(Vvfy)을 선택된 메모리 셀(22)이 접속된 워드 라인(WL3)으로 공급하는 동작을 의미한다.
또한 이레이즈-검증 동작은 이레이즈 동작 도중에 선택된 메모리 셀(22)의 문턱 전압이 원하는 문턱 전압에 도달하였는지의 여부를 판단하기 동작, 예컨대 이레이즈 검증 전압을 선택된 메모리 셀(22)이 접속된 워드 라인(WL3)으로 공급하는 동작을 의미한다.
상기 액세스 회로는 전압 공급 회로(28), 컬럼 디코더(60), 페이지 버퍼&감지 증폭기 블록(70), Y-게이팅 회로(80), 및 입출력 블록(90)을 포함한다.
컨트롤 로직(50)으로부터 출력된 제어 코드(C_CODE)에 따라, 프로그램 검증 동작 동안, 전압 공급 회로(28)는 다수의 워드 라인들(WL1~WLn) 중에서 선택된 워드 라인(예컨대, WL3)으로 프로그램 검증 전압(Vvfy)을 공급하고 나머지 비-선택 (un-selected) 워드 라인들로 비-선택 리드 전압(Vread)을 공급할 수 있다.
프로그램 검증 전압(Vvfy)이 선택된 워드 라인(예컨대, WL3)으로 공급되는 시간, 프로그램 검증 전압(Vvfy)이 선택된 워드 라인(예컨대, WL3)으로 공급되는 횟수, 또는 선택된 워드 라인(예컨대, WL3)으로 공급되는 프로그램 검증 전압 (Vvfy)의 레벨 중에서 적어도 하나는 제어 코드(C_CODE)에 따라 결정될 수 있다.
전압 공급 회로(28)는 전압 발생기(30)와 로우 디코더(40)를 포함한다.
컨트롤 로직(50)으로부터 출력된 제어 코드(C_CODE)에 따라, 전압 발생기 (30)는 프로그램 동작을 수행하기 위하여 필요한 프로그램 전압(Vpgm)을 포함하는 복수의 전압들, 리드 동작을 수행하기 위하여 필요한 리드 전압들(Vread와 Vrd)을 포함하는 복수의 전압들, 또는 이레이즈 동작을 수행하기 위하여 필요한 이레이즈 전압을 포함하는 복수의 전압들을 발생하고, 각 동작을 수행하기 위하여 필요한 전압들을 로우 디코더 (40)로 출력한다.
예컨대, 프로그램 동작 동안, 로우 디코더(40)는 로우 어드레스에 응답하여 프로그램 전압(Vpgm)을 다수의 워드 라인들(WL1-WLn) 중에서 선택된 워드 라인으로 공급하고, 나머지 워드 라인들로 패스 전압을 공급한다. 상기 프로그램 동작 방법으로서 ISPP(incremental step pulse program) 방법이 사용될 수 있다.
도 2와 도 5에 도시된 바와 같이, 프로그램-검증 동작 동안, 로우 디코더 (40)는 각 프로그램 루프마다 한 번의 프로그램 검증 동작을 수행하기 위하여 선택된 워드 라인(WL3)으로 프로그램-검증 전압(Vvfyi, i=1, 2, 또는 3)을 공급하고 나머지 워드 라인들로 비선택 리드 전압(Vread)을 공급할 수 있다.
또한, 도 5에 도시된 바와 같이 한 번의 리드 동작 동안, 로우 디코더(40)는 로우 어드레스에 응답하여 선택 리드 전압(Vrdi, i=1, 2, 또는 3)을 다수의 워드 라인들(WL1-WLn) 중에서 선택 워드 라인(WL3)으로 공급하고, 나머지 워드 라인들로 비선택 리드 전압(Vread)을 공급할 수 있다.
컬럼 디코더(60)는 컨트롤 로직(50)의 제어하에 컬럼 어드레스를 디코딩하여 디코딩 신호들을 Y-게이팅 회로(80)로 출력한다.
페이지 버퍼&감지 증폭기 블록(70)은 다수의 페이지 버퍼들(71-1~71-m)을 포함한다. 다수의 페이지 버퍼들(71-1~71-m) 각각은 다수의 비트 라인들(BL1~BLm) 각각에 접속된다.
다수의 페이지 버퍼들(71-1~71-m) 각각은 컨트롤 로직(50)의 제어에 따라 프로그램 동작 동안에는 메모리 셀 어레이(20)에 데이터를 프로그램하기 위한 드라이버로써 동작할 수 있다.
또한, 다수의 페이지 버퍼들(71-1~71-m) 각각은 컨트롤 로직(50)의 제어에 따라 리드 동작 동안 또는 검증 동작 동안에는 다수의 비트 라인들(BL1~BLm) 각각의 전압 레벨을 감지 증폭할 수 있는 감지 증폭기로써 동작할 수 있다.
컨트롤 로직(50)의 제어에 따라, 다수의 페이지 버퍼들(71-1~71-m) 각각은 프로그램 검증 전압(Vvfy)이 선택된 워드 라인(예컨대, WL3)으로 공급되는 횟수만큼 다수의 비트 라인들(BL1~BLm) 각각의 전압 레벨을 감지 증폭할 수 있다.
Y-게이팅 회로(80)는 컬럼 디코더(60)로부터 출력된 디코딩 신호들에 응답하여 페이지 버퍼&감지 증폭기 블록(70)과 입출력 블록(90) 사이에서 데이터(DATA)의 전송을 제어할 수 있다.
입출력 블록(90)은 외부로부터 입력된 데이터(DATA)를 Y-게이팅 회로(80)로 전송하거나 또는 Y-게이팅 회로(90)로부터 출력된 데이터(DATA)를 다수의 입출력 핀들을 통하여 상기 외부로 전송할 수 있다.
상기 다수의 입출력 핀들은 명령, 어드레스, 또는 데이터(DATA)를 수신하거나 또는 전송할 수 있다.
컨트롤 로직(50)은 데이터 액세스 동작을 제어하기 위하여 액세스 회로의 동작을 제어할 수 있다.
특히, 컨트롤 로직(50)은 외부, 예컨대 메모리 컨트롤러 또는 호스트로부터 전송된 어드레스(ADD)를 디코딩하고, 디코딩 결과에 따라 수신된 어드레스(ADD)가 제1페이지 어드레스인지 또는 제2페이지 어드레스인지를 판단하고, 판단 결과에 따라 메모리 셀 어레이(20)의 페이지(예컨대, 물리적인 페이지; PAGE)에 저장된 페이지 데이터의 각 프로그램 상태를 검증하기 위한 단위 프로그램 루프의 최대 검증 시간(maximum verify time)을 조절하고, 조절 결과에 상응하는 제어 코드(C-CODE)를 출력할 수 있다.
예컨대, 어드레스(ADD)는 컬럼(column) 어드레스, 로우(row) 어드레스, 또는 페이지(page) 어드레스 중에서 적어도 하나를 포함한다.
상기 페이지 어드레스는 하나의 워드 라인(예컨대, 물리적인 페이지(PAGE))에 관련된 LSB(least significant bit) 페이지에 대한 어드레스, CSB(center significant bit) 페이지에 대한 어드레스, 또는 MSB(most significant bit) 페이지에 대한 어드레스를 포함한다.
이하, LSB 페이지에 대한 어드레스는 LSB 페이지 어드레스라 하고, CSB 페이지에 대한 어드레스는 CSB 페이지 어드레스라 하고, MSB 페이지에 대한 어드레스는 MSB 페이지 어드레스라 한다.
예컨대, 2-비트 정보를 저장하는 MLC는 하나의 워드 라인(예컨대, 물리적인 페이지)에 관련된 LSB 페이지(또는 LSB 페이지 데이터)와 MSB 페이지(또는 MSB 페이지 데이터)를 논리적으로 포함한다.
또한, 3-비트 정보를 저장하는 MLC는 하나의 워드 라인(예컨대, 물리적인 페이지)에 관련된 LSB 페이지, CSB 페이지(또는 CSB 페이지 데이터), 및 MSB 페이지를 논리적으로 포함한다.
컨트롤 로직(50)은 디코더(52)와 코드 발생기(54)를 포함한다.
프로그램 동작 동안, 디코더(52)는 수신된 어드레스(ADD)를 디코딩하고 디코딩된 어드레스에 따라 지정된 메모리 셀 어레이(20)의 페이지(예컨대, 물리적인 페이지(PAGE))에 프로그램될 페이지 데이터가 N(N은 자연수)번째 페이지 데이터인지 또는 (N+1)번째 페이지 데이터인지를 판단하고, 판단 결과를 코드 발생기(54)로 전송한다.
실시 예에 따라, N(N은 자연수, 예컨대 N=1)번째 페이지 데이터는 LSB 페이지 데이터이고 (N+1)번째 페이지 데이터는 MSB 페이지 데이터일 수 있다.
다른 실시 예에 따라, N(N은 자연수)번째 페이지 데이터는 LSB 페이지 데이터와 CSB 페이지 데이터 중에서 어느 하나이고, (N+1)번째 페이지 데이터는 MSB 페이지 데이터일 수 있다.
따라서 수신된 어드레스(ADD)는 LSB 페이지 어드레스, CSB 페이지 어드레스, 또는 MSB 페이지 어드레스일 수 있다.
코드 발생기(54)는 디코더(52)로부터 출력된 상기 판단 결과에 따라 메모리 셀 어레이(20)의 페이지(예컨대, 물리적인 페이지)에 저장된 페이지 데이터에 대한 각 프로그램 상태를 검증하기 위한 단위 프로그램 루프의 최대 검증 시간(maximum verify time)을 조절하고, 조절 결과에 상응하는 제어 코드(C-CODE)를 전압 발생기 (30)로 출력한다.
도 4는 프로그램 루프마다 수행된 프로그램 검증 동작의 회수에 따른 문턱 전압의 산포를 나타낸다.
도 4를 참조하면, A1은 프로그램 루프마다 한 번의 프로그램 검증 동작을 수행할 때의 비휘발성 메모리 셀들에 대한 문턱 전압(threshold voltage)의 산포 (distribution)를 나타내고, A2는 프로그램 루프마다 두 번의 프로그램 검증 동작을 연속적으로 수행할 때의 비휘발성 메모리 셀들에 대한 문턱 전압의 산포를 나타낸다. 즉, 프로그램 검증 전압(Vvfy)을 기준으로 할 때, A2의 산포의 폭은 A1의 산포의 폭 보다 좁다.
CSL의 노이즈를 줄이기 위하여 프로그램 루프마다 두 번의 프로그램 검증 동작을 연속적으로 수행하면, 프로그램 시간이 증가하여 프로그램 동작의 성능이 저하된다.
상기 프로그램 동작의 성능이 저하되는 것을 방지하기 위하여, 본 발명의 실시 예는 프로그램될 페이지 데이터가 LSB 페이지 데이터인지, CSB 페이지 데이터인지, 또는 MSB 페이지 데이터인지를 수신된 어드레스(ADD)를 참조하여 판단하고, 판단 결과에 따라 각 프로그램 루프마다 수행되는 프로그램 검증 동작의 횟수를 조절할 수 있는 비휘발성 반도체 장치(10)와 이의 동작 방법을 제공하는 것이다.
도 5는 도 1에 도시된 메모리 셀 어레이에 포함된 다수의 비휘발성 메모리 셀들의 문턱 전압의 산포, 리드 동작 동안의 전압들, 및 프로그램-검증 동작 동안의 전압들을 나타낸다.
도 1과 도 2에 도시된 비휘발성 메모리 셀(21)이 2-비트 정보를 저장하는 MLC일 때, 비휘발성 메모리 셀(21)은 문턱 전압에 따라 4개의 상태들(E, P1, P2, 및 P3)을 갖는다. E는 이레이즈 상태이고, P1, P2, 및 P3는 프로그램 상태를 의미한다.
CSB 페이지 데이터 또는 MSB 페이지 데이터에 대한 각 프로그램 상태((E, P1, P2, 및 P3)를 판단하기 위하여, 프로그램 동작의 프로그램 루프마다 두 번의 프로그램-검증 동작들을 순차적으로 수행하기 위하여 제1프로그램-검증 전압 (Vvfy1', Vvfy2', 또는 Vvfy3')이 선택된 워드 라인(예컨대, WL3)으로 공급된 후 제2프로그램-검증 전압(Vvfy1, Vvfy2, 또는 Vvfy3)이 선택된 워드 라인(예컨대, WL3)으로 공급된다.
또한, LSB 페이지 데이터 또는 CSB 페이지 데이터에 대한 각 프로그램 상태(E, P1, P2, 및 P3)를 판단하기 위하여, 프로그램 동작의 프로그램 루프마다 한 번의 프로그램-검증 동작을 수행하기 위하여 제2프로그램-검증 전압(Vvfy1, Vvfy2, 또는 Vvfy3)이 선택된 워드 라인(예컨대, WL3)으로 공급된다.
실시 예에 따라, Vvfy1는 Vvfy1'보다 높게, Vvfy2는 Vvfy2'보다 높게, Vvfy3는 Vvfy3'보다 높게 설정될 수 있다.
다른 실시 예에 따라, Vvfy1와 Vvfy1'는 동일하게 설정되고, Vvfy2와 Vvfy2'는 동일하게 설정되고, Vvfy3와 Vvfy3'는 동일하게 설정될 수 있다.
프로그램 검증 동작과 마찬가지로 리드 동작이 수행될 수 있다.
예컨대, CSB 페이지 데이터 또는 MSB 페이지 데이터에 대한 각 프로그램 상태(E, P1, P2, 및 P3)를 판단하기 위하여, 한 번의 리드 동작 동안 제1리드 전압 (Vrd1', Vrd2', 또는 Vrd3')이 선택된 워드 라인(예컨대, WL3)으로 공급된 후 제2리드 전압(Vrd1, Vrd2, 또는 Vrd3)이 선택된 워드 라인(예컨대, WL3)으로 공급될 수 있다.
또한, LSB 페이지 데이터 또는 CSB 페이지 데이터에 대한 각 프로그램 상태(E, P1, P2, 및 P3)를 판단하기 위하여, 한 번의 리드 동작 동안 제2리드 전압 (Vrd1, Vrd2, 또는 Vrd3)이 선택된 워드 라인(예컨대, WL3)으로 공급될 수 있다.
실시 예에 따라 Vrd1는 Vrd'보다 높게, Vrd2는 Vrd2'보다 높게, Vd3는 Vrd3'보다 높게 설정될 수 있다.
다른 실시 예에 따라 Vrd1와 Vrd1'는 동일하게 설정되고, Vrd2와 Vrd2'는 동일하게 설정되고, Vrd3와 Vrd3'는 동일하게 설정될 수 있다.
도 6은 도 1의 비휘발성 메모리 장치에 의하여 수행되는 LSB 페이지 데이터에 대한 프로그램 동작을 설명하기 위한 타이밍 도이고, 도 7은 도 1의 비휘발성 메모리 장치에 의하여 수행되는 MSB 페이지 데이터에 대한 프로그램 동작을 설명하기 위한 타이밍 도이고, 도 8은 2-비트 MLC로 구현된 페이지에 대한 프로그램 동작을 설명하기 위한 흐름도 도이다.
도 6과 도 7에 도시된 바와 같이, 프로그램 동작은 각각의 상태(E, P1, P2, 및 P3)에 대한 각각의 프로그램 루프(PL1~PL8 또는 PL1'~PL8')에서 프로그램 실행 (program execution) 동작과 프로그램-검증 동작을 수행한다.
상기 프로그램 실행 동작 동안, ISPP에 따른 프로그램 전압(또는 프로그램 펄스; U1~U8)이 선택된 워드 라인(예컨대, WL3)으로 공급되고, 상기 프로그램 검증 동작 동안 적어도 하나의 프로그램 검증 전압(Vvfy1', Vvfy1, Vvfy2', Vvfy2, Vvfy3', 또는 Vvfy3)이 선택된 워드 라인(예컨대, WL3)으로 공급된다.
비휘발성 메모리 장치(10)의 동작은 도 1, 및 도 5부터 도 8까지를 참조하여 설명된다.
프로그램 동작이 수행되면, 디코더(52)는 프로그램될 페이지 데이터의 저장 위치를 지정하기 위한 입력 어드레스(ADD)를 수신하고 디코딩한다(S10).
디코더(52)는 수신된 입력 어드레스(ADD)가 LSB 페이지 어드레스인지 또는 MSB 페이지 어드레스인지를 판단한다(S20).
우선, 수신된 입력 어드레스(ADD)가 LSB 페이지 어드레스일 때, 디코더(52)는 도 6에 도시된 바와 같이 각 프로그램 루프(PL1~PL8)의 단위 최대 검증 시간을 제1시간(VT1)으로 설정하고 설정 결과를 코드 발생기(54)로 전송한다(S30). 실시 예에 따라 디코더(52)는 제1시간(VT1) 동안 수행되는 검증 동작의 회수를 한 번으로 설정할 수 있다(S30).
따라서 전압 공급 회로(28)는 컨트롤 로직(50)으로부터 출력되는 제어 코드 (C_CODE)에 따라 제1시간(VT1) 동안 검증 전압(도 6의 Vvfyi, i는 1, 2, 또는 3)을 선택된 워드 라인(WL3)으로 공급할 수 있다.
컨트롤 로직(50)의 제어에 따라, 액세스 회로는 LSB 페이지 어드레스에 의하여 지정된 메모리 셀 어레이(20)의 페이지(예컨대, WL3에 접속된 다수의 비휘발성 메모리 셀들)에 LSB 페이지 데이터를 프로그램하고 프로그램된 LSB 페이지 데이터에 대해 각 프로그램 루프(PL1~PL8)마다 제1시간(VT1) 동안 한 번씩의 검증 동작 (F)을 수행한다(S40).
그러나, 수신된 입력 어드레스(ADD)가 MSB 페이지 어드레스일 때, 디코더 (52)는 도 7에 도시된 바와 같이 각 프로그램 루프(PL1'~PL8')의 단위 최대 검증 시간을 제1시간(VT1)보다 긴 제2시간(VT2)으로 설정하고 설정 결과를 코드 발생기 (54)로 전송한다(S50).
실시 예에 따라 디코더(52)는 제2시간(VT2, VT1<VT2) 동안 수행되는 검증 동작의 회수를 두 번으로 설정할 수 있다(S50).
따라서 전압 공급 회로(28)는 컨트롤 로직(50)으로부터 출력되는 제어 코드 (C_CODE)에 따라 제2시간(VT2) 동안 두 번의 검증 동작들(F와 S)을 수행하기 위하여 필요한 검증 전압(도 7의 Vvfyi'와 Vvfyi, i는 1, 2, 또는 3)을 순차적으로 선택된 워드 라인(WL3)으로 공급할 수 있다.
컨트롤 로직(50)의 제어에 따라, 액세스 회로는 MSB 페이지 어드레스에 의하여 지정된 메모리 셀 어레이(20)의 페이지(예컨대, WL3에 접속된 다수의 비휘발성 메모리 셀들)에 MSB 페이지 데이터를 프로그램하고 프로그램된 MSB 페이지 데이터에 대해 각 프로그램 루프(PL1'~PL8')마다 제2시간(VT2) 동안 두 번의 검증 동작들 (F와 S)을 수행한다 (S60). 성공적으로 프로그램된 경우 프로그램 동작은 종료된다.
도 9는 3-비트 MLC로 구현된 페이지에 대한 프로그램 동작을 설명하기 위한 흐름도 도이다.
도 1, 도 5, 도 6, 도 7, 및 도 9를 참조하면, 프로그램 동작이 수행되면, 디코더(52)는 프로그램될 페이지 데이터의 저장 위치를 지정하기 위한 입력 어드레스(ADD)를 디코딩한다(S110).
디코더(52)는 수신된 입력 어드레스(ADD)가 LSB 페이지 어드레스, CSB 페이지 어드레스, 또는 MSB 페이지 어드레스인지를 판단한다(S120).
첫 번째, 수신된 입력 어드레스(ADD)가 LSB 페이지 어드레스이고 검증 동작의 회수 조절 기능이 옵션(option)으로 선택된 경우(S120), 도 6에 도시된 바와 같이 디코더(52)는 각 프로그램 루프(PL1~PL8)의 단위 최대 검증 시간을 제1시간 (VT1)으로 설정하고 설정 결과를 코드 발생기(54)로 전송한다. 실시 예에 따라 디코더(52)는 제1시간(VT1) 동안 수행되는 검증 동작의 회수를 한 번으로 설정할 수 있다.
전압 공급 회로(28)는 컨트롤 로직(50)으로부터 출력되는 제어 코드 (C_CODE)에 따라 제1시간(VT1) 동안 각 상태(E, P1, P2, 또는 P3)를 판별하기 위한 검증 전압(도 6의 Vvfyi, i는 1, 2, 또는 3)을 선택된 워드 라인(WL3)으로 공급한다.
컨트롤 로직(50)의 제어에 따라, 액세스 회로는 LSB 페이지 어드레스에 의하여 지정된 메모리 셀 어레이(20)의 페이지(예컨대, WL3에 접속된 다수의 비휘발성 메모리 셀들)에 LSB 페이지 데이터를 프로그램하고 프로그램된 LSB 페이지 데이터에 대해 각 프로그램 루프(PL1~PL8)마다 제1시간(VT1) 동안 한 번씩의 검증 동작 (F)을 수행한다(S140).
그러나, 수신된 입력 어드레스(ADD)가 LSB 페이지 어드레스이나 검증 동작의 회수 조절 기능이 옵션으로 선택되지 않은 경우(S120), 도 7에 도시된 바와 같이 디코더(52)는 각 프로그램 루프(PL1'~PL8')의 단위 최대 검증 시간을 제2시간(VT2)으로 설정하고 설정 결과를 코드 발생기(54)로 전송한다. 실시 예에 따라 디코더 (52)는 제2시간(VT2) 동안 수행되는 검증 동작의 회수를 두 번으로 설정할 수 있다.
전압 공급 회로(28)는 컨트롤 로직(50)으로부터 출력되는 제어 코드 (C_CODE)에 따라 제2시간(VT2) 동안 두 번의 검증 동작들(F와 S)을 수행하기 위하여 필요한 검증 전압(도 7의 Vvfyi'와 Vvfyi, i는 1, 2, 또는 3)을 순차적으로 선택된 워드 라인(WL3)으로 공급한다.
컨트롤 로직(50)의 제어에 따라, 액세스 회로는 LSB 페이지 어드레스에 의하여 지정된 메모리 셀 어레이(20)의 페이지(예컨대, WL3에 접속된 다수의 비휘발성 메모리 셀들)에 LSB 페이지 데이터를 프로그램하고 프로그램된 LSB 페이지 데이터에 대해 각 프로그램 루프(PL1'~PL8')마다 두 번의 검증 동작들(F와 S)을 수행한다 (S124). 성공적으로 프로그램된 경우 프로그램 동작은 종료된다.
두 번째, 수신된 입력 어드레스(ADD)가 CSB 페이지 어드레스이고 검증 동작의 회수 조절 기능이 옵션으로 선택된 경우(S130), 도 6에 도시된 바와 같이 디코더(52)는 각 프로그램 루프(PL1~PL8)의 단위 최대 검증 시간을 제1시간(VT1)으로 설정하고 설정 결과를 코드 발생기(54)로 전송한다. 실시 예에 따라 디코더(52)는 제1시간(VT1) 동안 수행되는 검증 동작의 회수를 한 번으로 설정할 수 있다.
전압 공급 회로(28)는 컨트롤 로직(50)으로부터 출력되는 제어 코드 (C_CODE)에 따라 제1시간(VT1) 동안 검증 전압(도 6의 Vvfyi, i는 1, 2, 또는 3)을 선택된 워드 라인(WL3)으로 공급한다.
컨트롤 로직(50)의 제어에 따라, 액세스 회로는 CSB 페이지 어드레스에 의하여 지정된 메모리 셀 어레이(20)의 페이지(예컨대, WL3에 접속된 다수의 비휘발성 메모리 셀들)에 CSB 페이지 데이터를 프로그램하고 프로그램된 CSB 페이지 데이터에 대해 각 프로그램 루프(PL1~PL8)마다 한 번씩의 검증 동작(F)을 수행한다 (S140).
그러나, 수신된 입력 어드레스(ADD)가 CSB 페이지 어드레스이나 검증 동작의 회수 조절 기능이 옵션으로 선택되지 않은 경우(S130), 도 7에 도시된 바와 같이 디코더(52)는 각 프로그램 루프(PL1'~PL8')의 단위 최대 검증 시간을 제2시간 (VT2>VT1)으로 설정하고 설정 결과를 코드 발생기(54)로 전송한다. 실시 예에 따라 디코더(52)는 제2시간(VT2) 동안 수행되는 검증 동작의 회수를 두 번으로 설정할 수 있다.
전압 공급 회로(28)는 컨트롤 로직(50)으로부터 출력되는 제어 코드 (C_CODE)에 따라 제2시간(VT2) 동안 두 번의 검증 동작들(F와 S)을 수행하기 위하여 필요한 검증 전압(도 7의 Vvfyi'와 Vvfyi, i는 1, 2, 또는 3)을 순차적으로 선택된 워드 라인(WL3)으로 공급한다.
컨트롤 로직(50)의 제어에 따라, 액세스 회로는 CSB 페이지 어드레스에 의하여 지정된 메모리 셀 어레이(20)의 페이지(예컨대, WL3에 접속된 다수의 비휘발성 메모리 셀들)에 CSB 페이지 데이터를 프로그램하고 프로그램된 CSB 페이지 데이터에 대해 각 프로그램 루프(PL1'~PL8')마다 제2시간(VT2) 동안 두 번의 검증 동작들 (F와 S)을 수행한다 (S124). 성공적으로 프로그램된 경우 프로그램 동작은 종료된다.
세 번째, 수신된 입력 어드레스(ADD)가 MSB 페이지 어드레스인 경우, 도 7에 도시된 바와 같이 디코더(52)는 각 프로그램 루프(PL1'~PL8')의 단위 최대 검증 시간을 제2시간(VT2)으로 설정하고 설정 결과를 코드 발생기(54)로 전송한다. 실시 예에 따라 디코더(52)는 제2시간(VT2) 동안 수행되는 검증 동작의 회수를 두 번으로 설정할 수 있다.
전압 공급 회로(28)는 컨트롤 로직(50)으로부터 출력되는 제어 코드 (C_CODE)에 따라 제2시간(VT2) 동안 두 번의 검증 동작들(F와 S)을 수행하기 위하여 필요한 검증 전압(도 7의 Vvfyi'와 Vvfyi, i는 1, 2, 또는 3)을 순차적으로 선택된 워드 라인(WL3)으로 공급한다.
컨트롤 로직(50)의 제어에 따라, 액세스 회로는 MSB 페이지 어드레스에 의하여 지정된 메모리 셀 어레이(20)의 페이지(예컨대, WL3에 접속된 다수의 비휘발성 메모리 셀들)에 MSB 페이지 데이터를 프로그램하고 프로그램된 MSB 페이지 데이터에 대해 각 프로그램 루프(PL1'~PL8')마다 제2시간(VT2) 동안 두 번의 검증 동작들 (F와 S)을 수행한다(S124). 성공적으로 프로그램된 경우 프로그램 동작은 종료된다. 물론, 성공적으로 프로그램되지 않더라도 상기 프로그램 동작은 종료될 수 있다.
도 10은 N번째 페이지 데이터의 프로그램 시간과 (N+1)번째 페이지 데이터의 프로그램 시간을 나타낸다.
도 1부터 도 10을 참조하면, N번째 페이지 데이터에 대한 각 프로그램 루프의 프로그램 검증 동작은 한 번만 수행되고, (N+1)번째 페이지 데이터에 대한 각 프로그램 루프의 프로그램 검증 동작은 두 번씩 수행된다.
따라서 상기 N번째 페이지 데이터에 대한 프로그램 시간(tPROG1)은 상기 (N+1)번째 페이지 데이터에 대한 프로그램 시간(tPROG2>tPROG1)보다 짧다.
예컨대, 도 7에 도시된 바와 같이 제1프로그램 검증 동작(F)이 수행되는 시간과 제2프로그램 검증 동작(S)이 수행되는 시간이 서로 같을 때, 제2시간(VT2)은 제1시간(VT1)의 2배이다. 즉, VT2=2*VT1.
도 11은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다. 도 11을 참조하면, 메모리 시스템(100)은 이동 전화기 (cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(100)은 비휘발성 메모리 장치(10)와 비휘발성 메모리 장치 (10)의 동작을 제어할 수 있는 메모리 컨트롤러(150)를 포함한다.
메모리 컨트롤러(150)는 프로세서(110)의 제어에 따라 비휘발성 메모리 장치 (10)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작, 또는 리드(read) 동작을 제어할 수 있다. 프로그램 검증 동작은 프로그램 동작의 일부로서 포함된다.
비휘발성 메모리 장치(10)에 프로그램된 페이지 데이터는 프로세서(110)와 메모리 컨트롤러(150)의 제어에 따라 디스플레이(120)를 통하여 디스플레이될 수 있다.
무선 송수신기(130)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(130)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(110)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(110)는 무선 송수신기(130)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(150) 또는 디스플레이(120)로 전송할 수 있다. 메모리 컨트롤러(150)는 프로세서(110)에 의하여 처리된 신호를 비휘발성 메모리 장치(10)에 프로그램할 수 있다.
또한, 무선 송수신기(130)는 프로세서(110)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(140)는 프로세서(110)의 동작을 제어하기 위한 제어 신호 또는 프로세서(110)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(110)는 메모리 컨트롤러(150)로부터 출력된 데이터, 무선 송수신기 (130)로부터 출력된 데이터, 또는 입력 장치(140)로부터 출력된 데이터가 디스플레이(120)를 통하여 디스플레이될 수 있도록 디스플레이(120)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(150)는 프로세서(110)의 일부로서 구현될 수 있고 또한 프로세서(110)와 별도의 칩으로 구현될 수 있다.
도 12는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다. 도 12에 도시된 메모리 시스템(200)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어f로 구현될 수 있다.
메모리 시스템(200)은 비휘발성 메모리 장치(10)와, 비휘발성 메모리 장치 (10)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(240)를 포함한다.
프로세서(210)는 입력 장치(220)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(10)에 저장된 데이터를 디스플레이(230)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(220)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(210)는 메모리 시스템(200)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(240)의 동작을 제어할 수 있다.
실시 예에 따라 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(240)는 프로세서(210)의 일부로서 구현될 수 있고 또한 프로세서(210)와 별도의 칩으로 구현될 수 있다.
도 13은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다. 도 13에 도시된 메모리 시스템(300)은 메모리 카드 (memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템 (300)은 비휘발성 메모리 장치(10), 메모리 컨트롤러(310), 및 카드 인터페이스 (320)를 포함한다.
메모리 컨트롤러(310)는 메모리 장치(10)와 카드 인터페이스(320) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(320)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(320)는 호스트(HOST)의 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(310) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(320)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트(HOST)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(300)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 (HOST)와 접속될 때, 호스트(HOST)는 카드 인터페이스(320)와 메모리 컨트롤러(310)를 통하여 비휘발성 메모리 장치(10)와 데이터 통신을 수행할 수 있다.
도 14는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다. 도 14에 도시된 메모리 시스템(400)은 이미지 처리 장치, 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기로 구현될 수 있다.
메모리 시스템(400)은 비휘발성 메모리 장치(10)와 비휘발성 메모리 장치(10)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작, 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(440)를 포함한다.
메모리 시스템(400)의 이미지 센서(420)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(410) 또는 메모리 컨트롤러(440)로 전송된다. 프로세서(410)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이 (430)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(440)를 통하여 비휘발성 메모리 장치(10)에 저장될 수 있다.
또한, 비휘발성 메모리 장치(10)에 저장된 데이터는 프로세서(410) 또는 메모리 컨트롤러(440)의 제어에 따라 디스플레이(430)를 통하여 디스플레이된다.
실시 예에 따라 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(440)는 프로세서(410)의 일부로서 구현될 수 있고 또한 프로세서(410)와 별개의 칩으로 구현될 수 있다.
도 15는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 15를 참조하면, 메모리 시스템(500)은 비휘발성 메모리 장치(10), 및 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 CPU(central processing unit; 510)를 포함한다.
메모리 시스템(500)은 CPU(510)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리 장치(550)를 포함한다. 메모리 장치(550)는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
메모리 시스템(500)에 접속된 호스트(HOST)는 메모리 인터페이스(520)와 호스트 인터페이스(540)를 통하여 비휘발성 메모리 장치(10)와 데이터 통신을 수행할 수 있다.
CPU(510)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록 (530)은 메모리 인터페이스(520)를 통하여 비휘발성 메모리 장치(10)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(540)를 통하여 호스트(HOST)로 전송할 수 있다.
CPU(510)는 버스(501)를 통하여 메모리 인터페이스(520), ECC 블럭(530), 호스트 인터페이스(540), 및 메모리 장치(550) 사이에서 데이터 통신을 제어할 수 있다.
메모리 시스템(500)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 16은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 16을 참조하면, 메모리 시스템(600)은 SSD(solid state drive)와 같은 처리 장치로 구현될 수 있다. 메모리 시스템(600)은 다수의 메모리 장치들(10)과 다수의 메모리 장치들(10) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(610)를 포함할 수 있다. 실시 예에 따라 메모리 시스템(600)은 메모리 모듈 (memory module)로 구현될 수 있다.
도 17은 도 16에 도시된 메모리 시스템를 포함하는 데이터 처리 장치의 실시 예를 나타낸다. 도 16과 도 17을 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 처리 장치(700)는 RAID 컨트롤러(710)와 다수의 메모리 시스템들(600-1~600-n; n는 자연수)을 포함할 수 있다.
다수의 메모리 시스템들(600-1~600-n) 각각은 도 16에 도시된 메모리 시스템(600)일 수 있다. 다수의 메모리 시스템들(600-1~600-n)은 RAID 어레이를 구성할 수 있다. 데이터 처리 장치(700)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(710)는 호스트(HOST)로부터 출력된 프로그램 명령에 따라 호스트(HOST)로부터 출력된 프로그램 데이터를 RAID 레벨에 따라 다수의 메모리 시스템들(600-1~600-n) 중에서 적어도 어느 하나의 메모리 시스템로 출력할 수 있다.
리드 동작 동안, RAID 컨트롤러(710)는 호스트(HOST)로부터 출력된 리드 명령에 따라 다수의 메모리 시스템들(600-1~600-n) 중에서 적어도 어느 하나의 메모리 시스템로부터 읽혀진 데이터를 호스트(HOST)로 전송할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 비휘발성 메모리 장치
20: 메모리 셀 어레이
28: 전압 공급 회로
30: 전압 발생기
40: 로우 디코더
50: 컨트롤 로직
52: 디코더
54: 코드 발생기
60: 컬럼 디코더
70: 페이지 버퍼& 감지 증폭기 블록
80: Y-게이팅 회로
90: 입출력 블록
100, 200, 300, 400, 500, 및 600: 메모리 시스템

Claims (10)

  1. 수신된 어드레스를 디코딩하고 디코딩 결과에 따라 수신된 어드레스가 제1페이지 어드레스인지 또는 제2페이지 어드레스인지를 판단하는 단계;
    판단 결과에 따라 페이지 데이터의 프로그램 상태를 검증하기 위한 프로그램 루프마다 프로그램 검증 동작의 회수를 조절하는 단계; 및
    프로그램 루프마다 조절된 프로그램 검증 동작의 회수를 이용하여 검증 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서, 상기 프로그램 루프마다 프로그램 검증 동작의 회수를 조절하는 단계는,
    상기 수신된 어드레스가 상기 제1페이지 어드레스일 때에는 상기 프로그램 루프마다 최대 검증 시간을 제1시간으로 조절하고,
    상기 수신된 어드레스가 상기 제2 페이지 어드레스일 때에는 상기 프로그램 루프마다 최대 검증 시간을 상기 제1시간보다 긴 제2시간으로 조절하는 비휘발성 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 제1시간 동안 수행되는 상기 검증 동작의 회수는 상기 제2시간 동안 수행되는 상기 검증 동작의 회수보다 적은 비휘발성 메모리 장치의 동작 방법.
  4. 다수의 워드 라인들 중에서 선택된 워드 라인에 접속되고 페이지 데이터를 저장하기 위한 다수의 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이;
    수신된 어드레스를 디코딩하고, 디코딩 결과에 따라 수신된 어드레스가 제1페이지 어드레스인지 또는 제2페이지 어드레스인지를 판단하고, 판단 결과에 따라 상기 페이지 데이터의 프로그램 상태를 검증하기 위한 단일 프로그램 루프의 프로그램 검증 동작의 회수를 조절하고, 조절 결과에 상응하는 제어 코드를 출력하기 위한 컨트롤 로직; 및
    상기 제어 코드에 따라, 상기 선택된 워드 라인으로 검증 전압을 공급하기 위한 전압 공급 회로를 포함하는 비휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 컨트롤 로직은,
    상기 수신된 어드레스가 상기 제1페이지 어드레스일 때 상기 프로그램 검증 동작의 회수를 제1값으로 조절하고,
    상기 수신된 어드레스가 상기 제2페이지 어드레스일 때 상기 프로그램 검증 동작의 회수를 상기 제1값 보다 큰 제2값으로 조절하는 비휘발성 메모리 장치.
  6. 제5항에 있어서, 상기 전압 공급 회로는,
    상기 수신된 어드레스가 상기 제2페이지 어드레스일 때 상기 컨트롤 로직으로부터 출력된 상기 제어 코드에 따라 상기 검증 전압의 레벨을 상기 제2 값만큼 조절하는 비휘발성 메모리 장치.
  7. 카드 인터페이스;
    제4항에 기재된 비휘발성 메모리 장치; 및
    상기 카드 인터페이스를 통하여 상기 비휘발성 메모리 장치와 데이터 통신을 수행하기 위한 메모리 컨트롤러를 포함하는 메모리 카드.
  8. 제7항에 있어서, 상기 컨트롤 로직은,
    상기 수신된 어드레스가 상기 제1페이지 어드레스일 때 상기 프로그램 검증 동작의 회수를 제1값으로 조절하고,
    상기 수신된 어드레스가 상기 제2페이지 어드레스일 때 상기 프로그램 검증 동작의 회수를 상기 제1값 보다 큰 제2값으로 조절하는 메모리 카드.
  9. 제4항에 기재된 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함하는 메모리 시스템.
  10. 제9항에 있어서, 상기 컨트롤 로직은,
    상기 수신된 어드레스가 상기 제1페이지 어드레스일 때 상기 프로그램 검증 동작의 회수를 제1값으로 조절하고,
    상기 수신된 어드레스가 상기 제2페이지 어드레스일 때 상기 프로그램 검증 동작의 회수를 상기 제1값 보다 큰 제2값으로 조절하는 메모리 시스템.
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