TW306000B - - Google Patents

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Description

306000 A7 B7 ____ 五、發明説明（1 ) 〔發明之背景〕 本發明係關於半導體積體電路裝置，特別是具有同位 位元之高速的半導體記憶或包含其之半導體裝® ° 於伴隨記憶容量之大容量化之半導體記憶中，介經將 記憶單元陣列分成複數之方塊，進一步將一個方提分成複 數之埜（mat )，以減少同時動作之竄路數以降低消费 電力。 例如，對於一個之位址，輸入，輸出複數位元之資料 之際，由複數之記億方塊中選擇規定的一個之記憶方塊， 再者，選擇其之記億方塊內之一個的記憶墊中之複數的記 憶單元，複數位元之資料被同時輸出或輸入。 又，於高速之半導體記憶中，選擇全部之記憶方塊， 各記憶方塊中各一個之記憶墊內之記憶單元被選擇，複數 位元之資料被同時地輸出或输入。 不論上述之那個之情形，在一個之半導體記憶之晶片 內，都被分割成2之η次方個（η爲正整數）之記憶方塊 〇 於上述之被分割成2的η次方個之記憶方塊之半導體 記億中，在半導體記憶持有同位位元，而且有必要將輸入 、輸出轉換成複數通路之場合時，以下各點並未被考慮到 Ο 例如，某晶片中可以爲X 3 6位元構成及X 1 8位元 構成之2通路之位元構成。此時，要黄現少的位元構成（ X 1 8 )之場合，對於各方塊無法將輸入、輸出資料之位 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印製 經濟部中央橾準局貝工消費合作社印製 3〇6〇〇〇 a? _____B7 五、發明説明（2 ) 元數在複數之記憶方塊間將其均等之，傳達於複數方塊間 之信號傳達路徑變成有必要。由於如此，有所諝之妨害高 速化之問題點。 即，考慮記憶方塊數爲4個之場合（2之2次方）時 ，X3 6位元時各方塊之輸入、輸出位元數爲9位元。相 對於此，X 1 8位元時輸入、輸出位元數，變成存在有十 位元及5位元之2種之記憶方塊。 各方塊係構成爲輸出9位元之故，由X 3 6位元往 X 1 8位元轉換之際，每一緊鄰之2位元之那一個位元之 信號輸出（或，往一方之位元輸入信號）之理論必須組於 其中。剩下之第9的一位元和其他之記憶方塊之一位元組 成一對，由那一個之位元之信號輸出（往一方之位元輸入 信號）之理論必須組於其中。 因此，多餘之第9位元以外之位元的信號傳達，雖可 利用與其對應之記憶方塊內之路徑而進行，但此多餘之第 9個的一位元之信號線必須被連接於相鄰之記憶方塊，有 配線延遲時間增大之問題。 〔發明之摘要〕 本發明之目的在提供：於持有同位位元，而且可以將 輸入輸出位元數轉換成複數通路之半導體記憶中，即使轉 換位元數構成，記憶方塊之構成位元數爲均等分，不會增 大延遲時間，可以高速地動作之半導體記憶或利用其之微 電腦等之半導體裝置。 本紙伕尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 成！ A7 B7 3〇^0〇〇 五、發明説明（3 ) 依據本發明時，其特徵爲：具有由包含同位位元之複 數位元所構成，介經複數之記憶方塊而分割構成之記憶瘅 列，以及轉換上述記憶陣列之輸入、輸出位元數之位元構 成轉換部，上述記憶方塊之數目爲3之倍數，使上述複數 之記憶方塊之各各的輸入、输出位元數爲均等分者。 如上所述者，介經使記憶方塊之數目爲3的倍數，即 使改變位元構成，也可以使一個之記憶方塊'之位元數均等 ，跨於記憶方塊間之配線爲沒有必要。即，不會招致配線 延遲之增大，可以實現具有同位位元之位元構成可變之高 速半導體記憶裝置。 〔圖面之簡單說明〕 圖1係表示本發明之記憶陣列之一構成例。 圖2係表示本發明之記憶方塊之一構成例。 圖3係表示本發明之記憶體之一構成例。 圖4係表示每一記憶方塊之構成位元數之一例。 圖5係表示本發明之其他的實施例之晶片構成之一例 0 圖6係表示本發明之其他的實施例之晶片構成之一例 0 圖7係表示先前技術之記憶陣列之一構成例。 圖8係表示先前技術之記憶方塊之一構成例。 〔最佳實施例之說明〕 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 -±. 經濟部中央標準局員工消費合作社印製 經濟部中央標準局貝工消費合作杜印製 A7 _B7_ 五、發明説明（4 ) 圖1及圖2表示本發明之一實施例。半導體記憶晶片 1 〇中，記億陣列被分成6個之記憶方塊1 0 〇。記憶方 塊1 0 0更分割成8個之記憶墊2 0 0 ，記憶埜2 0 0由 6個之記億單元2 1 G所構成。2 Q係表示資料輸入、輸 出用之襯墊（pad ) ° 在晶片中央部之2個的記憶方塊中，於各記憶方塊之 中央部設置周邊電路1 〇 〇 〇之故，記憶墊雖被分成左右 各4個而配置者，但和其他記憶方塊動作完全相同。介經 如此，周邊電路1 0 Q 0可以在晶片中央部平衡良好地配 置之故，可以防止配線部之信號傳達延遲之增加。 本實施例中，就具有X3 6位元XI 8位元（其中， 同位位元各爲X 4位元及X 2位元）之轉換機能之場合說 明之。 本發明之半導體記憶體或半導體裝置具有從複數通路 之位元構成選擇一個之位元構成之I/O選擇部3 1 0。 在I/O選擇部3 1 0選擇XI 8位元或X 3 6位元之其 中之一之信號X 1 8 B，及X 1 8位元被選擇之際，在2 組存在之XI 8位元（1 8a及XI 8b)中，選擇那一 個之X 1 8位元之決定信號I / 0選擇被輸入。 接受此I/O選擇部3 1 Q之輸出信號以轉換資料之 輸出數或資料之輸入數者爲資料選擇部3 0 0 ° 又，4 0 〇係讀出電路及光頻用緩衝電路，5 0 0係 輸出緩衝器及資料輸入緩衝器（D 1 η緩衝器），輸入' 輸出襯墊2 0在上下晶片各有1 8個，共計3 6個。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X29?公釐） {請先閲讀背面之注意事項再填寫本頁) 訂 Λ I. 經濟部中央標準局貝工消费合作社印製 306000 A7 __B7_ 五、發明説明（5 ) X3 6位元時，3 6個之襯墊全部被使用，於X 1 8位元 時，其中之一半18個襯墊被使用。 在圖1及圖2中，領域1 1 0之部分係被放大表示者 。在領域1 1 0設置有輸入，輸出襯墊2 0共6個， XI 8位元時，其中之1、3、5號之襯墊被使用。於此 圖中，關於資料選擇部3 0 0與襯墊2 0間之配線， XI 8位元之場合以實線表示。即，資料選擇部3 0 0之 中，1 ，3 ，5號被共通地連接著，2 ，4 ，6號被共通 地連接著。而且，依循I /0選擇信號，資料選擇部 30Q之1 ，3 ，5號或2 ，4 ，6號動作。 又，X3 6位元時，連接於資料選擇部3 0 0之1 ， 3 ，5號及2 ，4 ，6號之信號配線係互相分離，連接於 2 ，4 ，6號之配線係如虛線所示地接線著。 關於形成於領域1 1 0以外之領域之記憶方塊，形成 和領域1 1 0內之記憶方塊相同之構成，連結記憶單元 2 1 0及輸入襯墊2 0之信號傳達路徑在各記憶方塊內係 關閉，信號傳達路徑不會跨過複數之記憶方塊而形成者。 另一方面，於示於圖7及圖8之如先前技術者之記憶 方塊爲2之η次方個（此時，n = 2 )之場合時’在 X 1 8位元中’例如’輸入、輸出位兀數在晶片左側之記 憶方塊5位元，晶片右側之記憶方塊4位元，變成不平衡 。對於資料選擇部3 0 0之1號起至8號或1 1號起至 1 8號而言，連接這些資料選擇部之信號配線在其所屬之 記憶方塊內爲關閉。但是，關於9號及1 0號’連接這些 本紙張尺度通用中國國家標準（CNS ) A4規格（210X297公釐）. --------------訂------- 硪V (請先W讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印裝 A7 B7___ 五、發明説明（6 ) 資料選擇部之信號配線，橫跨左右2方塊之間，幾乎由晶 片之左端延伸至右端止，信號傳達延遲時間由於此長的路 徑而顯注增大。 在圖3表示記憶單元2 1 0及資料選擇部3 〇 〇以及 I/O選擇部310之資施例。在賫料之讀出時，連接於 一根之被選擇的碼線2 2 1之記憶單元2 2 0的資料信號 出現於位元線2 2 2 ，經過讀出用直列選擇開關2 4 0而 輸入讀出放大器電路，再傳達至下一段之讀出系電路。又 ，在資料寫入時，光頻放大器電路之輸出信號經過寫入用 直列選擇開關2 3 0而輸入位元線2 2 2 ，資料被寫入記 憶單元2 2 0。 X 3 6位元構成時，X 1 8 B信號爲L準位狀態。此 時，I/O選擇部3 1 0之输出對於各記憶單元2 1 0有 之資料選擇部3 0 0之全體，和I/O選擇信號無關地爲 Η準位狀態之故，資料選擇部3 Q Q ，6個全部動作。 另一方面，X 1 8位元構成之際，X 1 8 Β信號爲Η 準位狀態，遵循I /0選擇信號之電位準位，奇數號或偶 數號之賫料選擇部3 0 0動作。 再者，本實施例中，雖介經I/O選擇部310之輸 出信號以控制光頻放大器及讀出放大器電路之動作，但以 上述輸出信號以控制直列選擇開關之動作，也同樣地可以 做位元構成之轉換。 圖5表示做爲第2之實施例，記億方塊數爲3個之場 合之晶片構成。又，圖6表示做爲第3寊施例，記憶方塊 本紙张尺度逋用中國國家橾準（CNS )八4现格（210X297公釐〉 (請先閲讀背面之注意事項再填寫本頁) .^. 訂 3〇6〇〇q a? B7 五、發明説明（7 ) 之數目爲6個，將周邊電路1 ο ο 〇配e於各記憶方塊間 之場合之晶片構成。 以在通常之位元構成X 6 4 ，X 3 2 ，X 1 6位元上 ，附加同位位元，將X7 2 ，X3 6 ，X 1 8位元之各構 成介經母片（master s丨ice )或連接選擇，於lfi晶片 上實現之半導體記憶體爲例’以下說明本發明之效果。 圖4表示記憶方塊之分割數爲3的倍數時之每一個記 憶方塊之構成位元。記憶方塊數3時，對於X 7 2 ， X 3 6 ，X 1 8位元之各構成，各記憶方塊之擔任输入、 輸出位元數，各爲2 4，1 2 ，6位元，記憶方塊數爲6 或9時，可以分割均等地分割爲1 2 ，6 ，3位元或8， 4 ，2位元。 經濟部中央標準局貝工消費合作社印策 (請先閱讀背面之注意事項再填寫本頁) Ί. 如上所述者，介經使記憶方塊之數目爲3的倍數’即 使改變位元構成，也可以使—個之記憶方塊之位元數均等 ，跨於記憶方塊間之配線爲沒有必要，即，可以不要橫跨 複數方塊間之信號傳達路徑之故，不會招致配線延遲之增 大，可以實現具有同位位元之位元構成可變之高速半導體 記憶裝置。 本紙垠尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 10

Claims (1)

  1. A8 B8 C8 D8 六、申請專利範固 1 ·—種半導體記憶裝置，其特徵爲：具備由包含同 位位元之複數位元所構成，由複數之記憶方塊而構成之記 憶陣列，以及轉換上述記憶陣列之输入、输出位元數之位 元構成轉換部，其中上述記憶方塊之數目爲3之倍數，使 上述複數之記憶方塊之各各的輸入，輸出位元數爲均等者 0 2 .如申請專利範圍第1項所述之半導體記憶裝置， 其中在上述複數個之記憶方塊之中，位於晶片中央部之記 憶方塊，在其之記憶方塊之中央部配置有周邊電路者。 3 .—種半導體記憶裝置，其特徵爲：具有由包含同 位位元之複數位元所構成，由複數之記憶方塊而構成之記 憶陣列，以及轉換上述記憶陣列之輸入、输出位元數之位 元構成轉換部，以及上述之位元構成轉換部由複數通路之 位元構成選擇一個之位元撙成之I /〇選擇部，以及接受 上述I /0選擇部之輸出信號以轉換賫料之輸出數，或資 料之輸入數之資料選擇部，其中上述記憶方塊之數目爲3 之倍數，使上述複數之記憶方塊之各各的輸入、輸出位元 數爲均等者。 經濟部中央揉準局負工消費合作社印製 4 .如申請專利範圍第3項所述之半導奪，其中 上述資料選擇部具有：至少將資料寫入記億單#之玦頻放 大器，及將由記億單元輸出之資料增幅之讀出放大器者。 5 .如申請專利範圍第3項所述之半導體記憶裝置， 其中上述資料選擇部具有至少將與記憶單元連接之位元線 和上述光頻放大器及讀出放大器連接或分離之直列選擇開 TT (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揲準（CNS ) A4規格（210X297公釐） A8 B8 C8 D8 六、申請專利範圍 關者。 , 記 置之 裝部 憶央 記中 體片。 導晶者 半之路 之中電 述之邊 所塊周 項方有 3 憶置 第記配 圍之部 範個央 利數中 專複之 請述塊 申上方 如於在 位 ， 6 在塊 中方 其憶 ----------裝------訂-----r'旅 , ' ' (請先閲讀背面之注意Ϋ項再填寫本頁) 經濟部中央標準局身工消费合作社印製 本紙張财( CNS ) Α4ίυβ. ( 21 OX297^¾-)~ ^
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