TW295712B - - Google Patents

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Description

205712
Al B7 五、發明説明(/ < 相關申請案的交互參照 > 下列一倂分派的美國專利申請案合倂在此參考: TI案件序號 申請曰發明者 標題里 ΊΊ-18509 08/137,658 10/15/93 Jeng TI-18867 08/201,679 2/25/94 Jeng et al TI-18929 08/202,057 2/25/94 Jeng TI-19068 4/28/94 Cho TI-19071 4/27/94 ΤΙ-18941 經濟部中央標準局員工消費合作社印製 -19072 5/20/94 5/20/94
Planarized Structure for Line-to-Line Capacitance Reduction Selective Filling Narrow Gaps with Low-dielectric-constant materials Planarized Multilevel Interconnect Scheme with Embedded Low-Dielectric-Constant Insulators Low Dielectric Constant Insulation in VLSI applications Havemann Via Formation in Polymetric Materials , Gnade et al A Low Dielectric Constant Material for Electrics Applications Havemann et Interconnect Structure with an al Integrated Low Density Dielectric -3- 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) -裝- 訂 線 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(2 ) 相關申請案的交互參照(繼續) η案件申請日發明者 標題 m TI-19073 SH1194 Tigelaar et al Suppression of Interlead Leakage when using Airgap dielectric TI-19154 5/27/94 Tsu Reliablity Enhancement of Aluminum interconnects by Reacting Aluminum Leads with a Strengthening Gas TI-19254 5/27/94 Havemann Two-step Metal Etch Process for Selective
Gap Fill of Submicron Intreconnects and Structure for Same <發明領域> 本發明一般而言係關於半導體裝置的裝配,且更特別地 是關於有次微米間隔和使用低電容率材料於導線之間的 金屬互連層的圖案化》 , <發明背景> 半導體在電子的運用方面被寬廣地使用於積體電路,包 含收音機與電視。如此的積體電路通常地使用多數個電 晶體裝配在單一晶矽上。很多積體電路目前包含多數個 -4 本紙張尺度適用中國國家標芈(CNS ) A4規格(2丨〇X297公釐) —---------裝------訂------線 • { (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 ----—---- 五、發明説明(3) 金屬化層來互連。當幾何收縮與機能的密度增加時’它 變成絕對必要來減少在多層金屬化系統之內的RC時間 常數。 <發明槪要> 雖然通常地使用於過去來隔絕每個金屬線的電介質是二 氧化矽,近來的趨勢是使用低介質常數的材料以減少 RC時間常數》很多低電介質絕緣子是純的聚合物(例如聚 對二甲苯,鐵弗龍,聚醯亞胺(polyimide))或有機的“旋 轉塗布玻璃’’(OSOG,例如倍半氧矽烷與矽氧烷玻璃>。 這些低電容率材料的結構強度及/或機械穩定,特別是使 用於目前處理的提高的溫度,一般而言是比二氧化矽 弱。 如此,於半導體工業使用低電容率材料已經造成需要一 種方法以在一個半導體晶圓上增加互連的結構支撐。在 此揭露一種半導體裝置和方法以一個新奇的方式來解決 此問題。低電容率材料只被使用在有間隔緊密的導線的 區域,減少不要的電容於間隔緊密的導線之間,而傳 統的介質材料被使用在其它地方提供強的結構支撐。 本發明的一實施例包含沉積一個金屬層在一個半導體晶 圓的基片上,其中金屬層有一個第一個區域與一個第二 -5- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) ---------------IT------^ • f 』 { f請先閲讀背面之注意事再磺寫本頁j 經濟部中央標準局員工消費合作社印製 Μ Β7 五、發明説明() 個區域。一個絕緣層被沉積在金屬層上,此絕緣層是以 間隔寬廣的導線和間隔緊密的導線的一個導體圖案予以 圖案化。間隔寬廣的導線被形成在金屬層的第一個區 域,其中間隔寬廣的導線具有以大於最小導線間隔一倍半 隔開的導線。至少間隔緊密的導線的鄰接部份被形成在 金屬層的第二個區域,其中間隔緊密的導線具有小於或 等於最小導線間隔一倍半隔開的導線。一個低電容率材 料被沉積於間隔緊密的導線的鄰接部份之間。一個結構 的介質層被沉積在至少間隔寬廣的導線之間。此低電容 率材料是一個具有低於3的介質常數的材料。 本發明的另外的實施例包含沉積一個金屬層在一個基片 上。此金屬層有一個第一個區域與一個第二個區域。一 個絕緣層被沉積在此金屬層上,且一個阻抗層被沉積在 此絕緣層上。此阻抗層被予以圖案化以形成間隔寬廣的 導線和間隔緊密的導線的一個導體圖案在絕緣層上》此 阻抗層被移去。然後晶圓被蝕刻以形成至少在金屬層的 结一個區域的間隔寬廣的導線與至少在金屬層的第二個 區域的間隔緊密的導線的鄰接部份。一個低電容率材料 被沉積於至少間隔緊密的導線的鄰接部份之間。一個結 構的介質層然後被沉積於至少間隔寬廣的導線之間。 本發明的另外的實施例還包含沉積一個金屬層在一個基 片上,此金屬層有一個第一個區域與一個第二個區域。 -6 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I:--------L------?r--1----4 丨 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 i、發明説明() —個絕緣層被沉積在此金屬層上,且一個第一個阻抗是 沉積在此絕緣層上。第一個阻抗予以圖案化以形成一個導體 圖案在絕緣層上,而第一個阻抗被移去。金屬層的第二 個區域被覆蓋著一個第二個阻抗》金屬層的第—個區域 被蝕刻以形成間隔寬廣的導線。一個第一個結構的介質 層被沉積至少在間隔寬廣的導線。第二個阻抗被移去以 暴露金屬層的第二個區域。金屬層的第二個區域被蝕刻 以形成至少於金屬層的第二個區域的間隔緊密的導線的 鄰接部份》—個低電容率材料被沉積於至少間隔緊密的 導線之間。一個第二個結構的介質層被沉積在至少間隔 寬廣的導線上》 一個更進一步地實施例包含一個包含有一個第一個區域 與一個第二個區域的一個基片的半導體裝置結構。間隔 寬廣的導線以一個於間隔寬廣的導線之間的第一個結構 的介質層被形成在基片的第一個區域。間隔緊密的導線 的鄰接部份以一個於間隔緊密的導線之間的低電容率材 料被形成在基片的第二個區域。一個單一同種的餹構的 介質層被沉積在低電容率材料上以及間隔寬廣的導線之 間。 一個本發明的優勢包含經由只有在有間隔緊密的導線的 區域放置結構微弱的低電容率材料於需要的地方來改善 結構強度。 -7- 本紙张尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 Μ I. A7 295712 _B7 五、發明説明(έ) 本發明的一個更進一步地優勢包含減少間隔緊密的金屬 導線的邊緣電容。一個第一個結構的介質層或蝕刻中止 介質層位於金屬導線上,其結果造成在間隔緊密的金屬 導線上的低電容率材料的高度增加。此允許了低電容率 材料延伸超出金屬導線的頂端,提供了流程邊際的增 加。 本發明的另外的優勢是下列的金屬導線可經過一個結構 穩定且高品質介質材料來形成,因此能利用傳統的形成 流程。 一個進一步優勢是一個單一同種的結構的介質層被沉積 在間隔寬廣的導線與低電容率材料上。 <圖式簡述> 在圖中,形成說明書之一完整部份且與將與其一起硏 讀,且於多種視圖中類似的數字與符號被使用來指示類 似的零組件,除非有其它指示: 圖1A-1E與2A-2D顯示一個半導體裝置的一個部份的剖 面圖,舉例說明本發明的一個第一個實施例; -8 - 本纸張尺度適用中國國家標準(CNS ) A4规格(210X 297公釐) ---------------IT------^ . ^ * (請先閲讀背面之注意事項再矽寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(7) 圖3A-3D,4A-4D,與一個半導體裝置的一個 部份的剖面圖,舉例說 的一個第 二個實施例; 和 圖6A-6B顯示本發明的二個實施例的剖面圖,其增加的 一個特色在沉積鈍化層在金屬導線上。 <較佳實施例詳述> 本較佳實施例的製造與使用在下面詳細談論。然而,應 該感謝本發明提供了很多可適用的發明槪念,其能夠在 廣泛的特定環境中被具體化。所談論的特定實施例只是 製造與使用本發明的特定途徑的說明,並不用來界定本 發明的範圍。 下列是一些較佳實施例與另外選擇的實施例的敘述,包 含製造方法。在不同圖中的對應的數字與符號參照對應 的零件,除非另有指示。下面的圖表1提供實施例與圖 式的基本元件的槪觀》 -9- 本紙張尺度適用中國國家標準(CNS〉A4規格(210X297公釐) I — 111 11 111111 訂 I n ϋ 11 n 線 i - - ^ ... (請先閲讀背面之注意事項再填寫本頁)
B 五、發明説明(9) 經濟部中央標準局員工消費合作社印褽 圖表1 圖式基 本元件 較佳或 特定例 子 通用名稱 一'SSSS!K\ 其它交互的例子或敘述 10 半導體晶 圓 12 矽氧化 基片 可能包含其它金屬層或其它半 物在單 晶矽上 導體基本元件,(例如電晶體, 二極體); 複合的半導體(例如GaAS, InP,Si/Ge, SiC )可用於代 替Si 〇 14 鋁合金 金屬層 TiN/AICu/TiN 三層; Al,Cu,Mo,W - Ti,Si 的合金; 多晶矽,矽化物,氮化物,鎢 鋼; 以Ti或TiN置下層的HCu合 金; 金屬層。 15 金屬層14 的第一個 部份 間隔寬廣的導線16將形成於此 的金屬層14的第一個部份。 -10- (請先閲讀背面之注意事項再鲈寫本頁〕 •裝· 訂 -線_ 本紙張尺度適用中國國家標準(CNS > A4規格(2丨0X297公釐) 五、發明説明(f) A7 B7 圖表ι(繼續) 16 間隔寬廣 的導線 17 金屬層14 的第二個 部份 間隔緊密的導線18將形成於此 的金屬層14的第二個部份。 18 間隔緊密 的導線 請 先 閲 讀 背 面 之 注 意事 項 再 寫 本 頁 裝 訂 線 經濟部中央標準局員工消費合作社印製 -11 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X 297公釐) A7 B7 五、發明説明(/〇) 經濟部中央標準局員工消費合作杜印製 _^表ι(繼續) 圖式基 本元件 較佳或 特定例 子 通用名稱 其它交互的例子或敘述 26 Si〇2 第一個結 氧化物,氮化物,密集的玻璃, 構的介質 無機的固體,有機的固體,其它 層 合適的硬式電介質;氧化物。 34 聚對二 低電容率 其它的聚合物電介質諸如鐵弗 甲苯 材料 龍,氣凝膠,空氣間隙(鈍氣或 眞空>。 36 PETEOS 第二個結 Silsesquioxane SOG ;其它的 (等離子 構的介質 氧化物。 增強四 層 乙氧基 矽) 38 PETEOS 鈍化層 氧化物或氮化物層。 39 氮化矽/ 蝕刻中止 二氧化矽,“絕緣層”,PETEOS 二氧化 介質層 j 矽 -12- _本紙張尺度適用中國國家標準(CMS ) Α4規格(2丨0Χ297公釐) L---------裝------訂------線I ί - { (請先聞讀背面之注意事項再楨寫本頁) 712 A7 B7 5 : 9} 五 經濟部中央標準局員工消費合作社印製 圖式基 本元件 較佳或 特定例 子 通用名稱 其它交互的例子或敘述 44 .第一個製版 包含用於寬廣地和間隔緊密的 導線的圖案。 46 第一個阻抗 層 光阻。 48 第一個阻抗層 的暴露部份 50 光阻 光靈敏的聚醯亞胺。 j 52 PETEOS 硬式氧化 物罩幕 氮化物 圖1-2顯示本發明的一個第一個實施例》圖1A顯示一個 13- 本纸張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) I.--------------訂——:-----崎 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 A7 B7_ 五、發明説明(/2) 具有一個基片12的半導體晶圓10,此基片12可譬如包 含電晶體,二極體,與其它熟知於此技術的半導體基本 元件(未顯示 >。半導體晶圓10亦可包含金屬層。金屬層 14被沉積在基片12上。金屬層14可包含譬如一個鋁合金 或一個鈦-鎢/鋁雙層合金且通常地是0.5到2微米厚。金 屬層14已被分成了二個部分;一個間隔寬廣的導線16 將在此形成的第一個區域15,與一個至少間隔緊密的導 線18的鄰接部份將在此形成的第二個區域17。 單一導線可能有間隔緊密的和間隔寬廣的部份。對於此 狀況,至少有二個可選擇的現成可用的方法來阻斷移去 這些間隔緊密的導線將在此形成的區域》—個方法是只 罩幕這些鄰接另外導線(鄰接部份)的導線部份》亦或是 對於一個至少有一個部份是間隔緊密的導線,整個的間 隔緊密的導線能被阻斷》爲了討論,方便只談#間隔寬 廣的導線#和”鄰接部份”,鄰接部份是間隔緊密的導 線(至少其某些導線也可有不鄰接其它導線的部份 >。應該 了解間隔緊密的導線的非鄰接部份可以〃鄰接部份”或 者是〃間隔寬廣的導線”來處理。 蝕刻中止介質層39被沉積在金屬層14上。一個第一個阻 抗層46然後沉積在蝕刻中止介質層39上。第一個阻抗層 46最好包含光阻,或其它的阻抗,諸如使用感光性的聚 醯亞胺。 -14- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ΙΓ-------i^.------IT------^1, ί · ί (請先閲讀背面之注意事項再域寫本頁) 經濟部中央標準局員工消費合作社印製 A7 _ B7五、發明説明(/3) 晶圓1〇被以第一個製版44罩幕,其包含導體圖案(如所 有此層的導體同時予以圖案化,對齊問題一般而言被避 免了,縱使所有導體不是同時被蝕刻,或假如單一導 體的二個部份在不同時間蝕刻;然而,最好所有導體的 所有部份一起被蝕刻)。第一個製版44是如此架構以便間 隔寬廣的和間隔緊密的導線的所有部份同時予以圖案 化。第一個阻抗層46的未遮蓋部份被暴露如顯示於圖 1B。第一個阻抗層的暴露部份48被顯影與移去。蝕刻中 止介質層39與金屬層14被蝕刻,通常是以分開的步驟 (圖1C),以形成間隔寬廣的導線16與間隔緊密的導線 18。 間隔寬廣的導線16可通常地有一個少於一的間隔縱橫 比,(間隔縱橫比是金屬導線的高度比較於丨除於丨導線 之間的空間),通常間隔寬廣的導線16是以最小導線間隔 的一倍半或更大間隔來分開》如此間隔寬廣的導線I6之 間的空間是足夠來防止過度的電容效果,且因而不需要 低電容率材料來隔離。 間隔緊密的導線18通常地有大於或相等於一的間隔縱橫 比。一般而言,間隔緊密的導線18的間隔距離通常低於 一微米,且其間隔可與最小導線(導體 >寬度相同。道些 於導線之間的空間是足夠接近且可能有顯著的寄生電 -15- (請先閲讀背面之注意事項再填寫本I ) .裝. 訂 -線^---: 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明(/<0 容,是以結構將自於間隔緊密的導線18之間的低電容率 材料34中獲益。 第一個阻抗層46然後被剝除(圖1D)。低電容率材料34能 被應用在整個晶圓1〇(圖1E)上且可平面化。低電容率材 料34包含一個有一個低電介質常數的材料,最好是一個 聚合物電介質,諸如:以介質常數大約少於3的聚對二 甲苯或鐵弗龍。 一個薄硬的氧化物罩幕52被應用在低電容率材料34上 (圖2A)。一個第二個阻抗層50被應用在此硬氧化物罩幕 52上且被暴露(藉第二個製版,未顯示 >,且從包含間隔 寬廣的導線16的區域移去(圖2A)。此硬氧化物罩幕52與 低電容率材料34被從包含間隔寬廣的導線16的區域移去 (圖2B),但剩餘在包含間隔緊密的導線18的晶圓的區 域。接著此硬氧化物罩幕52被從包含間隔緊密的導線18 的區域移去且低電容率材料34被移除(例如深蝕刻 >到一 個金屬層上的蝕刻中止介質層39的頂端或之下的冰平 (圖2C)。蝕刻中止介質層39當作一個對低電容率介質層 34蝕刻劑的蝕刻停止器,最好低電容率材料34不被蝕 刻往下超過間隔緊密的金屬導線18的頂端》最好,此 低電容率材料34位於間隔緊密的金屬導線18的頂端之上 一個相等於30-50%金屬導線18厚度的距離以消除或減 少在間隔緊密的金屬導線18的角落或頂端的於金屬導線 -16- (婧先閱讀背面之注意事項再填寫本頁) -裝·
,tT il· 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) 經濟部中央標準局負工消費合作社印製 A7 _____B7__ 五、發明説明(/5) 18之間的邊緣電容’此邊緣電容的減少是本發明的一 個優勢’其是低電容率材料34的高度增加的結果,其可 延伸超出間隔緊密的金屬導線18的頂端。然後,第一個 結構的介質層26被沉積在整個的晶圓10上且可被平面化 (圖2D)。一個第一個實施例的優勢是整個晶圓被塗上單 一同種的層(第一個結構的介質層26)。 一個第二個實施例被顯示於圖3_S。圖3A顯示一個有一 個基片12的半導體晶圓1〇,與一個沉積在基片12上的 金屬層14。金屬層I4有二個部分;一個間隔寬廣的導 線將在此形成的第一個區域15,與一個間隔緊密的導線 將在此形成的第二個區域17。蝕刻中止介質層39被沉積 在金屬層I4上。第一個阻抗層46然後沉積在蝕刻中止介 質層39上。此第一個阻抗層46最好包含光阻,或其它 的阻抗,諸如使用感光性的聚醯亞胺。 晶圓1〇被以第一個製版44罩幕,其包含用於間隔寬廣的 和間隔緊密的導線的導體圖案。第一個阻抗層46<的未遮 蓋部份被暴露如顯示於圖3B。第一個阻抗層46的暴露部 份48被顯影與移去,且蝕刻中止介質層39被蝕刻(圖 3C> »晶圓1〇被覆蓋著一個第二個阻抗層50,其最好包 含感光性的聚醯亞胺,但可能是一個光阻,第二個阻抗 層係暴露(經由一個第二個製版,未顯示)於一個圖案以便 金屬層14的第二個區域I7保持覆蓋著第二個阻抗層 -17- (请先閲讀背面之注意事項再读寫本頁) -裝. 訂 •線 本纸張尺度適用中國國家標準(CNS > A4規格(210X297公釐) Α7 Β7 五、發明説明() 50(圖 3D>。 金屬層14被蝕刻以形成間隔寬廣的金屬導線16(圖4A) · 第一結構的介質層26被沉積在整個晶圓10上(一般而 言,但未示,在圖案阻抗50上且然後從至少第二個阻抗層 5〇的頂端移去)以獲得圖4B的結構。在此時,間隔寬廣 的導線16已被形成了,而金屬層14的第二個區域17仍 未蝕刻且同時也依然被第二個阻抗層50覆蓋著。然後 第二個阻抗層50從金屬層14的第二個區域17移去,其 依然被塗上圖案的蝕刻中止介質層39。金屬層14被蝕刻 以形成間隔緊密的導線18,如顯示於圖4D。 接著低電容率材料34被應用在整個晶圓10上(圖5A>而移 除(例如深蝕刻,譬如,以一個定時蝕刻(timed etch»到 —個在間隔緊密的導線18上的蝕刻中止介質層39的頂端 或之下的水平(圖SB)。如於第一個實施例,低電容率材 料34位於間隔緊密的金屬導線18的頂端之上一個相等於 30-50%金屬導線18厚度的距離以消除或減少在^隔緊 密的金屬導線18的角落或頂端的於金屬導線18之間的邊 緣電容。最後,第二個結構的介質層36被沉積在間隔緊 密的金屬導線18上的蝕刻中止介質層39,低電容率材料 34與可能第一個結構的介質層26之上,如顯示於圖5C » 最好,PETEOS被用於第二個結構的介質層36。 -18- 本紙張尺度適用中國國家標準(CNS ) Α4说格(2丨〇'乂297公釐) -43 經濟部中央標準局員工消費合作社印製 、言 (請先閱讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(^) 通常地,對於本發明,第一個結構的介質層26與第二 個結構的介質層36包含一個氧化物而蝕刻中止介質層39 包含一個介質常數少於3的低電介質常數的OSOG。然 而,能使用其它的材料結合。譬如,蝕刻中止介質層 39可包含一個氧化物,而第一個與第二個結構的介質層 26和36兩者可以是鐵弗龍或聚對二甲苯。後面的結合可 特別地與包含氣凝膠或乾凝膠的低電容率材料34相容。 圖6A顯示第一個實施例的另一個方式,於其中,在顯 示於圖1D的步驟之後,一個鈍化層38被形成在蝕刻中 止介質層39的暴露部份,間隔寬廣的導線16的側壁與間 隔緊密的金屬導線18與基片12上。此鈍化層38特別是 有益於間隔緊密的導線18因爲它防止於金屬導線18與低 電容率材料34之間的反應。同樣地,第二個實施例的另 一個方式顯示於圖6B,於其中,在顯示於圖4D的步驟 之後,一個鈍化層38被形成在蝕刻中止介質層39的暴 露部份,間隔緊密的金屬導線18的側壁與基片12上。 j 雖然圖1A-1E與2A-2D的流程一般而言是較佳的,其它 交互的流程(未顯示)能被使用來完成本質上相同的結 果。譬如,以圖1D的架構開始(在所有此層的導線予以 圖案化後),能利用於圖案SO的反轉(inverse)的阻抗(因 而留下阻抗覆蓋在間隔寬廣的導線>,m楨低竜容宇材 料,rtfn化以接露蝕刻中止介質層39,除去阻抗以獲得 -19- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I 1111 ^^1 111 訂 I 11 I 線 • ί - , ί (請先閲讀背面之注意事項再填寫本頁) A7 B7 295712 五、發明説明(/8 ) 圖2C的架構,且然後沉積結構的電介質以獲得圖2D的 結構。 (請先閱讀背面之注意事項再績寫本頁) 另外的例子,再一次以圖1D的架構開始(在所有此層的 導線予以圖案化後>,能沉積結構的電介質的一個第一個 層,利用圖案50的反轉(inverse)的阻抗,蝕刻結構的電 介質,除去阻抗,沉積低電容率材料,平面化以暴露 蝕刻中止介質層39(例如,以一個定時蝕刻或化學機械磨 光''(chemical mechanica丨po丨ishing>)且然後沉積結構的電 介質的一個第二個層以獲得圖5C的結構。 仍是另外的例子,再一次以圖1D的架構開始(在所有此 層的導線予以圖案化後),能利用圖案50的阻抗,沉積結 構的電介質的一個第一個層,平面化以暴露蝕刻中止介 質層39,除去阻抗,沉積低電容率材料,再一次平面 化以暴露蝕刻中止介質層39,然後沉積結構的電介質的 一個第二個層。 經濟部中央標準局員工消費合作社印製 仍是另外的例子,以圖3C的架構開始(在蝕刻中止介質 層39予以圖案化之後),能利用圖案50的反轉的阻抗並 蝕刻鄰接部份,沉積低電容率材料,平面化以暴露蝕 刻中止介質層39 ,除去阻抗,蝕刻間隔寬廣的導線16, 且沉積結構的電介質以獲得圖2D的結構。 -20- 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 A7 _____B7_____ 五、發明説明(/^) 本發明一般而言利用“輪廓’’(“delineation”)圖案阻抗從至 少間隔緊密的導線的鄰接部份的區域劃分至少間隔寬廣 的導線的區域,且如此以允許低電容率材料的沉積至少 於間隔緊密的導線的鄰接部份的區域並允許結構的電介 質的沉積於至少間隔寬廣的導線的區域。再一次,間隔 緊密的導線的非鄰接部份可以“鄰接部份’’或者是“間隔 寬廣的導線”來處理。但此“輪廓”圖案需要一個另外的罩 幕步驟(除了傳統的導體圖案罩幕外),此另外的罩幕步 驟的對齊不是重要的所以沒有額外實際估計對齊容差的 需要。爲更進一步地避免對齊問題,本發明一般而言於 單一罩幕步驟提供用於導體圖案的決定(雖然那不是較 佳的,然而間隔寬廣的導線可以從至少間隔緊密的導線 的鄰接部份被分開蝕刻>。 用於次微米互連選擇性間隙塡充之雙罩幕的新奇的方法 對傳統的流程提供了明確的優勢。第一,結構地微弱的 低電容率材料被限制到自它獲益的區域。於這些低電容 率材料不被需要的區域,結構的介質層提供較妒結構的 支撐。此結果是一個全部較強的結構,且有更好的熱移 轉能力(因爲低電容率材料的熱移轉較差 >。於第一個實施 例,此結構的電介質是單一同種的層,這是一個更進一 步的優勢。 第二,第一個實施例提供用於立刻圖案化整個金屬層, -21 - ^紙張尺度適用中國國家標準(CNS )八4規格(2Η)Χ297公釐) ---------LI#------,玎------i • 一 - - t (請先閲讀背面之注意事項再矽寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(20) 消除第二個實施例可能的對齊問題。圖案第二個阻抗以 罩幕間隔寬廣的導線的第二個製版能被相對容易地從存 在用於金屬層的第一個製版產生。如此,第一個實施例 的實行可更易進入目前的流程流動。 第三,在間隔緊密的導線18的頂端的蝕刻中止介質層 39有減少於間隔緊密的導線18之間的電容的另外優勢。 蝕刻中止介質層39允許於間隔緊密的導線18之間的低電 容率材料34的高度增加,使低電容率材料能夠延伸超出 金屬導線的頂端》提供了流程邊際的增加。 本發明的第四個優勢是其是到在下列的金屬導線可經由 一個結構穩固且高品質介質(間隔緊密的導線18頂端的 蝕刻中止介質層39>來形成。因此傳統的經由形成流程能 被利用。 雖然本發明已參考說明的實施例被敘述了,此敘述並不 被解釋爲一種限制的意味。對於熟練於此技術的人們在 令參考敘述後,其說明的實施例的多樣修正與結合和本 發明的其它實施例是明顯的。是以附加的申請專利範圍 包含任何如此的修正或實施例。 •22- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本瓦) 裝.
、1T 線

Claims (1)

  1. 修正 經濟部中央揉準局員工消費合作社印装 A8 B8 C8 D8 六、申請專利範圍U㉙⑽為二 Amended Claims in Chinese- Enel.(Π) ^氏國Sb年8月吣印^要)-· (Submitted on Agust ^ , 1996) 1 · 一種在一個半導體晶圓裝配絕緣導線的方法,包含 步驟: 沉積一個金屬層在一個基片上,該金屬層有一個第一個 區域與一個第二個區域; 沉積一個絕緣層在該金屬層上; 圖案化一個間隔寬廣的導線和間隔緊密的導線的導體圖 案在該絕緣層上;與 利用一個圖案化之阻抗從至少間隔緊密的導線的鄰接部 份的區域劃分出至少間隔寬廣的導線的區域,以允許低 電容率材料沉積於至少間隔緊密的導線的鄰接部份的區域 與允許結構的電介質沉積於至少間隔寬廣的導線的區域, 該間隔寬廣的導線係以大於最小導線間隔的一倍半所隔開 的導線,該間隔緊密的導線係具有鄰接部份的導線, 該部份與其它導線部份係以小於或等於最小導線間隔 的一倍半隔開,且該低電容率材料是一個介質常數少於 3的材料。 j 2·—種用於圖案化一個在一個半導體晶圓上的金屬層 的方法,包含步驟: 沉積一個金屬層在一個基片上,該金屬層有一個第一個 區域與一個第二個區域; 沉積一個絕緣層在該金屬層上; 沉積一個阻抗層在該絕緣層上; 圖案化該阻抗層以形成一個間隔寬廣的導線和間隔緊密 -23- 7— I I I I —^ Id 装 I I I I 訂 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 經濟部中央榡隼局員工消費合作社印製 A8 B8 C8 · D8 六、申請專利範圍 的導線的導體圖案在至少該絕緣層上; 除去該阻抗層;且 然後蝕刻以形成至少間隔寬廣的導線於該金屬層的該第 一個區域上,蝕刻以形成至少間隔緊密的導線的鄰接部 份於該金屬層的該第二個區域,沉積一個低電蓉率材料 於至少該間隔緊密的導線的鄰接部份之間’且沉積一個 結構的介質層於至少該間隔寬廣的導線之間,該間隔寬 廣的導線係以大於最小導線間隔的一倍半所隔開的導線 ’該間隔緊密的導線是具有鄰接部份的導線,該部份 與其它導線部份係以小於或等於最小導線間隔的一倍半隔 開,且該低電容率材料是一個介質常數少於3的材料。 3 ·如申請專利範圍第2項之方法,其中該間隔緊密的 導線與該至少間隔寬廣的導線的鄰接部份是在單一蝕刻 步驟被形成。 4 ·如申請專利範圍第2項之方法,其中只有該間隔緊 密的導線的鄰接部份被形成於該形成鄰接部份的也刻步 驟期間》 5 ·如申請專利範圍第2項之方法,其中所有該間隔緊 密的導線被形成於該形成間隔緊密的導線的蝕刻步驟期 間。 -24- 本紙張尺度適用中國國家標準(CNS ) A4g ( 210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 装. 訂 經濟部中央標準局員工消費合作社印製 A8 Βδ C8 · D8 六、申請專利範圍 6 ·如申請專利範圍第2項之方法,其中該低電容率材 料有一個高度至少相等於該間隔緊密的導線的高度。 7 ·如申請專利範圍第2項之方法,其中該低電容率材 料有一個高度相等於至少該金屬加上50%在該間隔緊密 的導線上的該絕緣層的高度。 8·—種用於在一個半導體晶圓裝配絕緣導線的方法,包 含步驟: 沉積一個金屬層在一個基片上; 沉積一個絕緣層在該金屬層上; 圖案化一個間隔寬廣的導線和間隔緊密的導線的導體圖 案在該絕緣層與該金屬層; 沉積低電容率材料於至少間隔緊密的導線之鄰接部份的 區域與間隔寬廣的導線的區域; 應用一個圖案化之阻抗來遮蓋至少間隔寬廣的導線的區 域以暴露低電容率材料於至少間隔緊密的導線的鄰接部 份的區域; β 除去該暴露的低電容率材料; 除去該圖案阻抗以揭開剩餘的低電容率材料;與 沉積結構的電介質於間隔寬廣的導線的區域與該剩餘低 電容率材料上,該間隔寬廣的導線係以大於最小導線間隔 的一倍半所隔開的導線,該間隔緊密的導線是具有鄰接部 份的導線,該部份與其它導線部份係以小於或等於最小導 -25- I紙張尺度適用中國國家標準(CNS ) Α4規格(210χ297公釐) (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 8 8 8 8 ABCD 經濟部中央標準局員工消費合作社印製 々、申請專利範国 線間隔的一倍半隔開,且該低電容率材料是一個介質常 數少於3的材料。 9·一種用於圖案化一個在一個半導體上的金屬層的方 法,包含步驟: 沉積一個金屬層在一個基片上,該金屬層有一個第一個 區域與一個第二個區域; 沉積一個蝕刻中止介質層在該金屬層上; 沉積一個阻抗層在該蝕刻中止介質層上; 圖案化該阻抗層以形成一個導體圖案; 蝕刻該蝕刻中止介質層和該金屬以形成金屬導線,該金 屬導線具有間隔寬廣的導線於該金屬層的第—個區 域,其中該間隔寬廣的導線具有以大於最小導線間 隔的一倍半所隔開的導線,該金屬導線具有間隔緊 密的導線於該金屬層的第二個區域,其中該間隔緊 密的導線具有小於或等於最小導線間隔的一倍半隔 開的導線; ,; 除去該阻抗層; 沉積一個低電容率材料於至少該間隔緊密的導線之間, 該低電容率材料提供一個少於3的介質常數於一個至 少二個該金屬導線之間的區域;沉積一個第一個結構的 介質層在至少該間隔寬廣的導線; 沉積一個結構的介質層在至少該低電容率材料與該間隔 緊密的導線。 -26- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) :--------—-J裝------訂 J-----^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 、申請專利乾圍 ι〇 ·如申請專利範圍第9項之方法’其中該低電容率材 料同時也被沉積於鄰接該間隔緊密的導線之區域的該蝕 刻中止介質層之間》 11 ·如申請專利範圍第9項之方法更進一步地包含在該 沉積一個結構的介質層步驟之後平面化該結構的介質層 的.步驟。 12 ·如申請專利範圍第9項之方法更進一步地包含在該 形成金屬導線步驟之後沉積一個鈍化層的步驟· 13 · —種用於圖案化在一個半導體晶圓上的金屬層的方 法,包含步驟: 沉積一個金屬層在一個基片上,該金屬層具有一個第一個 區域與一個第二個區域; 沉積一個絕緣層在該金屬層上; 沉積一個第一個阻抗在該絕緣層上; ^ 圖案化該第一個阻抗以形成一個導體圖案在該絕緣層 上; 除去該第一個阻抗; 以一個第二個阻抗遮蓋該金屬層的該第二個區域; 蝕刻該金屬層的該第一個區域以形成間隔寬廣的導線, 該間隔寬廣的導線具有以大於最小導線間隔的一倍半 -27- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ' ' (請先閱讀背面之注意事項再填寫本頁) 裝· 訂r. 經濟部中央標準局負工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 隔開的導線; 沉積一個第一個結構的介質層在該間隔寬廣的導線上; 除去該第二個阻抗以暴露該金屬層的該第二個區域; 蝕刻該金屬層的該第二個區域以至少形成間隔緊密的導 線的鄰接部份於該金屬層的該第二個區域,該間隔緊密 的導線係以小於或等於最小導線間隔的一倍半所隔開 的導線; 沉積一個低電容率材料於該間隔緊密的導線之間,該低 電容率材料提供一個低於3的介質常數於一個至少二 個該間隔緊密的金屬導線之間的區域;與 沉積一個第二個結構的介質層於該間隔寬廣的導線上。 14 ·如申請專利範圍第13項之方法,其中只有該間隔緊 密的導線的鄰接部份被形成於該形成間隔寬廣的導線的 步驟期間。 15 ♦如申請專利範圍第13項之方法,其中所有該間隔緊 密的導線被形成於該形成間隔緊密的導線的步驟期間。 16 .如申請專利範圍第13項之方法更進一步地包含在該 形成間隔緊密的導線步驟之後沉積一個鈍化層的步驟。 17 •—種半導體裝置包含; 一個基片,該基片具有一個第一個區域與一個第二個區 -28 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 、言
    A8 B8 C8 D8 —----I HI n^i ^^1· I HI ml In ......I n^i 1^1、一-aJ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央榡準局員工消費合作社印製 申請專利範圍 域; 形成在該基片的該第一個區域的間隔寬廣的導線’該間 隔寬廣的導線係以大於最小導線間隔的一倍半所隔 開; 形成在該基片的該第二個區域的間隔緊密的導線的鄰接 部份,該鄰接部份係以小於或等於最小導線間隔的一倍 半所隔開; 一個於至少該間隔緊密的導線的部份之間的低電容率材 料,該部份與其它部份係以小於或等於最小導線間隔 的一倍半所隔開,該低電容率材料提供一個少於3 的介質常數於一個至少二個該間隔緊密的導線之間的區 域;與 一個在該低電容率材料上與在該間隔寬廣的導線上與之 間的單一同種的結構的介質層。 18 ·如申請專利範圍第17項之結構更進一步地包含一個 」 絕緣層在至少該間隔緊密的導線的頂端上。 1 -29- 本紙張尺度適用中國國家標準(CNS > M規格(210X297公釐)
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI758428B (zh) * 2017-03-08 2022-03-21 美商蘭姆研究公司 用於特徵部之由下而上間隙填充的溼式金屬晶種沉積方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3607424B2 (ja) * 1996-07-12 2005-01-05 株式会社東芝 半導体装置及びその製造方法
JP2910713B2 (ja) 1996-12-25 1999-06-23 日本電気株式会社 半導体装置の製造方法
JP3159093B2 (ja) 1996-12-25 2001-04-23 日本電気株式会社 半導体装置およびその製造方法
US6303488B1 (en) * 1997-02-12 2001-10-16 Micron Technology, Inc. Semiconductor processing methods of forming openings to devices and substrates, exposing material from which photoresist cannot be substantially selectively removed
US5976979A (en) * 1997-06-10 1999-11-02 Industrial Technology Research Institute Sequential oxygen plasma treatment and chemical mechanical polish (CMP) planarizing method for forming planarized low dielectric constant dielectric layer
US6287990B1 (en) 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
US6660656B2 (en) 1998-02-11 2003-12-09 Applied Materials Inc. Plasma processes for depositing low dielectric constant films
US6593247B1 (en) 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6054379A (en) 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6340435B1 (en) 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6413583B1 (en) 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
US6627532B1 (en) 1998-02-11 2003-09-30 Applied Materials, Inc. Method of decreasing the K value in SiOC layer deposited by chemical vapor deposition
US6667553B2 (en) 1998-05-29 2003-12-23 Dow Corning Corporation H:SiOC coated substrates
US6159871A (en) 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
US6800571B2 (en) * 1998-09-29 2004-10-05 Applied Materials Inc. CVD plasma assisted low dielectric constant films
US6495468B2 (en) 1998-12-22 2002-12-17 Micron Technology, Inc. Laser ablative removal of photoresist
US6399489B1 (en) 1999-11-01 2002-06-04 Applied Materials, Inc. Barrier layer deposition using HDP-CVD
US6531398B1 (en) 2000-10-30 2003-03-11 Applied Materials, Inc. Method of depositing organosillicate layers
US6753258B1 (en) 2000-11-03 2004-06-22 Applied Materials Inc. Integration scheme for dual damascene structure
US6709721B2 (en) 2001-03-28 2004-03-23 Applied Materials Inc. Purge heater design and process development for the improvement of low k film properties
US6486082B1 (en) * 2001-06-18 2002-11-26 Applied Materials, Inc. CVD plasma assisted lower dielectric constant sicoh film
JP3575448B2 (ja) * 2001-08-23 2004-10-13 セイコーエプソン株式会社 半導体装置
US6926926B2 (en) * 2001-09-10 2005-08-09 Applied Materials, Inc. Silicon carbide deposited by high density plasma chemical-vapor deposition with bias
US6936309B2 (en) 2002-04-02 2005-08-30 Applied Materials, Inc. Hardness improvement of silicon carboxy films
US20030194495A1 (en) * 2002-04-11 2003-10-16 Applied Materials, Inc. Crosslink cyclo-siloxane compound with linear bridging group to form ultra low k dielectric
US20030194496A1 (en) * 2002-04-11 2003-10-16 Applied Materials, Inc. Methods for depositing dielectric material
US20030211244A1 (en) * 2002-04-11 2003-11-13 Applied Materials, Inc. Reacting an organosilicon compound with an oxidizing gas to form an ultra low k dielectric
US6815373B2 (en) * 2002-04-16 2004-11-09 Applied Materials Inc. Use of cyclic siloxanes for hardness improvement of low k dielectric films
US20030206337A1 (en) * 2002-05-06 2003-11-06 Eastman Kodak Company Exposure apparatus for irradiating a sensitized substrate
US6927178B2 (en) * 2002-07-11 2005-08-09 Applied Materials, Inc. Nitrogen-free dielectric anti-reflective coating and hardmask
US7105460B2 (en) * 2002-07-11 2006-09-12 Applied Materials Nitrogen-free dielectric anti-reflective coating and hardmask
US6897163B2 (en) * 2003-01-31 2005-05-24 Applied Materials, Inc. Method for depositing a low dielectric constant film
US7288205B2 (en) 2004-07-09 2007-10-30 Applied Materials, Inc. Hermetic low dielectric constant layer for barrier applications
JP5326202B2 (ja) * 2006-11-24 2013-10-30 富士通株式会社 半導体装置及びその製造方法
US10073604B2 (en) * 2014-05-15 2018-09-11 Oracle International Corporation UI-driven model extensibility in multi-tier applications

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4442137A (en) * 1982-03-18 1984-04-10 International Business Machines Corporation Maskless coating of metallurgical features of a dielectric substrate
US4584079A (en) * 1983-10-11 1986-04-22 Honeywell Inc. Step shape tailoring by phase angle variation RF bias sputtering
JPS63179548A (ja) * 1987-01-21 1988-07-23 Mitsubishi Electric Corp 半導体集積回路装置の配線構造
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
US4986878A (en) * 1988-07-19 1991-01-22 Cypress Semiconductor Corp. Process for improved planarization of the passivation layers for semiconductor devices
JPH0289346A (ja) * 1988-09-27 1990-03-29 Toshiba Corp 半導体装置及びその製造方法
JPH0793354B2 (ja) * 1988-11-28 1995-10-09 株式会社東芝 半導体装置の製造方法
US5119164A (en) * 1989-07-25 1992-06-02 Advanced Micro Devices, Inc. Avoiding spin-on-glass cracking in high aspect ratio cavities
US5013691A (en) * 1989-07-31 1991-05-07 At&T Bell Laboratories Anisotropic deposition of silicon dioxide
US5166101A (en) * 1989-09-28 1992-11-24 Applied Materials, Inc. Method for forming a boron phosphorus silicate glass composite layer on a semiconductor wafer
US5077234A (en) * 1990-06-29 1991-12-31 Digital Equipment Corporation Planarization process utilizing three resist layers
JP2500235B2 (ja) * 1991-02-07 1996-05-29 富士通株式会社 薄膜回路基板及びその製造方法
KR950002948B1 (ko) * 1991-10-10 1995-03-28 삼성전자 주식회사 반도체 장치의 금속층간 절연막 형성방법
US5272117A (en) * 1992-12-07 1993-12-21 Motorola, Inc. Method for planarizing a layer of material
US5278103A (en) * 1993-02-26 1994-01-11 Lsi Logic Corporation Method for the controlled formation of voids in doped glass dielectric films
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
US5324683A (en) * 1993-06-02 1994-06-28 Motorola, Inc. Method of forming a semiconductor structure having an air region
KR950034755A (zh) * 1994-05-27 1995-12-28
US6165335A (en) * 1996-04-25 2000-12-26 Pence And Mcgill University Biosensor device and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI758428B (zh) * 2017-03-08 2022-03-21 美商蘭姆研究公司 用於特徵部之由下而上間隙填充的溼式金屬晶種沉積方法

Also Published As

Publication number Publication date
DE69533385T2 (de) 2005-08-25
KR960002599A (ko) 1996-01-26
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