TW202416404A - 重疊量測方法 - Google Patents

Abstract

在重疊量測方法中，提供具有程式化重疊值的重疊標記。用電子束掃描重疊標記以獲得電壓對比影像。自電壓對比影像資料獲得根據重疊值而變化的缺陷函數。對缺陷函數執行自交叉相關以判定重疊。

Description

重疊量測方法

各種實例實施例是關於一種重疊量測方法、一種重疊量測系統及/或一種使用其製造半導體裝置的方法。更尤其，一些實例實施例是關於一種用於量測半導體裝置的上部圖案與下部圖案之間的重疊的重疊量測方法、一種執行其的重疊量測系統及/或一種使用其製造半導體裝置的方法。 [相關申請案的交叉參考]

本申請案根據主張2022年10月6日於韓國智慧財產局（Korean Intellectual Property Office；KIPO）申請的韓國專利申請案第10-2022-0127736號的優先權，所述申請案的內容以全文引用的方式併入本文中。

由於微影重疊裕度歸因於半導體產品的設計規則的減少而減小，因此上部圖案與下部圖案之間的重疊量測技術正變得更重要。在使用切割道區中的重疊專用鍵的相關重疊量測的情況下，由於重疊分析是基於在重疊鍵的頂部處量測的2D影像，因此可能存在無法偵測到下部圖案的3維失真效應的問題。

各種實例實施例提供一種能夠精確地量測上部圖案與下部圖案之間的重疊的重疊量測方法。

替代或另外地，各種實例實施例提供一種使用上述重疊量測方法來製造半導體裝置的方法。

替代或另外地，各種實例實施例提供一種用於執行上述重疊量測方法的重疊量測系統。

根據一些實例實施例，在一種重疊量測方法中，提供具有程式化重疊值的重疊標記。用電子束掃描重疊標記以獲得電壓對比影像。自電壓對比影像資料獲得根據重疊值而變化的缺陷函數。對缺陷函數執行自交叉相關以判定重疊。

替代或另外地，根據一些實例實施例，在一種重疊量測方法中，用電子束掃描至少一個重疊標記，至少一個重疊標記包含相對於下部結構未對準的上部結構以便具有程式化重疊值。偵測自重疊標記發射的二次電子以獲得電壓對比資料。自電壓對比資料獲得用於重疊的電壓對比的缺陷函數。獲得關於缺陷函數的重疊軸對稱的函數。執行缺陷函數與對稱函數之間的交叉相關以計算重疊值。

替代或另外地，在一些實例實施例中，在一種製造半導體裝置的方法中，第一多層結構形成於基底的第一區中，第一多層結構藉由半導體製程在第一下部結構上具有第一上部結構。至少一個重疊標記形成於基底的第二區中，至少一個重疊標記包含具有相對於第二下部結構未對準的第二上部結構的第二多層結構，以便藉由相同半導體製程具有程式化重疊值。用電子束掃描至少一個重疊為以偵測二次電子。自所偵測二次電子獲得電壓對比影像。自電壓對比影像資料獲得根據重疊值而變化的缺陷函數。對缺陷函數執行自交叉相關以判定第一下部結構與第一上部結構之間的重疊。

替代或另外地，根據一些實例實施例，在一種重疊量測方法中，可偵測自形成於晶圓的切割道區中的重疊標記發射的電子以獲得電壓對比影像。可自電壓對比影像資料產生用於重疊的電壓對比的缺陷函數，且可對缺陷函數執行自交叉相關以判定重疊。在一些實例實施例中，可產生缺陷函數的微分函數，且可對微分函數執行自交叉相關以判定不對稱性的量化值。

根據重疊量測方法，可藉由反映可在其他重疊量測方法中不被偵測到的下部圖案的3D失真效應獲得更精確重疊值及更量化的不對稱性值。因此，識別下部圖案的3D失真的原因、改良缺陷裕度及/或改良良率可為可能的。

下文中，將參考隨附圖式詳細地解釋一些實例實施例。

圖1為示出根據一些實例實施例的重疊量測系統的橫截面圖。圖2為示出具有其上形成有重疊標記的晶圓的平面圖，所述重疊標記待由圖1中的重疊量測系統量測。圖3為示出圖2中的部分『A』的經放大平面圖。圖4為示出圖3中的重疊標記的平面圖。圖5為示出表示圖4的重疊標記的程式化重疊值的映射的圖。圖6為示出圖4的重疊標記的電壓對比影像的圖。

參考圖1至圖6，重疊量測系統可包含經組態以將電子束輻照至樣本（諸如在其上形成多層結構的半導體晶圓W）上的電子光學系統10，且偵測自樣本發射的電子；及經組態以獲取及分析來自由電子光學系統10所偵測的電子以便計算多層結構的上部層與下部層之間的重疊的處理器20。

在一些實例實施例中，重疊量測系統可用於在用於製造諸如邏輯裝置及/或諸如DRAM、VNAND等的記憶體裝置的半導體裝置的半導體製造製程中以非破壞性方式量測先前經圖案化第一層與第一層上的當前圖案化第二層之間的重疊。經由此，可執行對半導體晶圓執行的半導體製程的線上製程監測，且在一些實例實施例中，可基於線上製程監測而製造半導體裝置。

如圖1中所示出，重疊量測系統的電子光學系統10可包含經組態以使其上形成有多層結構的晶圓W成像的掃描電子顯微鏡（scanning electron microscope；SEM）。

舉例而言，電子顯微鏡可包含用於支撐晶圓W的載物台12及具有電子槍及電子光學系統且將射束輻照至晶圓W上的電子束柱14，所述電子槍產生初級電子束，所述電子光學系統控制及/或聚焦初級電子束的方向及寬度（或光點大小）。另外，電子顯微鏡可包含偵測器16，諸如電子偵測器或電子閃爍器，其偵測諸如自晶圓W發射的電子的偵測信號。

舉例而言，樣本可為其上形成有多層結構的半導體晶圓W。晶圓可指形成半導體及/或非半導體材料的基底。在一些實例實施例中，晶圓可具有製造於或至少部分地製造於其上的各種晶粒或晶片的至少部分。晶圓可包含形成於基底上的一或多個層。舉例而言，此類層可包含光阻、介電材料、導電材料等中的一或多者。

如圖2及圖3中所示出，晶圓W可包含晶粒區DA及圍繞晶粒區DA的切割道區SA。

晶粒區DA可為其中形成構成半導體晶片的圖案的晶片區。多個晶粒區DA可形成為沿著第一方向D1及第二方向D2彼此間隔開。在一些實例實施例中，記憶體單元及周邊電路圖案可形成於晶粒區DA中；替代或另外地，邏輯電路圖案可形成於晶粒區DA中。

晶圓W可為弧形，例如可為圓形，且可具有200毫米或300毫米或450毫米的直徑；實例實施例不限於此。晶粒區DA可為矩形，例如可為正方形；實例實施例不限於此。晶圓W上的晶粒區DA的數目可大於、等於或小於圖2中所示出的數目。晶圓W可具有凹口區（圖中未示）及/或平坦區（圖中未示）。

晶圓W可沿著藉由鋸切製程或切塊製程劃分多個晶粒區DA的切割道區SA切割，以便個別化成多個半導體晶片。

用於在光製程期間對準的重疊標記30可形成於切割道區SA中。此外，用於測試包含於半導體晶片中的各種元件的電特性及/或缺陷的一或多個測試元件組（test element group；TEG）（圖中未示）可形成於切割道區SA中。如稍後將描述，由於重疊標記30形成於整個晶圓W上方，因此可例如藉由使用經由重疊標記30獲得的電壓對比（voltage contrast；VC）回應獲得重疊晶圓映射及不對稱性晶圓映射。

可藉由經執行以在晶粒區DA中形成半導體晶片圖案的半導體製程形成重疊標記30。重疊標記30可與形成於晶粒區DA中的實際下部圖案及實際上部圖案一起形成以對應於實際下部圖案及實際上部圖案。舉例而言，當第一上部結構藉由諸如微影製程的半導體製程形成於晶粒區DA中的第一下部結構上時，第二上部結構可藉由相同半導體製程形成於重疊標記區中的第二下部結構上。在此情況下，作為實際晶粒圖案的第一多層結構可藉由半導體製程形成於晶粒區DA中，且作為重疊標記的第二多層結構可藉由相同半導體製程形成於重疊標記區中。

如圖4至圖6中所示出，在一些實例實施例中，重疊標記30中的各者可具有特定例如特定程式化重疊值，諸如動態地判定（或替代地預定）程式化重疊值或經設計重疊值。重疊標記30可包含分別形成於以晶格形狀配置的多個測試區32中的測試結構（第二多層結構）。形成於測試區32中的測試結構可經設計以具有不同重疊值（或重疊偏移值）。重疊值可經設定或經程式化以沿著特定方向（例如，諸如X方向的第一水平方向或諸如Y方向的第二水平方向）逐漸二維變化。重疊值OL可在零至若干奈米範圍內。舉例而言，重疊值OL可在-15奈米至+15奈米範圍內。在圖5中，+以紅色指示在第一方向（例如，右方向）上的重疊，且-以藍色指示在與第一方向相對的方向（例如，左方向）上的重疊。

當用電子束掃描重疊標記30時，偵測器16可主要偵測自晶圓W發射的二次電子（secondary electron；SE）及/或反向散射電子（backscattered electron；BSE）。可自所偵測電子獲得作為電子束檢測影像的重疊標記30的電壓對比（VC）影像。在電壓對比影像中，可藉由不同亮度來區分有缺陷圖案及正常圖案，例如基於至地面的導電路徑。在電壓對比影像上，有缺陷圖案可呈現為比正常圖案相對更亮。

舉例而言，如圖4中所示出，第一測試區32a中的第二多層結構可經程式化或經設計以使得第二下部結構40與第二上部結構42之間的重疊值OL為0，且第二測試區32b中的第二多層結構可經程式化或經設計以使得第二下部結構40與第二上部結構42之間的重疊值OL具有特定值（例如，-14奈米）。如圖6中所示出，第一測試區32a可呈現為比電壓對比影像上的第二測試區32b相對更亮。

在一些實例實施例中，處理器20可根據重疊標記30的經程式化重疊值自重疊標記30的電子束檢測影像資料亦即，電壓對比影像資料獲得關於電壓對比的信號值（或電壓值）的資料。重疊標記30可經設計以使得根據經程式化重疊值的電壓對比值具有拋物線的曲線，例如二次函數。舉例而言，自重疊標記30的電壓對比影像資料獲得的自重疊值（X）至電壓對比值（Y）的函數的所有或至少一部分可擬合至拋物線，例如二次曲線。在此情況下，當重疊值（X）為0時，電壓對比值（Y）可為最小值。在一些實例實施例中，拋物線的頂點對應於拋物線的最小值。

自重疊值（X）至電壓對比值（Y）的函數可稱為缺陷函數（及/或故障函數）。缺陷函數可為或可表示根據重疊值而變化的電壓對比值。在缺陷函數中，獨立軸或X軸座標可為經程式化或經設計重疊值，且從屬軸或Y軸座標可指示諸如對應於各重疊值的各測試區平均缺陷比率（缺陷機率）的缺陷比率。在一些實例實施例中，平均缺陷比率可意謂缺陷比率或中位缺陷比率或模態缺陷比率；實例實施例不限於此。在經程式化或經設計重疊標記30的缺陷函數中，當重疊值為0時，電壓對比值可為或可對應於最小值，且缺陷函數可關於具有重疊值為0的軸對稱。然而，在自藉由實際半導體製程形成的測試結構（第二多層結構）發射的電子獲得的實際缺陷函數中，歸因於3D失真，諸如第二下部結構的不對稱性，當重疊值為0時，電壓對比值可並非為最小值，且實際缺陷函數可不關於具有最小電壓對比值的軸對稱。

在下文中，將描述自自重疊標記發射的電子產生缺陷函數且判定上部圖案與下部圖案之間的重疊及不對稱性的處理器的詳細組態。

圖7為示出圖1的重疊量測系統的處理器的方塊圖。圖8為示出分別由圖7中的第一函數產生器及第二函數產生器產生的缺陷函數及缺陷函數的對稱函數的曲線圖。圖9為示出由圖7中的交叉相關分析器執行的缺陷函數與其對稱函數之間的交叉相關的曲線圖。圖10為示出分別由圖7中的第一函數產生器及第二函數產生器產生的缺陷函數的微分函數及微分函數的對稱函數的曲線圖。圖11為示出由圖7中的交叉相關分析器執行的微分函數與對稱函數之間的交叉相關的曲線圖。

參考圖7至圖9，處理器20可獲取及分析自由電子光學系統10所偵測的電子產生的影像，以便計算多層結構的上部層與下部層之間的重疊。處理器20可獲得根據重疊值而變化的缺陷函數f，且可對缺陷函數f執行自交叉相關以判定重疊。處理器20可包含第一函數產生器210、第二函數產生器220以及交叉相關分析器230。

如圖8中所示出，第一函數產生器210可自重疊標記30的電壓對比影像資料產生自重疊值至電壓對比值的函數（缺陷函數）f。另外，第二函數產生器220可產生由第一函數產生器210產生的缺陷函數f的對稱函數g。可經由缺陷函數f繞具有經程式化重疊值為零（例如，零奈米）的軸沿著Y軸對稱性的移位來獲得對稱函數g。缺陷函數f及對稱函數g的至少部分形成拋物線。

如圖9中所示出，交叉相關分析器230可執行缺陷函數f與對稱函數g之間的交叉相關，以便獲得交叉相關函數CC1且由其判定重疊。交叉相關函數CC1可稱為自相關函數。交叉相關可作為缺陷函數f相對於對稱函數g的位移函數來量測兩個函數之間的相似性。交叉相關可由以下等式（1）表示。

------等式（1）

此處， 為f(t)的共軛複數，且τ被稱作移位或滯後。在等式1中，t為積分的虛擬變數。

藉由分析交叉相關函數CC1，可在交叉相關函數CC1具有最大值時獲得具有相對距離為零的軸與另一相對距離值之間的距離2α。交叉相關分析器230可輸出所獲得距離2α的半α作為重疊值。當諸如重疊缺陷的缺陷減小例如為最小時，重疊值α可為或表示經改良例如，最佳程式化重疊（M/A，未對準）。

參考圖7、圖10以及圖11，處理器20可獲得且分析來自由電子光學系統10所偵測的電子的影像，以便計算多層結構的上部層與下部層之間的不對稱性。處理器20可獲得根據重疊值而變化的缺陷函數f，且可對缺陷函數f的微分函數f'執行自交叉相關以判定不對稱性。

如圖10中所示出，第一函數產生器210可對缺陷函數f進行微分運算以產生缺陷函數f的微分函數f'。另外，第二函數產生器220可產生由第一函數產生器210產生的微分函數f'的第二對稱函數g'。可藉由經由微分函數f'關於具有經程式化重疊值為0的軸的Y軸對稱性獲得第二對稱函數g'。

如圖11中所示出，交叉相關分析器230可執行微分函數f'與第二對稱函數g'之間的交叉相關，以獲得第二交叉相關函數CC2且由其判定不對稱性。第二交叉相關函數CC2可為使用等式（1）獲得的自相關函數。

自第二交叉相關函數CC2，獲得在具有相對距離為零奈米的軸與在第二交叉相關函數CC2的減小值或最小值處的另一相對距離值之間的距離2β可為可能的。交叉相關分析器230可判定且輸出所獲得距離的重疊值α與半β之間的差值α-β為不對稱性值。

在各種實例實施例中，處理器20可自形成於晶圓W的整個表面上方的重疊標記30獲得重疊值且提供重疊晶圓映射。可經由重疊值及重疊晶圓映射校正半導體製程。

另外或替代地，處理器20可自形成於晶圓W的整個表面上方的重疊標記30獲得不對稱性值且提供不對稱晶圓映射。可經由不對稱性值及不對稱性晶圓映射校正或修正半導體製程。

如上文所提及，重疊量測系統可偵測自形成於晶圓W的整個表面上方的重疊標記30中的各者發射的電子，可產生缺陷函數f，且可對缺陷函數f執行自交叉相關以判定重疊。重疊量測系統可產生缺陷函數f的微分函數f'且可對微分函數f'執行自交叉相關以判定用於不對稱性的量化值。

重疊量測系統可藉由反映下部圖案的3D失真效應獲取精確重疊值及用於不對稱性的量化值，所述效應不可在常規重疊量測方法中被偵測。因此，識別或至少改良下部圖案的3D失真的一或多個原因的識別及/或改良缺陷裕度及/或改良良率可為可能的。

在下文中，將描述一種使用重疊量測系統量測重疊的方法。

圖12為示出根據一些實例實施例的重疊量測方法的流程圖。圖13為示出圖12的重疊量測方法中的重疊判定步驟的流程圖。圖14為示出圖12的重疊量測方法中的不對稱性判定步驟的流程圖。

參考圖1至圖14，可提供具有經設計或經程式化重疊值的至少一個重疊標記30（S100），且可用電子束掃描至少一個重疊標記30以獲得作為電子束檢測影像的電壓對比（VC）資料（S110）。

在一些實例實施例中，其上形成有重疊標記30的晶圓W可置放於載物台12上，且可用電子束掃描重疊標記30以偵測自重疊標記30發射的電子。

半導體晶片圖案或半導體晶粒圖案可形成於晶圓W的晶粒區DA中，且用於在光製程期間對準的重疊標記30可形成於切割道區SA中。可藉由用於在晶粒區DA中形成半導體晶片圖案的半導體製程來形成重疊標記30。

舉例而言，當第一上部結構藉由諸如微影製程的半導體製程形成於晶粒區DA中的第一下部結構上時，第二上部結構可同時形成於切割道區SA中的重疊標記區中的第二下部結構上。在此情況下，作為實際半導體晶片圖案的第一多層結構可藉由半導體製程形成於晶粒區DA中，且作為重疊標記的第二多層結構可藉由相同半導體製程形成於重疊標記區中。

在各種實例實施例中，形成於重疊標記區中的重疊標記30可具有經程式化重疊值（重疊偏移值）。重疊標記30可包含測試結構，例如分別形成於以網格形式配置的多個測試區32中的第二多層結構。形成於測試區32中的測試結構可經設計以具有不同重疊值（重疊偏移值）。重疊值可經程式化以沿著特定方向（X方向，Y方向）逐漸二維變化。

當用電子束掃描重疊標記30時，偵測器16可主要偵測自晶圓W發射的二次電子（SE）及/或反向散射電子（BSE）。可自所偵測電子獲得重疊標記30的電壓對比（VC）影像作為電子束檢測影像。在電壓對比影像中，可藉由不同亮度區分有缺陷圖案及正常圖案。在電壓對比影像上，有缺陷圖案可呈現為比正常圖案相對更亮。舉例而言，在電壓對比影像上，具有相對較大重疊值的第一測試區可比具有相對較小重疊值的第二測試區呈現更亮。

接著，自電壓對比影像資料獲得根據重疊值而變化的缺陷函數f（S120）。

在一些實例實施例中，處理器20的第一函數產生器210可產生關於根據來自電壓對比影像資料的重疊值的電壓對比的信號值（電壓值）的資料，所述電壓對比影像資料藉由偵測自重疊標記30發射的電子獲得。重疊標記30可經設計以使得根據經程式化重疊值的電壓對比值具有二次函數的曲線，例如形成拋物線的曲線。舉例而言，自重疊標記30的電壓對比影像資料獲得的自重疊值（X）至電壓對比值（Y）的函數可經設計以擬合至多項式函數，諸如二次曲線。替代或另外地，經程式化重疊值（X）為零的測試區的電壓對比值的平均值（諸如均值、中位值或眾數值）可經設計以具有減小值或最小值。

自重疊值（X）至電壓對比值（Y）的函數可稱為缺陷函數（或故障函數）f。缺陷函數可為根據重疊值而變化的電壓對比值。在缺陷函數中，X軸座標可為經程式化重疊值，且Y軸座標可指示對應於各重疊值的各測試區的平均缺陷比率（缺陷機率）。在經程式化重疊標記30的缺陷函數中，當重疊值為零（零奈米）時，電壓對比值可為較低值或最小值，且缺陷函數可關於具有重疊值為零的軸對稱。然而，在自藉由實際半導體製程形成的測試結構（第二多層結構）發射的電子獲得的實際缺陷函數中，歸因於3D失真，諸如第二下部結構的不對稱性，當重疊值為0時，電壓對比值可並非為最小值，且實際缺陷函數可不關於具有減小電壓對比值或最小電壓對比值的軸對稱。

如圖8中所示出，第一函數產生器210可自重疊標記30的電壓對比影像資料產生自重疊值至電壓對比值的函數（有缺陷函數）f。

接著，可對缺陷函數f執行自交叉相關以判定重疊（S130）。

如圖13中所示出，可獲得缺陷函數f相對於重疊軸Y的對稱函數g（S132），且可執行缺陷函數f與對稱函數g之間的交叉相關以判定重疊（S134）。

特定言之，如圖8中所示出，處理器20的第二函數產生器220可將由第一函數產生器210產生的缺陷函數f定義為第一函數且產生第一函數的對稱函數g。可經由缺陷函數f相對於經程式化重疊值為0的軸（重疊軸Y）的Y軸對稱性獲得對稱函數g。

接著，如圖9中所示出，處理器20的交叉相關分析器230可執行缺陷函數f與對稱函數g之間的交叉相關，以獲得交叉相關函數CC1且自交叉相關函數CC1判定重疊。交叉相關可作為缺陷函數f相對於對稱函數g的位移函數來量測兩個函數的相似性。自交叉相關函數CC1，當交叉相關函數CC1具有最大值時，獲得具有相對距離為0的軸與相對距離值之間的距離2α。交叉相關分析器230可判定所獲得距離2α的半α作為重疊值。

接著，可對缺陷函數f的微分函數f'執行自交叉相關以判定不對稱性（S140）。

如圖14中所示出，可獲得缺陷函數f的微分函數f'（S142），可獲得微分函數f'相對於重疊軸Y的第二對稱函數g'（S144），且可執行微分函數f'與第二對稱函數g'之間的交叉相關以判定不對稱性（S146）。

特定言之，如圖10中所示出，處理器20的第一函數產生器210可對作為第一函數的缺陷函數f進行微分運算以產生缺陷函數f的微分函數f'。處理器20的第二函數產生器220可產生由第一函數產生器210產生的微分函數f'的第二對稱函數g'。可經由微分函數f'相對於具有經程式化重疊值為0的軸（重疊軸Y）的Y軸對稱性獲得第二對稱函數g'。

接著，如圖11中所示出，處理器20的交叉相關分析器230可執行微分函數f'與第二對稱函數g'之間的交叉相關，以獲得第二交叉相關函數CC2且自第二交叉相關函數CC2判定不對稱性。

自第二交叉相關函數CC2，獲得在具有相對距離為0的軸與在第二交叉相關函數CC2的最小值處的相對距離值之間的距離2β可為可能的。交叉相關分析器230可將所獲得距離的重疊值α與半β之間的差值α-β判定為不對稱性值。

在各種實例實施例中，可自形成於晶圓W的整個表面上方的重疊標記30獲得重疊值，且可產生重疊晶圓映射。接著，可使用重疊值及重疊晶圓映射校正半導體製程。

另外或替代地，可自形成於晶圓W的整個表面上方的重疊標記30獲得不對稱性值，且可產生不對稱晶圓映射。可經由不對稱性值及不對稱晶圓映射校正或修正或改良半導體製程。

在下文中，將描述一種使用重疊量測方法來製造半導體裝置的方法。

圖15為示出根據實例實施例的形成半導體裝置的下部結構上的上部結構的步驟的橫截面圖，且曲線圖示出上部結構與下部結構之間的經量測重疊。圖16為示出形成於圖15中的下部結構上的上部結構的平面圖。圖15的橫截面圖為沿著圖16中的線C-C'截取的橫截面圖。在圖15及圖16中，上述重疊量測方法描述為用於動態隨機存取記憶體（dynamic random access memory；DRAM）製程的位元線接觸製程（bit line process；BLC），但不限於此，且應理解，其用於快閃記憶體或邏輯產品的上部圖案及下部圖案的單元內重疊量測。

參考圖15及圖16，第一多層結構可藉由半導體製程形成於基底100的第一區中，且具有經程式化重疊值的至少一個重疊標記可藉由相同半導體製程形成於基底100的第二區中。

在一些實例實施例中，基底100的第一區可為或可包含晶圓W的晶粒區DA，且基底100的第二區可為或可包含晶圓W的切割道區SA。多個重疊標記可分別形成於基底100的第二區中的重疊標記區中。

舉例而言，當第一上部結構藉由諸如微影製程的半導體製程形成於基底100的第一區中的第一下部結構上時，第二上部結構可同時形成於基底100的第二區中的重疊標記區中的第二下部結構上。如圖4及圖5中所示出，重疊標記可具有經程式化重疊值。

形成於基底100的第一區中的第一多層結構可包含第一下部結構及藉由半導體製程形成於第一下部結構上的第一上部結構。

如圖15及圖16中所示出，第一下部結構可形成於基底100的第一區中。第一下部結構可包含形成於基底100的表面中的主動圖案105，鄰近於主動圖案105的裝置隔離圖案110以及形成於主動圖案105及裝置隔離圖案110中的開口230。第一上部結構可包含開口230及位元線結構300，所述位元線結構在第二方向D2上在主動圖案105及裝置隔離圖案110上的絕緣層結構200及絕緣層結構210上延伸。多個位元線結構300可形成為沿著第一方向D1彼此間隔開。

特定言之，可藉由移除基底100的上部部分形成主動圖案105，且可形成裝置隔離圖案110以覆蓋主動圖案105的側壁。主動圖案105中的各者可形成為在第三方向D3上延伸且可沿著第一方向D1及第二方向D2彼此間隔開。

接著，雜質區（圖中未示）可藉由例如離子植入製程及/或擴散製程形成於基底100上，且接著，形成於基底100的第一區中的主動圖案105及裝置隔離圖案110可部分地經蝕刻以形成在第一方向上延伸的凹槽，且閘極結構260可形成於凹槽內。

接著，絕緣層結構200及絕緣層結構210可形成於主動圖案105及裝置隔離圖案110上，遮罩可形成於絕緣層結構200及絕緣層結構210上，且可使用遮罩作為蝕刻遮罩執行蝕刻製程以形成暴露主動圖案105的開口230。主動圖案105在第三方向D3上的中心部分的上部表面可經由開口230暴露。多個開口230可沿著第一方向及第二方向形成於基底100的第一區上。

接著，在移除遮罩之後，可依序形成第一導電層、障壁層、第二導電層、遮罩層蝕刻終止層以及封蓋層以填充開口230，且封蓋層可經蝕刻以形成封蓋圖案。可使用封蓋圖案作為蝕刻遮罩來依序蝕刻蝕刻終止層、遮罩層、第二導電層、障壁層以及第一導電層以形成位元線結構300。

另一方面，形成於基底100的第二區中的第二多層結構可包含形成於重疊標記區中的第二下部結構及藉由用於形成位元線結構的半導體製程形成於第二下部結構上的第二上部結構。第一下部結構及第二下部結構可形成於相同第一層上，且第一上部結構及第二上部結構可形成於相同第二層上。

在形成第一上部結構及第二上部結構之後，可使用參考圖12至圖14所描述的重疊量測方法來量測第一上部結構與第二上部結構之間的重疊。

特定言之，可用電子束掃描至少一個重疊標記以偵測二次電子，可自所偵測二次電子獲得電壓對比影像，可自電壓對比影像資料獲得根據重疊值而變化的缺陷函數，且可對缺陷函數執行自交叉相關以判定第一下部結構與第一上部結構之間的重疊。此外，可對缺陷函數的微分函數執行自交叉相關以判定不對稱性。接著，可基於所判定重疊及不對稱性而校正半導體製程。

如圖15中所示出，作為實際下部結構的開口230可形成為具有不對稱性，亦即三維失真。在此情況下，當所偵測電壓對比值為最小值時，值可判定為第一重疊值OL#1。第一重疊值OL#1可具有歸因於3D失真的誤差。相反，藉由對根據實例實施例的缺陷函數執行自交叉相關獲得的值可判定為第二重疊值OL#2。第二重疊值OL#2可為反映下部結構的3D失真的值，且可提供精確重疊值。

上述提及的重疊量測系統及重疊量測方法可廣泛使用於製造各種具有上部圖案結構及下部圖案結構的半導體裝置的方法中，所述結構諸如各種襯墊、接觸孔、遮罩、佈線等。應理解，其不僅可用於前述DRAM，且亦可用於製造快閃記憶體裝置及/或邏輯裝置的方法。

前述內容說明各種實例實施例，且並不解釋為對其的限制。儘管已描述了幾個實例實施例，但所屬技術領域中具有通常知識者將容易理解，在不實質上脫離本發明的新穎教示及優點的情況下，在一些實例實施例中，許多修改是可能的。因此，所有此類修改意欲包含於如申請專利範圍中所定義的實例實施例的範疇內。此外，實例實施例未必彼此互斥。舉例而言，一些實例實施例可包含參考一或多個圖式所描述的一或多個特徵，且亦可包含參考一或多個其他圖式所描述的一或多個其他特徵。

10:電子光學系統 12:載物台 14:電子束柱 16:偵測器 20:處理器 30:重疊標記 32:測試區 32a:第一測試區 32b:第二測試區 40:第二下部結構 42:第二上部結構 100:基底 105:主動圖案 110:裝置隔離圖案 200:絕緣層結構 210:第一函數產生器、絕緣層結構 220:第二函數產生器 230:交叉相關分析器、開口 300:位元線結構 A:部分 C-C':線 CC1:交叉相關函數 CC2:第二交叉相關函數 D1:第一方向 D2:第二方向 D3:第三方向 DA:晶粒區 OL:重疊值 OL#1:第一重疊值 OL#2:第二重疊值 f:缺陷函數 f':缺陷函數f的微分函數 g:對稱函數 g':第二對稱函數 S100、S110、S120、S130、S132、S134、S140、S142、S144、S146:步驟 SA:切割道區 W:晶圓 X:方向 Y:方向、重疊軸 α:重疊值

本專利或申請案文件含有至少一個彩製圖式。在請求且支付必要費用後，專利局將提供具有彩色圖式的本專利或專利申請公開案的複本。 自結合隨附圖式進行的以下詳細描述，將更清晰地理解一些實例實施例。圖1至圖16表示如本文中所描述的非限制性實例實施例。 圖1為示出根據一些實例實施例的重疊量測系統的橫截面圖。 圖2為示出具有其上形成有待由圖1中的重疊量測系統量測的重疊標記的晶圓的平面圖。 圖3為示出圖2中的部分『A』的經放大平面圖。 圖4為示出圖3中的重疊標記的平面圖。 圖5為示出表示圖4的重疊標記的程式化重疊值的映射的圖。 圖6為示出圖4的重疊標記的電壓對比影像的圖。 圖7為示出圖1的重疊量測系統的處理器的方塊圖。 圖8為示出分別由圖7中的第一函數產生器及第二函數產生器產生的缺陷函數及缺陷函數的對稱函數的曲線圖。 圖9為示出由圖7中的交叉相關分析器執行的缺陷函數與其對稱函數之間的交叉相關的曲線圖。 圖10為示出分別由圖7中的第一函數產生器及第二函數產生器產生的缺陷函數的微分函數及微分函數的對稱函數的曲線圖。 圖11為示出由圖7中的交叉相關分析器執行的微分函數與其對稱函數之間的交叉相關的曲線圖。 圖12為示出根據一些實例實施例的重疊量測方法的流程圖。 圖13為示出圖12的重疊量測方法中的重疊判定步驟的流程圖。 圖14為示出圖12的重疊量測方法中的不對稱性判定步驟的流程圖。 圖15為示出根據一些實例實施例的形成半導體裝置的下部結構上的上部結構的步驟的橫截面圖，且曲線圖示出上部結構與下部結構之間的經量測重疊。 圖16為示出形成於圖15中的下部結構上的上部結構的平面圖。

S100、S110、S120、S130、S140:步驟

Claims (20)

1. 一種重疊量測方法，包括： 提供具有經設計重疊值的重疊標記； 以電子束掃描所述重疊標記以獲得電壓對比影像； 自所述電壓對比影像的電壓對比影像資料獲得缺陷函數，所述缺陷函數根據所述經設計重疊值而變化；以及 對所述缺陷函數執行自交叉相關（self-cross correlation）以判定重疊。
2. 如請求項1所述的重疊量測方法，其中所述重疊標記經設計以使得根據所述經設計重疊值的電壓對比值具有形成拋物線的曲線。
3. 如請求項2所述的重疊量測方法，其中在所述拋物線中，當所述重疊值為0時，所述電壓對比值處於頂點，且所述缺陷函數在所述重疊值為0的軸附近對稱。
4. 如請求項1所述的重疊量測方法，其中所述重疊標記包含分別配置於多個測試區中的多層結構，各多層結構包含下部結構及上部結構，且所述上部結構具有相對於所述下部結構為未對準的所述經設計重疊值。
5. 如請求項1所述的重疊量測方法，其中所述缺陷函數為自所述經設計重疊值至電壓對比值的函數。
6. 如請求項5所述的重疊量測方法，其中所述電壓對比值指示對應於各重疊值的各測試區的平均缺陷比率。
7. 如請求項1所述的重疊量測方法，其中對所述缺陷函數執行所述自交叉相關以判定所述重疊包含： 獲得所述缺陷函數的在所述經設計重疊值為零的軸附近對稱的對稱函數；以及 執行所述缺陷函數與所述對稱函數之間的交叉相關以判定所述重疊。
8. 如請求項7所述的重疊量測方法，其中所述缺陷函數與所述對稱函數之間的所述交叉相關由等式（1）定義， ----- 等式（1） 其中，f為所述缺陷函數，g為所述對稱函數， 為f(t)的共軛複數，且τ為移位（displacement）或滯後（lag）。
9. 如請求項1所述的重疊量測方法，更包括： 對所述缺陷函數的微分函數執行自交叉相關以判定不對稱性。
10. 如請求項9所述的重疊量測方法，其中對所述缺陷函數的所述微分函數執行所述自交叉相關以判定所述不對稱性包含： 獲得所述缺陷函數的所述微分函數； 獲得所述微分函數的在所述經設計重疊值為零的軸附近對稱的第二函數；以及 執行所述微分函數與所述對稱的第二函數之間的交叉相關以判定所述不對稱性。
11. 一種重疊量測方法，包括： 以電子束掃描至少一個重疊標記，所述至少一個重疊標記包含相對於下部結構未對準以具有經設計重疊值的上部結構； 偵測自所述重疊標記發射的二次電子（secondary electron）以獲得電壓對比資料； 自用於重疊的電壓對比的所述電壓對比資料獲得缺陷函數； 獲得在所述缺陷函數的重疊軸附近對稱的對稱函數；以及 執行所述缺陷函數與所述對稱函數之間的交叉相關以計算重疊值。
12. 如請求項11所述的重疊量測方法，其中所述至少一個重疊標記在晶圓的切割道區中。
13. 如請求項11所述的重疊量測方法，其中所述重疊標記經設計以使得根據所述經設計重疊值的電壓對比值中的至少一些具有形成拋物線的曲線。
14. 如請求項13所述的重疊量測方法，其中在所述拋物線中，當所述重疊值為零時，所述電壓對比值具有頂點，且所述缺陷函數在所述重疊值為零的軸附近對稱。
15. 如請求項11所述的重疊量測方法，其中所述經設計重疊值沿著一個方向逐漸變化。
16. 如請求項11所述的重疊量測方法，其中電壓對比值指示對應於各經設計重疊值的各測試區的平均缺陷比率。
17. 如請求項11所述的重疊量測方法，其中所述缺陷函數的所述重疊軸為所述經設計重疊值為零的軸。
18. 如請求項11所述的重疊量測方法，其中所述缺陷函數與所述對稱函數之間的所述交叉相關由等式（1）定義， -----等式（1） 其中，f為所述缺陷函數，g為所述對稱函數， 為f(t)的共軛複數，且τ為移位或滯後。
19. 如請求項11所述的重疊量測方法，更包括： 對所述缺陷函數的微分函數執行自交叉相關以判定不對稱性。
20. 如請求項19所述的重疊量測方法，其中對所述微分函數執行所述自交叉相關以判定所述不對稱性包含： 獲得所述缺陷函數的所述微分函數； 獲得所述微分函數的在所述經設計重疊值為零的軸附近對稱的第二函數；以及 執行所述微分函數與所述對稱的第二函數之間的交叉相關以判定所述不對稱性。

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