TW202343762A - 使用半導體元件的記憶裝置 - Google Patents

Abstract

Si基體24aa至24ad、24ba至24bd、45a至45d係相對於基板平行且沿水平方向以等間隔鄰接。再者，形成包圍Si基體24aa至45d的閘極HfO₂層27b，並且形成閘極TiN層34a至34d，TiN層34a至34d係包圍閘極HfO₂層27b，且其彼此互相分離，而在水平方向上相連。再者，水平方向的終端的Si基體45a至45d在剖視中形成為階梯狀。再者，經由在閘極TiN層34a至34d的終端部上朝垂直方向延伸的接觸孔51a至51d，在絕緣層50上形成連接於TiN層34a至34d的金屬配線層52a至52d。再者，金屬配線層52a至52d係連接於動態快閃記憶單元的字元線WL1至WL4。

Description

使用半導體元件的記憶裝置

本發明係關於一種使用半導體元件的記憶裝置。

近年來，LSI(Large Scale Integration：大型積體電路)技術開發要求記憶元件的高積體化與高性能化。

通常的平面型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，通道係朝向沿半導體基板的上表面的水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極電晶體)的通道係相對於半導體基板的上表面沿垂直方向延伸(參照例如專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接有電容的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，參照例如非專利文獻2)、連接電阻可變元件的PCM(Phase Change Memory：相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory：電阻式隨機存取記憶體，參照例如非專利文獻4)、藉由電流使磁自旋的方向變化而改變電阻的MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，參照例如非專利文獻5)等的高積體化。此外，亦有不具電容之以一個MOS電晶體構成的DRAM記憶單元(參照 非專利文獻6)等。本申請案係關於不具電阻可變元件、電容等之能夠僅以MOS電晶體構成的動態快閃記憶體。

圖10係顯示前述不具電容之以一個MOS電晶體構成的DRAM記憶單元的寫入動作，圖11係顯示動作上的問題點，圖12係顯示讀取動作。

圖10係顯示DRAM記憶單元的寫入動作。圖10(a)係顯示“1”寫入狀態。在此，記憶單元係形成在SOI(Silicon on Insulator：絕緣層覆矽)基板100，並藉由連接源極線SL的源極N⁺層103(以下將包含高濃度的施體雜質的半導體區域稱為「N⁺層」)、連接位元線BL的汲極N⁺層104、連接字元線WL的閘極導電層105以及MOS電晶體110a的浮體(Floating Body)102所構成，且不具電容，而由一個MOS電晶體110a構成DRAM的記憶單元。此外，SOI基板的SiO₂層101係連接於浮體102的正下方。以一個MOS電晶體110a所構成的記憶單元進行“1”的寫入時，係使MOS電晶體110a在飽和區域動作。亦即，從源極N⁺層103延伸的電子的通道107中具有夾止點(pinch off point)108而不會到達連接位元線的汲極N⁺層104。如此，若將連接於汲極N⁺層104的位元線BL與連接於閘極導電層105的字元線WL皆設成高電壓，使閘極電壓為汲極電壓的約1/2左右而使MOS電晶體110a動作時，則電場強度於汲極N⁺層104附近的夾止點108成為最大。結果，從源極N⁺層103流向汲極N⁺層104的經加速的電子會衝撞Si的晶格，而藉由該時點所失去的運動能量產生電子、電洞對(衝擊游離化現象)。所產生的大部分的電子(未圖示)係到達汲極N⁺層104。此外，極小部分的極熱的電子係越過閘極氧化膜109而到達閘極導電層105。並且，同時產生的電洞106係對浮體102充電。此時，由於浮體102為P型Si，因此所產生的電洞有助於大量載子的增加。浮體102係被所產生的電洞106充滿，致使浮體102的電壓比源極N⁺層103更提高至Vb以上時，進一步產生的電洞係對源極N⁺層103放電。在此，Vb為源極N⁺層103與P層的浮體102 之間的PN接合的內建電壓(built-in voltage)，約0.7V。圖10(b)顯示浮體102已被所產生的電洞106飽和充電的樣態。

接著，使用圖10(c)來說明記憶單元110b的“0”寫入動作。對於共同的選擇字元線WL，存在有隨機地寫入“1”的記憶單元110a與寫入“0”的記憶單元110b。圖10(c)顯示從“1”寫入狀態改寫成“0”寫入狀態的樣態。寫入“0”時，使位元線BL的電壓成為負偏壓，使汲極N⁺層104與P層的浮體102之間的PN接合成為順向偏壓。結果，在先前的週期預先產生於浮體102的電洞106係流向連接位元線BL的汲極N⁺層104。若寫入動作結束，則獲得被所產生的電洞106充滿的記憶單元110a(圖10(b))以及所產生的電洞已被排出的記憶單元110b(圖10(c))之二個記憶單元的狀態。被電洞106充滿的記憶單元110a的浮體102的電位係高於已無所產生的電洞的浮體102。因此，記憶單元110a的閾值電壓係低於記憶單元110b的閾值電壓。圖10(d)係顯示其樣態。

接著，使用圖11來說明此種以一個MOS電晶體所構成的記憶單元的動作上的問題點。如圖11(a)所示，浮體102的電容C_FB為連接於字元線的閘極與浮體102之間的電容C_WL、連接於源極線的源極N⁺層103與浮體102之間的PN接合的接合電容C_SL及連接於位元線的汲極N⁺層104與浮體102之間的PN接合的接合電容C_BL的總和，其表示如下。

C_FB=C_WL+C_BL+C_SL (2)

因此，若寫入時字元線電壓V_WL振盪，則構成記憶單元的記憶節點(接點)的浮體102的電壓也會受其影響。圖11(d)係顯示其樣態。若寫入時字元線電壓V_WL從0V上升至V_ProgWL，則浮體102的電壓V_FB會因字元線的電容耦合而從字元線電壓變化前的初始狀態電壓V_FB1上升到V_FB2。其電壓變化量ΔV_FB表示如下。

ΔV_FB=V_FB2-V_FB1

=C_WL/(C_WL+C_BL+C_SL)×V_ProgWL (3)

此處，β稱為耦合率，其表示如下。

β=C_WL/(C_WL+C_BL+C_SL) (4)

在這樣的記憶單元中，C_WL的貢獻率較大，例如C_WL：C_BL：C_SL=8：1：1。此時，β=0.8。當字元線例如從寫入時為5V而寫入結束後成為0V，由於字元線與浮體102的電容耦合，使得浮體102承受5V×β=4V的振盪雜訊。因此，會有無法充分獲得寫入時的浮體102的“1”電位與“0”電位的電位差的裕度(margin)的問題。

圖12係顯示讀取動作，圖12(a)係顯示“1”寫入狀態，圖12(b)係顯示“0”寫入狀態。然而，實際上，即使藉由“1”寫入將Vb寫入浮體102，字元線在寫入結束而回復到0V時，浮體102即會降低為負偏壓。要寫入“0”之際，由於成為更偏負的負偏壓，因此如圖12(c)所示，於寫入時無法充分放大“1”與“0”之間的電位差的裕度。這種小的動作裕度是本DRAM記憶單元的主要問題。此外，存在使DRAM記憶單元高密度化的課題。

[先前技術文獻]

[專利文獻]

專利文獻1：日本特開平2-188966號公報

專利文獻2：日本特開平3-171768號公報

專利文獻3：日本特許第3957774號公報

[非專利文獻]

[非專利文獻1]Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe,Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

[非專利文獻2]H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K.W. Song, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)

[非專利文獻3]H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)

[非專利文獻4]K. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)

[非專利文獻5]W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)

[非專利文獻6]M. G. Ertosun, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)

[非專利文獻7]E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.

在使用SGT的記憶裝置中無電容的一個電晶體型的DRAM(增益單元)中，字元線與浮體狀態的SGT本體之間的電容耦合較大，在資料讀取時、寫入時字元線的電位振盪時，會有作為雜訊直接傳送到SGT本體的問題。結果，引起誤讀取、記憶資料的誤改寫的問題，而難以達到無電容的一個電晶體型的DRAM(增益單元)的實用化。此外，除了解決上述問題之外，還需要使DRAM記憶單元的高性能化、高密度化。

為了解決上述問題，根據本發明的使用半導體元件的記憶裝置係具有：

第一半導體基體，係相對於基板平行且沿水平方向延伸；

第二半導體基體，係相對於前述第一半導體基體和前述基板於垂直上方分離，且在俯視中與前述第一半導體基體重疊；

第一雜質區域與第二雜質區域，係分別與前述第一半導體基體的兩端相連；

第三雜質區域與第四雜質區域，係分別與前述第二半導體基體的兩端相連；

閘極絕緣層，係覆蓋前述第一半導體基體與前述第二半導體基體；

第一閘極導體層與第二閘極導體層，係互相鄰接，且包圍覆蓋前述第一半導體基體的前述閘極絕緣層；

第三閘極導體層與第四閘極導體層，係包圍覆蓋前述第二半導體基體的前述閘極絕緣層，且在俯視中，前述第三閘極導體層係與前述第一閘極導體層重疊，前述第四閘極導體層係與前述第二閘極導體層重疊；

第三半導體基體，係與前述第一半導體基體在垂直方向上同高且在水平方向上鄰接，且前述第二閘極導體層在水平方向上延伸而包圍前述第三半導體基體，並且在俯視中，前述第三半導體基體係位於與連接前述第一雜質區域及前述第二雜質區域的方向正交的方向；

第四半導體基體，係與前述第二半導體基體在垂直方向上同高且在水平方向上鄰接，且前述第四閘極導體層在水平方向上延伸而包圍前述第四半導體基體，並且在俯視中，前述第四半導體基體係位於與連接前述第三雜質區域及前述第四雜質區域的方向正交的方向，且前述第四半導體基體的水平方向的長度比前述第三半導體基體的水平方向的長度短；

第一接觸孔，係位於前述第二閘極導體層上，前述第二閘極導體層係包圍前述第三半導體基體的在俯視中從前述第四半導體基體向外側突出的部分；

第二接觸孔，係位於包圍前述第四半導體基體的前述第四閘極導體層上；

第一導體配線層，係經由前述第一接觸孔與前述第二閘極導體層相連；以及

第二導體配線層，係經由前述第二接觸孔與前述第四閘極導體層相連(第一發明)。

在上述第一發明中，前述第二閘極導體層與前述第四閘極導體層的厚度相同；

相對於前述基板，在垂直方向上，前述第二閘極導體層之厚度的二倍的第一長度係比覆蓋前述第一半導體基體和前述第二半導體基體之前述閘極絕緣層間的第二長度小，並且在水平方向上，前述第一長度係比屬於包圍相面對之前述第 一半導體基體和前述第三半導體基體之前述閘極絕緣層間之距離的第三長度大(第二發明)。

在上述第一發明中，前述第一閘極導體層與前述第三閘極導體層的厚度相同；

相對於前述基板，在垂直方向上，前述第一閘極導體層之厚度的二倍的第一長度係比覆蓋前述第一半導體基體和前述第二半導體基體之前述閘極絕緣層間的第二長度小，並且在水平方向上，前述第一長度係比屬於包圍相面對之前述第一半導體基體和前述第三半導體基體之前述閘極絕緣層間之距離的第三長度大(第三發明)。

在上述第一發明中，前述第一閘極導體層與前述第三閘極導體層係在垂直方向上相連(第四發明)。

在上述第一發明中，前述第一閘極導體層與前述第三閘極導體層係在垂直方向上分離；

前述記憶裝置係具有：

第五半導體基體，係與前述第一半導體基體在垂直方向上同高且在水平方向上鄰接，且前述第一閘極導體層在水平方向上延伸而包圍前述第五半導體基體；

第六半導體基體，係與前述第三半導體基體在垂直方向上同高且在水平方向上鄰接，且前述第三閘極導體層在水平方向上延伸而包圍前述第六半導體基體，且前述第六半導體基體的水平方向的長度比前述第五半導體基體的水平方向的長度短；

第三接觸孔，係位於前述第一閘極導體層上，前述第一閘極導體層係包圍前述第五半導體基體的在俯視中從前述第六半導體基體向外側突出的部分；

第四接觸孔，係位於包圍前述第六半導體基體的前述第三閘極導體層上；

第三導體配線層，係經由前述第三接觸孔與前述第一閘極導體層相連；以及

第四導體配線層，係經由前述第四接觸孔與前述第三閘極導體層相連(第五發明)。

在上述第一發明中，前述第一雜質區域與前述第三雜質區域電性連接，而前述第二雜質區域與前述第四雜質區域電性連接(第六發明)。

在上述第一發明中，前述第一雜質區域與前述第三雜質區域電性分離，而前述第二雜質區域與前述第四雜質區域電性連接(第七發明)。

在上述第一發明中，前述記憶裝置中係存在有：第一記憶單元，係由前述第一雜質區域、前述第二雜質區域、前述第一半導體基體、前述閘極絕緣層、前述第一閘極導體層及前述第二閘極導體層所構成；以及

第二記憶單元，係具有與前述第一記憶單元相同的構造，且在連接前述第一雜質區域與前述第二雜質區域的方向鄰接前述第一雜質區域；

前述第一雜質區域為與前述第二記憶單元的前述源極線相連的雜質區域；前述記憶裝置中還存在有第三記憶單元，係具有與前述第一記憶單元相同的構造，且在連接前述第一雜質區域與前述第二雜質區域的方向鄰接前述第二雜質區域；前述第二雜質區域為與前述第三記憶單元的前述位元線相連的雜質區域(第八發明)。

在上述第一發明中，前述記憶裝置係控制施加於前述第一至第四雜質層、前述第一至第四閘極導體層的電壓，而進行將藉由以流動於前述第一至第二半導體基體內之電流所致之衝擊游離化現象、或閘極引發汲極漏電流所產生之電子群和電洞群中之多數載子的前述電子群或前述電洞群予以保持於前述第一至第二半導體基體或予以去除的記憶體寫入動作及記憶體抹除動作(第九發明)。

在上述第一發明中，前述第一閘極導體層及前述第三閘極導體層係在俯視中以相同形狀在水平方向上分割成複數個，且各者同步或不同步驅動(第十發明)。

在上述第一發明中，前述第二閘極導體層及前述第四閘極導體層係在俯視中以相同形狀在水平方向上分割成複數個，且各者同步或不同步驅動(第十一發明)。

在上述第一發明中，前述第一閘極導體層及前述第三閘極導體層係分割於前述第一半導體基體的兩側面，且各者同步或不同步驅動(第十二發明)。

在上述第一發明中，前述第二閘極導體層及前述第四閘極導體層係分割於前述第一半導體基體的兩側面，且各者同步或不同步驅動(第十三發明)。

1,20:基板

2:Si基體、矽半導體基體

24aa,24ab,24ac,24ad,24ba,24bb,24bc,24bd,45a,45b,45c,45d:Si基體

3a,3b,30aa,30ab,30ac,30ad,30ba,30bb,30bc,30bd,30ca,30cb,30cc,30cd,30da,30db,30dc,30dd:N⁺層

4:閘極絕緣層

5a:第一閘極導體層、閘極導體層

5b:第二閘極導體層、閘極導體層

6:絕緣層

7:通道區域

7a:第一通道區域

7b:第二通道區域

9:動態快閃記憶單元

11:電洞群

12a,12b:反轉層

13:夾止點

26a,26b:間隔材料層

27a,27b:HfO₂層

25,37a,37b,38:SiO₂層

33,33a,33b,33c,33d,34a,34b,34c,34d:TiN層

40,41a,41b:金屬電極層

50:絕緣層

51a,51b,51c,51d:接觸孔

52a,52b,52c,52d:金屬配線層

54a,54b,54c,54d:金屬電極層

100:SOI基板

101:SiO₂層

102:浮體

103:源極N⁺層

104:汲極N⁺層

105:閘極導電層

106:電洞

107:通道

108:夾止點

109:閘極氧化膜

110a:記憶單元、MOS電晶體

110b:記憶單元

SL,SL1,SL2,SL3,SL4:源極線

PL,PL1,PL2,PL3,PL4:板線

WL,WL1,WL2,WL3,WL4:字元線

BL,BL1,BL2:位元線

L1:膜厚

L2,L3:距離

C_FB,C_WL,C_BL,C_SL,C_PL:電容

Vb,V_FB,V_FB1,V_FB2,V_WL,V_ERA:電壓

ΔV_FB:電壓變化量、電位變動

圖1係第一實施型態的具有SGT的記憶單元的構造圖。

圖2係用以說明第一實施型態的具有SGT的記憶單元之抹除動作機制的圖。

圖3係用以說明第一實施型態的具有SGT的記憶單元之寫入動作機制的圖。

圖4A係用以說明第一實施型態的具有SGT的記憶單元之讀取動作機制的圖。

圖4B係用以說明第一實施型態的具有SGT的記憶單元之讀取動作機制的圖

圖5係第一實施型態的具有SGT的記憶裝置的構造圖。

圖6係第一實施型態的具有SGT的記憶裝置的示意構造圖。

圖7係第一實施型態的具有SGT的記憶裝置的構造圖。

圖8係第二實施型態的具有SGT的記憶裝置的示意構造圖。

圖9係第三實施型態的具有SGT的記憶裝置的示意構造圖。

圖10係用以顯示習知例的不具電容的DRAM記憶單元的寫入動作的圖。

圖11係用以說明習知例的不具電容的DRAM記憶單元的動作上的問題點的圖。

圖12係顯示習知例的不具電容的DRAM記憶單元的讀取動作的圖。

以下參照圖式說明本發明的使用半導體元件的記憶裝置(以下稱為「動態快閃記憶體」)的構造、驅動方式。

(第一實施型態)

使用圖1至圖4B來說明本發明的第一實施型態的動態快閃記憶單元的構造與動作機制。使用圖1來說明動態快閃記憶單元的構造。再者，使用圖2來說明資料抹除機制，使用圖3來說明資料寫入機制，使用圖4來說明資料讀取機制。再者，使用圖5、圖6、圖7來說明動態快閃記憶單元的構造。

圖1係顯示本發明的第一實施型態的動態快閃記憶單元的構造。平行於基板1(申請專利範圍的「基板」的一例)而設有N⁺層3a(申請專利範圍的「第一雜質區域」的一例)。再者，具有矽半導體基體2(申請專利範圍的「第一半導體基體」的一例)(以下將矽半導體基體稱為「Si基體」)與N⁺層3a相連。再者，具有N⁺層3b(申請專利範圍的「第二雜質區域」的一例)與Si基體2相連。N⁺層3a、3b間的Si基體2係成為通道區域7。具有閘極絕緣層4包圍Si基體2。再者，具有第一閘極導體層5a(申請專利範圍的「第一閘極導體層」的一例)及鄰接第一閘極導體層5a的第二閘極導體層5b(申請專利範圍的「第二閘極導體層」的一例)包圍閘極絕緣層4。再者，第一閘極導體層5a、 第二閘極導體層5b係藉由絕緣層6而分離。藉此，形成由N⁺層3a、3b、第一通道區域7a、第二通道區域7b、閘極絕緣層4、第一閘極導體層5a及第二閘極導體層5b所構成的動態快閃記憶單元9。多個動態快閃記憶單元9配置於基板1上而形成動態快閃記憶裝置。

另外，N⁺層3a係連接於源極線SL，N⁺層3b係連接於位元線BL(申請專利範圍的「位元線」的一例)，第一閘極導體層5a係連接於板線PL，第二閘極導體層5b係連接於字元線WL(申請專利範圍的「字元線」的一例)。另外，N⁺層3a可以連接於位元線BL，而N⁺層3a可以連接於源極線SL。

另外，較佳地，具有連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大的構造。此外，可以將連接於板線PL的第一閘極導體層5a分割成二個，且使分割成二個的各個閘極導體層的閘極長度與第二閘極導體層5b的閘極長度相同。在這種情況下，分割成二個的閘極導體層可以設置於第二閘極導體層的兩側。

此外，可以將第二閘極導體層5b在水平方向上分割成二個，且分割成二個的各個閘極導體層設置於第一閘極導體層5a的兩側。

此外，可以將第一閘極導體層5a進一步在水平方向上分割成二個以上，且各者可以同步或不同步地動作。同樣地，可以將第二閘極導體層5b進一步在水平方向上分割成二個以上，且各者可以同步或不同步地動作。即使如此，動態快閃記憶體動作亦會執行。

此外，第一閘極導體層5a和第二閘極導體層5b中的一方或兩方可以分別形成於Si基體2的兩側面。並且，可以使各者同步或不同步動作。

此外，圖1中第一閘極導體層5a的水平方向的閘極長度係比第二閘極導體層5b的閘極長度長，而使連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大。然而，除此之外， 第一閘極導體層5a的閘極長度可以不比第二閘極導體層5b的閘極長度長，而是使閘極絕緣層4的被第一閘極導體層5a包圍的部分的膜厚比閘極絕緣層4的被第二閘極導體層5b包圍的部分的膜厚薄。此外，也可以使閘極絕緣層4的被第一閘極導體層5a包圍的部分的介電常數比閘極絕緣層4的被第二閘極導體層5b包圍的部分的介電常數高。此外，可以任意組合閘極導體層5a、5b的長度、閘極絕緣層4的部份的膜厚、介電常數，以使第一閘極導體層5a的閘極電容大於第二閘極導體層5b的閘極電容。

參照圖2，說明第一實施型態的動態快閃記憶單元之抹除動作機制。N⁺層3a、3b之間的通道區域7係與基板1電性分離而成為浮體。圖2(a)係顯示在抹除動作前於先前的周期藉由衝擊游離化所產生的電洞群11儲存於通道區域7的狀態。再者，如圖2(b)所示，在抹除動作時，源極線SL的電壓成為負電壓V_ERA。在此，V_ERA為例如-3V。結果，與通道區域7的初始電位的值無關，連接於源極線SL的成為源極的N⁺層3a與通道區域7的PN接合成為順向偏壓。結果，於先前的周期藉由衝擊游離化所產生的儲存於通道區域7的電洞群11被吸入於源極部的N⁺層3a，通道區域7的電位V_FB成為V_FB=V_ERA+Vb。在此，Vb為PN接合的內建電壓，約為0.7V。因此，在V_ERA=-3V的情況下，通道區域7的電位成為-2.3V。該值為抹除狀態的通道區域7的電位狀態。因此，當浮體的通道區域7的電位成為負電壓時，動態快閃記憶單元9的N通道MOS電晶體的閾值電壓因基板偏壓效應而變高。因此，當與板線PL相連的第一閘極導體層5a的施加電壓成為例如其閾值電壓以下時，板線PL側的第一N通道MOS電晶體成為非導通且記憶單元電流不流動。藉此，如圖2(c)所示，即使對連接於字元線WL的第二閘極導體層5b施加高電壓，也會成為記憶單元電流不流動的抹除狀態，此為邏輯記憶資料“0”。另外，上述施加於位元線BL、源 極線SL、字元線WL及板線PL的電壓條件以及浮體的電位為用於進行抹除動作的一例，亦可使用能夠進行抹除動作的其他動作條件。

圖3係顯示本發明的第一實施型態的動態快閃記憶單元之寫入動作。如圖3(a)所示，對連接於源極線SL的N⁺層3a輸入例如0V，對連接於位元線BL的N⁺層3b輸入例如3V，對連接於板線PL的第一閘極導體層5a輸入例如2V，對連接於字元線WL的第二閘極導體層5b輸入例如5V。結果，如圖3(a)所示，在連接於板線PL的第一閘極導體層5a內側的通道區域7形成反轉層12a，具有第一閘極導體層5a的第一N通道MOS電晶體在飽和區域動作。結果，於連接於板線PL的第一閘極導體層5a內側的反轉層12a，存在夾止點13。另一方面，具有連接於字元線WL的第二閘極導體層5b的第二N通道MOS電晶體在線性區域動作。結果，於連接字元線WL的第二閘極導體層5b內側的整個表面形成反轉層12b，而不存在夾止點。形成於連接於字元線WL的第二閘極導體層5b內側的整個表面的反轉層12b係作為具有第一閘極導體層5a的第一N通道MOS電晶體的實質的汲極而發揮作用。結果，在串聯連接的具有第一閘極導體層5a的第一N通道MOS電晶體與具有第二閘極導體層5b的第二N通道MOS電晶體之間的通道區域7的第一交界區域電場成為最大，在此區域會產生衝擊游離化現象。由於從具有與字元線WL連接的第二閘極導體層5b的第二N通道MOS電晶體觀看時，此區域係源極側的區域，因此將此現象稱為源極側衝擊游離化現象。藉由此源極側衝擊游離化現象，電子係從與源極線SL連接的N⁺層3a流向與位元線BL連接的N⁺層3b。經加速的電子係衝撞晶格Si原子而藉由其運動能量產生電子、電洞對。所產生的電子的一部分係流向第一閘極導體層5a及第二閘極導體層5b，但大部分係流向與位元線BL連接的N⁺層3b。此外，“1”寫入中，亦可使用閘極引發汲極洩漏(GIDL：Gate Induced Drain Leakage)電流來產生電子、電洞對，並以所產生的電洞群充滿浮體FB內(參照例如非專利文獻7)。

再者，如圖3(b)所示，所產生的電洞群11為通道區域7的多數載子，將通道區域7充電成正偏壓。由於連接於源極線SL的N⁺層3a為0V，因此通道區域7會被充電至連接於源極線SL的N⁺層3a與通道區域7之間的PN接合的內建電壓Vb(約0.7V)。通道區域7被充電成正偏壓時，第一N通道MOS電晶體與第二N通道MOS電晶體的閾值電壓會因基板偏壓效應而變低。藉此，如圖3(c)所示，與字元線WL連接的第二N通道MOS電晶體的閾值電壓降低。此通道區域7的寫入狀態分配為邏輯記憶資料“1”。

另外，寫入動作時，亦可替代上述第一交界區域，於N⁺層3a與通道區域7之間的第二交界區域或N⁺層3b與通道區域7之間的第三交界區域，以衝擊游離化現象或GIDL電流產生電子、電洞對，並以所產生的電洞群11對通道區域7充電。另外，上述施加於位元線BL、源極線SL、字元線WL及板線PL的電壓條件為用於進行寫入動作的一例，亦可使用能夠進行寫入動作的其他動作條件。

使用圖4A及圖4B，來說明本發明的第一實施型態的動態快閃記憶單元的讀取動作。使用圖4A(a)至圖4A(c)，來說明動態快閃記憶單元的讀取動作。如圖4A(a)所示，通道區域7被充電至內建電壓(約0.7V)時，N通道MOS電晶體的閾值電壓因基板偏壓效應而降低。將此狀態分配為邏輯記憶資料“1”。如圖4A(b)所示，進行寫入動作之前所選擇的記憶方塊為預先抹除狀態“0”時，通道區域7的浮體電壓V_FB成為V_ERA+Vb。藉由寫入動作隨機地記憶寫入狀態“1”。結果，對於字元線WL作成邏輯“0”與邏輯“1”的邏輯記憶資料。如圖4A(c)所示，利用對於此字元線WL的二個閾值電壓的高低差，能夠以感測放大器進行讀取。

使用圖4B(a)至4B(c)，說明本發明的第一實施例的動態快閃記憶單元的讀取動作時的二個第一閘極導體層5a和第二閘極導體層5b的閘極電容的大小關係及其相關動作。連接於字元線WL的第二閘極導體層5b的閘極電容較佳地設計為小於連接於板線PL的第一閘極導體層5a的閘極電容。圖4B(a)係顯示動態快閃記憶體的一個單元的等效電路。再者，圖4B(b)係顯示動態快閃記憶體的耦合電容關係。在此，C_WL係第二閘極導體層5b的電容，C_PL係第一閘極導體層5a的電容，C_BL係成為汲極的N⁺層3b與通道區域7之間的PN接合的電容，C_SL係成為源極的N⁺層3a與通道區域7之間的PN接合的電容。如圖4B(c)所示，當字元線WL的電壓振盪時，該動作作為雜訊影響通道區域7。此時通道區域7的電位變動ΔV_FB係如下所示。

ΔV_FB=C_WL/(C_PL+C_WL+C_BL+C_SL)×V_ReadWL (1)

在此，V_ReadWL為字元線WL的讀取時的振盪電位。從式(1)可知，相較於通道區域7的總電容C_PL+C_WL+C_BL+C_SL，若使C_WL的貢獻率減小，則會使ΔV_FB變小。另外，上述施加於位元線BL、源極線SL、字元線WL及板線PL的電壓條件以及浮體的電位為用於進行讀取動作的一例，亦可使用能夠進行讀取動作的其他動作條件。

圖5係顯示第一實施例的動態快閃記憶裝置的構造圖。在此，以圖1說明的動態快閃記憶單元在俯視時形成為二列，且在垂直方向上為四段。(a)圖係以沿著A-A’線之水平面觀看(b)圖時之動態快閃記憶單元的俯視圖。再者，(b)圖係沿著(a)圖中之X-X’線的垂直剖面圖。再者，(c)圖係沿著(a)圖中之Y-Y’線的垂直剖面圖。在實際的動態快閃記憶體中，係將此等態動態快閃記憶單元以多段且多數配置成二維狀之方式形成。

如圖5所示，在基板20(申請專利範圍之「基板」的一例)和SiO₂層25上，以於垂直方向上彼此分離之方式，於第一列從下方起形成Si基體24aa (申請專利範圍之「第一半導體基體」的一例)、24ab(申請專利範圍之「第二半導體基體」的一例)、24ac、24ad，且於第二列從下方起形成Si基體24ba、24bb、24bc、24bd。再者，在Si基體24aa、24ab、24ac、24ad之各者的兩端形成有N⁺層30aa(申請專利範圍之「第一雜質區域」的一例)、30ab(申請專利範圍之「第三雜質區域」的一例)、30ac、30ad、30ba(申請專利範圍之「第二雜質區域」的一例)、30bb(申請專利範圍之「第四雜質區域」的一例)、30bc、30bd。再者，在Si基體24ba、24bb、24bc、24bd之各者的兩端形成有N⁺層30ca(未圖示)、30cb(未圖示)、30cc(未圖示)、30cd、30da(未圖示)、30db(未圖示)、30dc(未圖示)、30dd。再者，形成有支撐Si基體24aa至24bd和N⁺層30aa至30dd的間隔材料層26a、26b。再者，形成有HfO₂層27a及HfO₂層27b，該HfO₂層27a係包圍位在與第一列之Si基體24aa至24ad相連之N⁺層30aa至30ad和與第二列之Si基體24ba至24bd之N⁺層30ca至30cd側之Si基體24aa至24bd之單側部分，該HfO₂層27b係包圍另一側之Si基體24aa至24bd(HfO₂層27a、27b為申請專利範圍之「閘極絕緣層」的一例)。再者，包圍HfO₂層27a之TiN層33(申請專利範圍之「第一閘極導體層」與「第三閘極導體層」成為一體的一例)係在Si基體24aa至24bd間相連而形成。再者，形成包圍覆蓋Si基體24aa、24ba的HfO₂層27b且相連的TiN層34a(申請專利範圍之「第二閘極導體層」的一例)、包圍覆蓋Si基體24ab、24bb的HfO₂層27b且相連的TiN層34b(申請專利範圍之「第四閘極導體層」的一例)、包圍覆蓋Si基體24ac、24bc的HfO₂層27b且相連的TiN層34c、包圍覆蓋Si基體24ad、24bd的HfO₂層27b且接續的TiN層34d。再者，形成與N⁺層30aa至30ad、30ca至30cd相連的金屬電極層40。再者，形成與N⁺層30ba至3bd相連的金屬電極層41a、和與N⁺層30da至30dd相連的金屬電極層41b。再者，形成包圍N⁺層30aa至 30ad、30ca至30cd的SiO₂層37a、和包圍N⁺層30ba至30bd、30da至30dd的SiO₂層37b。再者，以覆蓋整體之方式形成有SiO₂層38。

在圖5中，金屬電極層40係連接於源極線SL。TiN層33係連接於板線PL。TiN層34a係連接於第一字元線WL1，TiN層34b係連接於第二字元線WL2，TiN層34c係連接於第三字元線WL3，TiN層34d係連接於第四字元線WL4。再者，金屬電極層41a係連接於第一位元線BL1，金屬電極層41b係連接於第二位元線BL2。藉此，在基板20上，形成由俯視中為二列、垂直方向上為四段的記憶單元所構成的動態快閃記憶體。

在圖5中，包圍Si基體24aa至24bd之整體而覆蓋HfO₂層(未圖示)。再者，包圍該HfO₂層而將整體以例如ALD(Atomic Layer Deposition：原子層堆積)法形成相同膜厚的TiN層(未圖示)。再者，藉由蝕刻將靠近N⁺層30ba至30bd、30da至30dd的HfO₂層及TiN層去除，藉此形成HfO₂層27b和TiN層34a至34d。如圖5(c)所示，相對於基板20在垂直方向上，藉由將包圍Si基體24aa至24bd間之HfO₂層27b間的距離L2設為比TiN層34a至34d之膜厚L1的2倍還要大，可以相對於基板20在垂直方向上使TiN層34a至34d分離地形成。再者，相對於基板20在水平方向上，藉由將包圍Si基體24aa至24bd間之HfO₂層27b間的距離L3設為比TiN層34a至34d之膜厚L1的2倍還要小，可以形成為相對於基板20在水平方向上使各TiN層34a至34d有相連的部分。

另外，雖然在圖5中分別形成HfO₂層27a、27b，但也可以如同圖1同時形成。

圖6係示意性地顯示圖5所示之記憶裝置的外觀。圖6所示之座標的X軸方向係對應圖5的X-X’方向，Y軸方向係對應圖5的Y-Y’方向，Z軸方向係對應垂直於基板20的方向。雖然在圖6中無法觀看到，但圖5所示之Si 基體24aa、24ab、24ac、24ad、24ba、24bb、24bc、24bd之各者係位於TiN層33和TiN層34a至34d中之所對應者的內部，且朝X軸方向延伸。圖5所示之連接於N⁺層30aa、30ab、30ac、30ad、30ca、30cb、30cc、30cd的金屬電極層40係與源極線SL相連。再者，圖5所示之包圍Si基體24aa、24ab、24ac、24ad、24ba、24bb、24bc、24bd且相連的TiN層33，係與板線PL相連。再者，包圍Si基體24aa、24ba且相連的TiN層34a係與第一字元線WL1相連，包圍Si基體24ab、24bb且相連的TiN層34b係與第二字元線WL2相連。再者，包圍Si基體24ac、24bc且相連的TiN層34c係與第三字元線WL3相連。再者，包圍Si基體24ad、24bd且相連的TiN層34d係與第四字元線WL4相連。再者，圖5中之與N⁺層30ba至30bd相連的金屬電極層41a係與第一位元線BL1相連。再者，與N⁺層30da至30dd相連的金屬電極層41b係與第二位元線BL2相連。如圖6所示，與字元線WL1至WL4相連的TiN層34a至34d係相對於基板20平行地延伸。再者，與位元線BL1、BL2相連的金屬電極層41a、41b係相對於基板20朝垂直方向延伸而形成。以Z-Y面觀看時，TiN層34a至34d和金屬電極層41a、41b係正交。

如圖6所示，TiN層34a至34d在俯視中沿Y方向延伸。再者，在記憶單元區域的外周部，TiN層34a至34d與字元線WL1至WL4相連。在這種情況下，在Y方向上，最下部的TiN層34a的終端係形成於TiN層34b的外側。再者，TiN層34b的終端係形成於TiN層34c的外側。再者，TiN層34c的終端係形成於TiN層34d的外側。再者，在俯視中，由TiN層34a、34b、34c、34d的終端部朝垂直方向延伸的字元線WL1至WL4係與金屬配線層相連。另外，TiN層34a至34d的各字元線WL1至WL4可以從TiN層34a至34d的兩端取出。

圖7係顯示在記憶單元區域的外周部的對TiN層34a至34d的各字元線WL1至WL4的取出。另外，在本圖式中，圖5(c)所示的Si基體24aa至24ad、24ba至24bd係圖示成位於記憶單元區域的終端部。Si基體45a(申請專利範圍之「第三半導體基體」的一例)形成為鄰接Si基體24aa、24ba，且與Si基體24aa、24ba同高。再者，Si基體45b(申請專利範圍之「第四半導體基體」的一例)形成為鄰接Si基體24ab、24bb，且與Si基體24ab、24bb同高。再者，Si基體45c形成為鄰接Si基體24ac、24bc，且與Si基體24ac、24bc同高。再者，Si基體45d形成為鄰接Si基體24ad、24bd，且與Si基體24ad、24bd同高。再者，如同Si基體24aa至24ad、24ba至24bd，HfO₂層27b係包圍Si基體45a至45d而形成。再者，包圍Si基體24aa和Si基體45a的HfO₂層27b的表面間距離係相同於包圍Si基體24aa和Si基體24ba的HfO₂層27b的表面間距離L3。由此，形成包圍Si基體24aa、Si基體24ba和Si基體45a且接續的TiN層34a。同樣地，使Si基體24ab和Si基體45b的水平方向的間隔、Si基體24ac和Si基體45c的水平方向的間隔及Si基體24ad和Si基體45d的水平方向的間隔，與Si基體24aa和Si基體45a的水平方向的間隔相同，藉此形成在Si基體24ab、24bb、45b間沿水平方向相連的TiN層34b、在Si基體24ac、24bc、45c間沿水平方向相連的TiN層34c、及在Si基體24ad、24bd、45d間沿水平方向相連的TiN層34d。

再者，如圖7所示，最下部的TiN層34a的終端形成為在水平方向上位於TiN層34b的外側。再者，TiN層34b的終端形成在TiN層34c的外側。再者，TiN層34c的終端形成在TiN層34d的外側。再者，在整個表面上形成絕緣層50。再者，於TiN層34a的終端部上的絕緣層50上形成接觸孔51a(申請專利範圍之「第一接觸孔」的一例)，於TiN層34b的終端部上的絕緣層50上形成接觸孔51b(申請專利範圍之「第二接觸孔」的一例)，於TiN層34c的 終端部上的絕緣層50上形成接觸孔51c，並於TiN層34d的終端部上的絕緣層50上形成接觸孔51d。再者，形成經由接觸孔51a而與TiN層34a相連且在絕緣層50上延伸的金屬配線層52a(申請專利範圍之「第一導體配線層」的一例)，經由接觸孔51b而與TiN層34b相連且在絕緣層50上延伸的金屬配線層52b(申請專利範圍之「第二導體配線層」的一例)，經由接觸孔51c而與TiN層34c相連且在絕緣層50上延伸的金屬配線層52c，及經由接觸孔51d而與TiN層34d相連且在絕緣層50上延伸的金屬配線層52d。金屬配線層52a、52b、52c、52d係分別連接於字元線WL1、WL2、WL3、WL4。

另外，與字元線WL1至WL4相連的TiN層34a至34d可以被分割成至少二個以上。在這種情況下，可以在板線PL的兩側設置分割TiN層34a至34d的TiN層作為閘極導體層。分割的TiN層以同步或不同步驅動。同樣地，與板線PL相連的TiN層33可以被分割成至少二個以上。分割的TiN層以同步或不同步驅動。

此外，TiN層33可以在與TiN層34a至34d相同的垂直方向上，在Si基體24aa至24ad、24ba至24bd間沿水平方向接續，且在垂直方向上分離。

本實施形態係提供以下特徵。

(特徵1)

本發明的實施型態的動態快閃記憶單元之板線PL在動態快閃記憶單元進行寫入、讀取動作之際，字元線WL的電壓會上下振盪。此時，板線PL係負擔減低字元線WL與通道區域7之間之電容耦合比的作用。結果，可顯著地抑制字元線WL之電壓上下振盪之際之通道區域7之電壓變化的影響。藉此，可將顯示邏輯“0”和邏輯“1”之臨限值電壓差增大。此將有助於達成動態快閃記憶單元之動作裕度的擴大。

(特徵2)

如使用圖5說明的，相對於基板20在垂直方向上，將包圍Si基體24aa至24bd間之HfO₂層27b間的距離L2設為比TiN層34a至34d之膜厚L1的2倍還要大，藉此可以在相對於基板20的垂直方向上使TiN層34a至34d分離地形成。再者，在相對於基板20的水平方向上，將包圍Si基體24aa至24bd間之HfO₂層27b間的距離L3設為比TiN層34a至34d之膜厚L1的2倍還要小，藉此可以相對於基板20在水平方向上使TiN層34a至34d相連地形成。此係例如藉由能夠以相同膜厚堆積的ALD法來形成TiN層34a至34d，而可以容易地形成沿水平方向相連且延伸，且於垂直方向上彼此分離之與字元線WL1至WL4相連的TiN層34a至34d。藉此，可實現製造方法的簡化。此外，形成Si基體45a，該Si基體45a的HfO₂層27b與記憶單元區域的周邊部的終端部的Si基體24aa的HfO₂層27b間隔開距離L3，並且同樣地，形成與Si基體24ab、24ac、24ad分別鄰接之Si基體45b、45c、45d。再者，如使用圖7說明的，從最上段的TiN層34d起下方的TiN層34c、34b、34a端及從最上段的Si基體45d起下方的Si基體45c、45b、45a端係依次向外側以階梯狀的方式延伸。再者，形成金屬配線層52a至52d，金屬配線層52a至52d係分別從TiN層34a至34d的終端部上，經由沿垂直方向向上部延伸的接觸孔51a至51d延伸至絕緣層50上。藉此，可以容易地進行與字元線WL1至WL4相連的TiN層34a至34d與金屬配線層52a至52d的連接。藉此，使製造更加容易。

(特徵3)

如圖6所說明的，藉由共有鄰接設置之動態快閃記憶體的源極線SL，可實現動態快閃記憶體的高集積化。此外，藉由共有鄰接設置之動態快閃記憶體的位元線BL，可增加與各位元線BL相連之字元線WL的數量，並且實現動態快閃記憶體的高集積化。

(第二實施型態)

圖8係示意性地顯示第二實施型態的記憶裝置的外觀。在圖5、圖6、圖7中，形成包圍Si基體24aa、24ab、24ac、24ad、24ba、24bb、24bc、24bd且相連之TiN層33。再者，TiN層33與共通的板線PL相連。相對於此，使TiN層33形成為包圍Si基體24aa、24ab、24ac、24ad、24ba、24bb、24bc、24bd，且在垂直方向上相互分離，往水平方向延伸，終端部成為與TiN層34a至34d相同的階梯狀的TiN層33a、33b、33c、33d。再者，與TiN層34a至34d同樣地，由TiN層33a、33b、33c、33d的終端部，TiN層33a與板線PL1相連，TiN層33b與板線PL2相連，TiN層33c與板線PL3相連，TiN層33d與板線PL4相連。藉此，可以提供能夠相互獨立地驅動板線PL1至PL4的動態快閃記憶體。

另外，可以將TiN層33a至33d在水平方向上分割成至少二個以上。分割的TiN層以同步或不同步驅動。此外，可以將TiN層34a至34d在水平方向上分割成至少二個以上。分割的TiN層以同步或不同步驅動。

(第三實施型態)

圖9係示意性地顯示第三實施型態的記憶裝置的外觀。在圖5、圖8中，與源極線SL相連的N⁺層30aa至30ad及與源極線SL相連的其他N⁺層(未圖示)係與一個金屬電極層40相連。相對於此，在本實施型態中，各段的與分離的源極線SL1、SL2、SL3、SL4相連的金屬電極層54a、54b、54c、54d係沿著和與板線PL1至PL4相連的TiN層33a至33d及與字元線WL1至WL4相連的TiN層34a至34d相同的方向並行而延伸。再者，在終端部，從形成為階梯狀的金屬電極層54a至54d取出源極線SL1至SL4配線電極。

另外，在圖9中，分離的TiN層33a至33d可以與圖6相同而由一個TiN層33形成。TiN層33a至33d可以在水平方向上分割成至少二個以上。分割的TiN層以同步或不同步驅動。此外，TiN層34a至34d可以在水平方向上分割成至少二個以上。分割的TiN層以同步或不同步驅動。

(其他實施型態)

另外，在第一實施型態中，閘極導體層5a、5b可以單層或組合複數層導體材料層來使用。此外，閘極導體層5a、5b的外側可以與例如W等配線金屬層相連。此態樣在本發明的其他實施型態中亦相同。

此外，在基板20上，圖6所示的二列四段的動態快閃記憶裝置二個可以配置成在X方向上共有與兩者的源極線SL相連的金屬電極層40。在這種情況下，以俯視(X-Y平面)觀看時，源極線SL係配置在中央，位元線BL1、BL2係配置在兩側。藉此，可實現動態快閃記憶體的高集積化。

此外，圖6所示的二列四段的動態快閃記憶裝置二個可以配置成在X方向上共有與兩者的位元線BL1、BL2相連的金屬電極層41a、41b。在這種情況下，以俯視(X-Y平面)觀看時，位元線BL1、BL2係配置在中央，源極線SL係配置在兩側。由此，相對於圖6中的與各位元線BL1、BL2相連的字元線WL1至WL4的數量為四個，藉由這種配置可以增加到八個。此外，可實現動態快閃記憶體的高積體化。另外，即使與二個以上的動態快閃記憶體相連，同樣也可實現高積體化。

此外，即使圖1中的第一閘極導體層5a包圍閘極絕緣層4的外周的一部分，也可進行動態快閃記憶體動作。

此外，即使是將N⁺層3a、3b、P層的Si基體2之各者的導電性反轉的構造中，也能夠執行動態快閃記憶體動作。在這種情況下，在N型Si基體2中，多數載子成為電子。因此，由衝擊游離化現象所產生的電子群儲存於通道區域7，而設定“1”狀態。

此外，通道區域7的雜質濃度在第一通道區域7a與第二通道區域7b可以不同。此外，在第一通道區域7a和第二通道區域7b可以使用不同的半導體材料。

此外，在圖1中，係將板線PL所連接之第一閘極導體層5a之中心軸方向之長度，設為比字元線WL所連接之第二閘極導體層5b之中心軸方向的長度更長，而設為C_PL>C_WL。然而，只要附加板線PL，字元線WL之相對於通道區域7之電容耦合的耦合比(C_WL/(C_PL+C_WL+C_BL+C_SL))就會變小。結果，浮體之通道區域7的電位變動ΔV_FB變小。

此外，第一實施型態的說明中的板線PL的電壓亦可無關於各動作模式，而施加例如2V的固定電壓。板線PL的電壓可以僅在抹除時施加例如0V。板線PL的電壓若為滿足能夠進行動態快閃記憶體動作之條件的電壓，亦可施加固定電壓或依時間變化的電壓。

此外，在第一實施型態中，第一通道區域7a、第二通道區域7b之垂直剖面的形狀雖然為圓形，但第一通道區域7a、第二通道區域7b之垂直剖面的形狀除了圓形之外，亦可如圖5所示為四角形、橢圓、朝一方方向延伸較長之形狀等。再者，在從動態快閃記憶單元區域分離而形成的邏輯電路區域中，亦可對應邏輯電路設計而在邏輯電路區域上混合地形成形狀不同的Si基體。此等各點在本發明的其他實施型態中亦相同。

此外，在第一實施型態的說明中，於抹除動作時將源極線SL設為負偏壓，而去除屬於浮體FB之通道區域7內的電洞群，但亦可替代源極線SL，而將位元線BL設為負偏壓，或者，亦可將源極線SL和位元線BL設為負偏壓而進行抹除動作。或者，亦可藉由其他電壓條件來進行抹除動作。此態樣在本發明的其他實施型態中亦相同。

此外，在圖1中，可以於N⁺層3a與第一通道區域7a之間具有N型或P型的雜質層。此外，可以於N⁺層3b與第二通道區域7b之間具有N型或P型的雜質層。此態樣在本發明的其他實施型態中亦相同。

此外，在圖1中，在第一通道區域7a、第二通道區域7b之受體雜質濃度可以不同。此態樣在本發明的其他實施型態中亦相同。

此外，第一實施型態中之N⁺層3a、3b亦可由含有施體雜質的其他半導體材料層來形成。此外，N⁺層3a、N⁺層3b亦可由不同的半導體材料層來形成。此態樣在本發明的其他實施型態中亦相同。

此外，圖1中的絕緣層6可以與Si基體2接觸，也可以與Si基體2分離。此態樣在本發明的其他實施型態中亦相同。

此外，在圖5中，TiN層33可以在水平方向上分割成複數個，且分割的各者以同步或不同步動作。再者，分割的各者可以設於TiN層34a至34d的兩側。此外，可使TiN層33於水平剖面中在Si基體24aa至24bd的兩側被分割。分割的TiN層的各者能夠以同步或不同步動作。同樣地，可以進一步將TiN層34a至34d在水平方向上分割成二個以上，且各者以同步或不同步動作。即使如此，亦能夠執行動態快閃記憶體動作。此態樣在本發明的其他實施型態中亦相同。

此外，本發明在不脫離本發明之廣義的精神與範圍下，可以進行各種實施型態及變更。再者，上述各實施型態係用以說明本發明的一實施例，而非用以限定本發明的範圍。上述實施例及變形例可任意組合。並且，即使視需要而將上述實施型態的構成要件的一部分除外，仍包含於本發明的技術思想的範圍內。

[產業利用性]

依據本發明之使用半導體元件的記憶裝置，可獲得高密度且高性能的動態快閃記憶體。

20:基板

24aa,24ab,24ac,24ad,24ba,24bb,24bc,24bd,45a,45b,45c,45d:Si基體

27b:HfO₂層

25,38:SiO₂層

34a,34b,34c,34d:TiN層

50:絕緣層

51a,51b,51c,51d:接觸孔

52a,52b,52c,52d:金屬配線層

WL,WL1,WL2,WL3,WL4:字元線

L1:膜厚

L2,L3:距離

Claims (13)

1. 一種使用半導體元件的記憶裝置，係具有：

   第一半導體基體，係相對於基板平行且沿水平方向延伸；

   第二半導體基體，係相對於前述第一半導體基體和前述基板於垂直上方分離，且在俯視中與前述第一半導體基體重疊；

   第一雜質區域與第二雜質區域，係分別與前述第一半導體基體的兩端相連；

   第三雜質區域與第四雜質區域，係分別與前述第二半導體基體的兩端相連；

   閘極絕緣層，係覆蓋前述第一半導體基體與前述第二半導體基體；

   第一閘極導體層與第二閘極導體層，係互相鄰接，且包圍覆蓋前述第一半導體基體的前述閘極絕緣層；

   第三閘極導體層與第四閘極導體層，係包圍覆蓋前述第二半導體基體的前述閘極絕緣層，且在俯視中，前述第三閘極導體層係與前述第一閘極導體層重疊，前述第四閘極導體層係與前述第二閘極導體層重疊；

   第三半導體基體，係與前述第一半導體基體在垂直方向上同高且在水平方向上鄰接，且前述第二閘極導體層在水平方向上延伸而包圍前述第三半導體基體，並且在俯視中，前述第三半導體基體係位於與連接前述第一雜質區域及前述第二雜質區域的方向正交的方向；

   第四半導體基體，係與前述第二半導體基體在垂直方向上同高且在水平方向上鄰接，且前述第四閘極導體層在水平方向上延伸而包圍前述第四半導體基體，並且在俯視中，前述第四半導體基體係位於與連接前述第三雜質區域及前述第四雜質區域的方向正交的方向，且前述第四半導體基體的水平方向的長度比前述第三半導體基體的水平方向的長度短；

   第一接觸孔，係位於前述第二閘極導體層的部分，該部分係包圍前述第三半導體基體的在俯視中從前述第四半導體基體向外側突出的部分；

   第二接觸孔，係位於包圍前述第四半導體基體的前述第四閘極導體層上；

   第一導體配線層，係經由前述第一接觸孔與前述第二閘極導體層相連；以及

   第二導體配線層，係經由前述第二接觸孔與前述第四閘極導體層相連。
2. 如請求項1所述之使用半導體元件的記憶裝置，其中，

   前述第二閘極導體層與前述第四閘極導體層的厚度相同；

   相對於前述基板，在垂直方向上，前述第二閘極導體層之厚度的二倍的第一長度係比覆蓋前述第一半導體基體和前述第二半導體基體之前述閘極絕緣層間的第二長度小，並且在水平方向上，前述第一長度係比屬於包圍相面對之前述第一半導體基體和前述第三半導體基體之前述閘極絕緣層間之距離的第三長度大。
3. 如請求項1所述之使用半導體元件的記憶裝置，其中，

   前述第一閘極導體層與前述第三閘極導體層的厚度相同；

   相對於前述基板，在垂直方向上，前述第一閘極導體層之厚度的二倍的第一長度係比覆蓋前述第一半導體基體和前述第二半導體基體之前述閘極絕緣層間的第二長度小，並且在水平方向上，前述第一長度係比屬於包圍相面對之前述第一半導體基體和前述第三半導體基體之前述閘極絕緣層間之距離的第三長度大。
4. 如請求項1所述之使用半導體元件的記憶裝置，其中，

   前述第一閘極導體層與前述第三閘極導體層係在垂直方向上相連。
5. 如請求項1所述之使用半導體元件的記憶裝置，其中，

   前述第一閘極導體層與前述第三閘極導體層係在垂直方向上分離；

   前述記憶裝置係具有：

   第五半導體基體，係與前述第一半導體基體在垂直方向上同高且在水平方向上鄰接，且前述第一閘極導體層在水平方向上延伸而包圍前述第五半導體基體；

   第六半導體基體，係與前述第三半導體基體在垂直方向上同高且在水平方向上鄰接，且前述第三閘極導體層在水平方向上延伸而包圍前述第六半導體基體，且前述第六半導體基體的水平方向的長度比前述第五半導體基體的水平方向的長度短；

   第三接觸孔，係位於前述第一閘極導體層的部分，該部分係包圍前述第五半導體基體的在俯視中從前述第六半導體基體向外側突出的部分；

   第四接觸孔，係位於包圍前述第六半導體基體的前述第三閘極導體層上；

   第三導體配線層，係經由前述第三接觸孔與前述第一閘極導體層相連；以及

   第四導體配線層，係經由前述第四接觸孔與前述第三閘極導體層相連。
6. 如請求項1所述之使用半導體元件的記憶裝置，其中，

   前述第一雜質區域與前述第三雜質區域電性連接；

   前述第二雜質區域與前述第四雜質區域電性連接。
7. 如請求項1所述之使用半導體元件的記憶裝置，其中，

   前述第一雜質區域與前述第三雜質區域電性分離；

   前述第二雜質區域與前述第四雜質區域電性連接。
8. 如請求項1所述之使用半導體元件的記憶裝置，其中，

   前述記憶裝置中係存在有：

   第一記憶單元，係由前述第一雜質區域、前述第二雜質區域、前述第一半導體基體、前述閘極絕緣層、前述第一閘極導體層及前述第二閘極導體層所構成；以及

   第二記憶單元，係具有與前述第一記憶單元相同的構造，且在連接前述第一雜質區域與前述第二雜質區域的方向鄰接前述第一雜質區域；

   前述第一雜質區域為與前述第二記憶單元的源極線相連的雜質區域；

   前述記憶裝置中還存在有第三記憶單元，係具有與前述第一記憶單元相同的構造，且在連接前述第一雜質區域與前述第二雜質區域的方向鄰接前述第二雜質區域；

   前述第二雜質區域為與前述第三記憶單元的位元線相連的雜質區域。
9. 如請求項1所述之使用半導體元件的記憶裝置，其中，

   前述記憶裝置係控制施加於前述第一至第四雜質層、前述第一至第四閘極導體層的電壓，而進行將藉由以流動於前述第一至第二半導體基體內之電流所致之衝擊游離化現象、或閘極引發汲極漏電流所產生之電子群和電洞群中之多數載子的前述電子群或前述電洞群予以保持於前述第一至第二半導體基體或予以去除的記憶體寫入動作及記憶體抹除動作。
10. 如請求項1所述之使用半導體元件的記憶裝置，其中，

    前述第一閘極導體層及前述第三閘極導體層係在俯視中以相同形狀在水平方向上分割成複數個，且各者同步或不同步驅動。
11. 如請求項1所述之使用半導體元件的記憶裝置，其中，

    前述第二閘極導體層及前述第四閘極導體層係在俯視中以相同形狀在水平方向上分割成複數個，且各者同步或不同步驅動。
12. 如請求項1所述之使用半導體元件的記憶裝置，其中，

    前述第一閘極導體層及前述第三閘極導體層係分割於前述第一半導體基體的兩側面，且各者同步或不同步驅動。
13. 如請求項1所述之使用半導體元件的記憶裝置，其中，

    前述第二閘極導體層及前述第四閘極導體層係分割於前述第一半導體基體的兩側面，且各者同步或不同步驅動。

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