TW202343699A - 電子模組 - Google Patents

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TW202343699A
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佐治真理
山根毅
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日商村田製作所股份有限公司
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Abstract

本發明提供可謀求降低製造成本的電子模組。 具有積層了配線層、元件形成層、以及第1絕緣層之構造的半導體元件，以使配線層對向於模組基板的姿勢構裝於模組基板的第1面。於模組基板的第1面構裝有電子零件。於模組基板的第1面之上配置有樹脂層。於樹脂層設有第1凹部及第2凹部，於第1凹部收容半導體元件，於第2凹部收容電子零件。以第1面作為高度的基準時，樹脂層的上表面，在半導體元件及電子零件的周圍，包含有半導體元件的上表面及電子零件的上表面的高度以上的區域。

Description

電子模組
本發明係關於電子模組。
使用SOI(Silicon on Insulator：矽在絕緣體上)基板以提升半導體元件的特性的半導體裝置為公知技術（專利文獻1）。於專利文獻1所公開的通訊模組中，在將半導體元件構裝於模組基板，且以密封樹脂密封後，對密封樹脂進行研削至半導體元件的背面。之後，將半導體元件的矽支承基板以蝕刻的方式去除，使SOI基板的埋入絕緣層露出。藉由去除矽支承基板，能夠抑制起因於矽支承基板所具有的電阻成分、及經由矽支承基板的寄生電容成分所導致的特性之劣化。 [現有技術文獻] [專利文獻]
[專利文獻1]國際公開第2019/163580號
[發明所欲解決之問題]
習知的半導體裝置中，對一種類的半導體元件必須進行利用密封樹脂的密封、密封樹脂的研削、以及矽支承基板的蝕刻去除。因此，難以謀求製造成本的降低。本發明之目的，即在提供一種能夠謀求製造成本的降低之電子模組。 [解決問題之手段]
根據本發明之一觀點，提供一種電子模組，具備： 模組基板； 半導體元件，其積層有配線層、元件形成層、以及第1絕緣層，且以使上述配線層對向於上述模組基板的姿勢構裝於上述模組基板的第1面； 電子零件，構裝於上述模組基板的上述第1面；以及 樹脂層，配置於上述模組基板的上述第1面之上； 於上述樹脂層設有第1凹部及第2凹部，於上述第1凹部收容上述半導體元件，於上述第2凹部收容上述電子零件； 以上述第1面作為高度的基準時， 上述樹脂層的上表面，在上述半導體元件及上述電子零件的周圍，包含有上述半導體元件的上表面及上述電子零件的上表面的高度以上的區域。 [發明效果]
透過在共通的模組基板構裝半導體元件、以及半導體元件以外的電子零件，比起將半導體元件及電子零件分開構裝的構成，能夠謀求製造成本的降低。
[第1實施例] 以下參照圖1A至圖4D的圖式說明第1實施例之電子模組。
圖1A為第1實施例之電子模組的俯視圖，圖1B為圖1A中一點鏈線1B-1B的剖面圖。在模組基板20的一側的面即第1面21構裝有半導體元件30及電子零件40。進一步地，在模組基板20的第1面21配置有用以與外部的電路連接的複數個外部連接端子61。將第1面21所面向的方向定義為上方。各個外部連接端子61包含豎立於模組基板20的連接盤（land）22之上的導體柱62、與覆蓋其上表面（與第1面21面向相同方向的面）的導體層63。
半導體元件30包含從上方朝向下方積層第1絕緣層33、元件形成層32、以及配線層31的積層構造，以及從配線層31突出的複數個凸塊34。半導體元件30藉由將複數個凸塊34連接至模組基板20的連接盤22，而構裝至模組基板20。於元件形成層32，形成有電晶體等複數個主動元件、電阻及電容等複數個被動元件。藉由這些複數個主動元件及被動元件、與配線層31內的複數個配線，構成積體電路。該積體電路例如是放大高頻訊號的低雜訊放大器、從就每個頻帶設置的複數個濾波器中選擇一個濾波器的頻帶選擇切換器、從複數個天線中選擇一個天線的天線選擇切換器等。
第1絕緣層33從元件形成層32觀察時位於與配線層31為相反側的位置。第1絕緣層33以元件形成層32的構成元素（例如矽）的氧化物（例如氧化矽）形成。
接著，參照圖2A至圖3的圖式，說明電子零件40的構成。 圖2A為搭載於第1實施例之電子模組的電子零件40之概略剖面圖。在圖2A中，是將圖1B中所示的電子零件40上下反轉地表示。於由LiTaO 3等壓電材料構成的壓電層41的一面配置有IDT(Interdigital Transducer, 交叉指型換能器)電極43、反射器44、配線45，於另一面配置有第2絕緣層42。亦即，在將圖1B的從模組基板20朝向電子零件40的方向定義為上方向時，電子零件40於最上層（於圖2A中位在最下側）包含第2絕緣層42。第2絕緣層42使用例如氧化矽、玻璃、氮氧化矽、氧化鉭、或是以在氧化矽中添加了氟或碳、抑或是硼的化合物作為主成分的材料等。另外，第2絕緣層42可為單一一層，亦可為由不同的絕緣材料構成的複數層。
在壓電層41的配置有IDT電極43之面的周緣部，配置有由絕緣材料構成的間隔層49。間隔層49於俯視時將配置有IDT電極43的區域無縫地包圍。從壓電層41隔開間隔地配置有覆蓋構件48，覆蓋構件48由間隔層49支承。藉由壓電層41、間隔層49、以及覆蓋構件48來形成封閉的空洞70。
於覆蓋構件48及間隔層49，設有在厚度方向上貫通的複數個開口。在這些開口內，分別填充有貫通電極46。貫通電極46經由配線45連接至IDT電極43。在貫通電極46的覆蓋構件48側的端面，配置有焊接凸塊47。藉由將焊接凸塊47連接至模組基板20的連接盤22（圖1B），而將電子零件40構裝至模組基板20。
將壓電層41的厚度標記為t22，並將第2絕緣層42的厚度標記為t23。將IDT電極43的厚度標記為t21，並將IDT電極43的各個電極指的寬度標記為W，將電極指的週期標記為P。當對IDT電極43供給高頻訊號時，於壓電層41被激振表面聲波（Surface Acoustic Wave）。表面聲波的波長λ與IDT電極43的電極指的週期P相等。作為一例，IDT電極43的電極指的對數約為200對左右。IDT電極43的各個電極指的寬度W為週期P的四分之一，IDT電極43的厚度t21為週期P的10％左右。壓電層41的厚度t22及第2絕緣層42的厚度t23為被激振的表面聲波的波長λ（亦即週期P）的20％以上30％以下。
圖2B為IDT電極43及一對反射器44的圖案之一例的俯視圖。IDT電極43以相互咬合的一對梳齒型電極所構成。一對反射器44分別相對於IDT電極43配置在IDT電極43的電極指的排列方向的兩側。IDT電極43及反射器44由積層有複數個金屬層的積層金屬膜、或是單層的金屬膜所構成。
藉由對IDT電極43供給的高頻訊號而被激振出的表面聲波，沿著複數個電極指的排列方向傳遞，在反射器44被反射。藉由一個IDT電極43及一對反射器44，構成一埠型的彈性波共振子。
圖3為圖2A中一點鏈線3-3的概略剖面圖。於圖3中，以長方形表示配置有一個IDT電極43及與其對應的一對反射器44的區域，並將配線45以折線示意性地表示。在比壓電層41的外周線略為內側的位置配置有環狀的間隔層49。
於以間隔層49所包圍的區域，配置有複數個IDT電極43。於每個IDT電極43配置有一對反射器44。以於俯視時被間隔層49包含的方式配置有複數個貫通電極46。貫通電極46經由配線45連接至IDT電極43。藉由複數個IDT電極43構成梯狀濾波器、縱向耦合濾波器、格子型濾波器、橫向濾波器等。另外，複數個IDT電極43彼此之間也藉由其他配線（未圖示）連接。
如圖1B所示，在模組基板20的第1面21之上配置有樹脂層60。在樹脂層60，設有從樹脂層60的上表面朝向模組基板20的第1凹部81以及第2凹部82。在第1凹部81內收容半導體元件30，在第2凹部82內收容電子零件40。半導體元件30的側面在周方向的全範圍中接觸於第1凹部81的側面，電子零件40的側面在周方向的全範圍中接觸於第2凹部82的側面。另外，亦可半導體元件30的側面的、僅高度方向的一部分，在周方向的全範圍或一部分範圍中接觸於第1凹部81的側面。此外，亦可電子零件40的側面的、僅高度方向的一部分，在周方向的全範圍或一部分範圍中接觸於第2凹部82的側面。
複數個導體柱62之各者，配置於將樹脂層60於厚度方向貫通的貫通孔內。導體柱62的側面接觸於樹脂層60。亦即，樹脂層60配置於半導體元件30、電子零件40以及複數個導體柱62的各者的周圍，將半導體元件30、電子零件40以及複數個導體柱62的各者無縫地包圍。
進一步地，在半導體元件30的配線層31與模組基板20之間、以及電子零件40的覆蓋構件48與模組基板20之間的空間，也填充有樹脂層60。在電子零件40的覆蓋構件48與壓電層41之間的空洞70，並未填充樹脂層60。
樹脂層60使用例如相對介電係數為4以下的低介電係數材料。例如樹脂層60使用熱固性的環氧樹脂等。
以第1面21作為高度的基準時，樹脂層60的上表面，在半導體元件30及電子零件40的各者的周圍，包含比半導體元件30及電子零件40的上表面的高度高的區域。於本說明書中，「A的上表面，在B的周圍，包含比B的上表面高的區域」係指，A的上表面，於俯視時在B的外側，包含比B的上表面高的區域。另外，較佳構成為樹脂層60的上表面中，比半導體元件30及電子零件40的上表面的高度高的區域，配置成包圍半導體元件30及電子零件40。進一步地，更佳構成為樹脂層60的上表面中，比半導體元件30及電子零件40的上表面的高度高的區域，配置成各別包圍半導體元件30及電子零件40。
於本說明書中，除非另有說明，否則「高度」係指以第1面21作為高度的基準時的高度。另外，於圖1B中，半導體元件30的上表面為第1絕緣層33的與元件形成層32側為相反側的面，電子零件40的上表面為第2絕緣層42的與壓電層41側為相反側的面。在第1絕緣層33具有由複數個絕緣層構成的積層構造的情形下，構成第1絕緣層33的複數個絕緣層中，最遠離元件形成層32的絕緣層的與元件形成層32側為相反側的面，係半導體元件30的上表面。同樣地，在第2絕緣層42具有由複數個絕緣層構成的積層構造的情形下，構成第2絕緣層42的複數個絕緣層中，最遠離壓電層41的絕緣層的與壓電層41側為相反側的面，係電子零件40的上表面。
於俯視時，在與半導體元件30及電子零件40重疊的區域，於比半導體元件30及電子零件40的上表面高的位置並未配置樹脂層60。亦即，半導體元件30的第1絕緣層33的上表面及電子零件40的第2絕緣層42的上表面露出。於俯視時，沿著半導體元件30的邊緣及電子零件40的邊緣分別形成有樹脂層60的第1階差67及第2階差68。
接著，參照圖4A至圖4D的圖式，說明第1實施例的電子模組的製造方法。圖4A至圖4D的圖式為第1實施例之電子模組的製造中途階段的剖面圖。
在將半導體元件30及電子零件40構裝於模組基板20之前的階段，如圖4A所示，由矽構成的暫時的支承基板35支承半導體元件30，由矽構成的暫時的支承基板50支承電子零件40。具體而言，半導體元件30的第1絕緣層33接合於暫時的支承基板35，電子零件40的第2絕緣層42接合於暫時的支承基板50。
作為元件形成層32、第1絕緣層33、以及暫時的支承基板35，可使用SOI基板。第1絕緣層33相當於SOI基板的埋入氧化物層(BOX層)。於元件形成層32形成有複數個電晶體，於配線層31形成有複數層的配線。
在模組基板20的第1面21的複數個連接盤22之上，分別形成導體柱62。導體柱62，例如可在應配置導體柱62的位置形成具有開口的光阻光罩，並在該開口內藉由印刷或鍍敷來填充銅(Cu)而藉此形成。形成導體柱62之後，去除光阻光罩。接著，將接合了暫時的支承基板35之狀態的半導體元件30，以及接合了暫時的支承基板50之狀態的電子零件40，構裝於模組基板20。
如圖4B所示，在模組基板20之上形成樹脂層60。樹脂層60的形成，例如可適用轉注成形法(Transfer Molding)。藉此，半導體元件30、電子零件40、暫時的支承基板35、50、以及複數個導體柱62，以樹脂層60密封。在電子零件40的壓電層41與覆蓋構件48之間的空洞70中，樹脂並未進入。
接著，如圖4C所示，對樹脂層60進行研削或研磨使暫時的支承基板35、50、以及導體柱62露出。樹脂層60的研削，例如可使用具備磨石的研磨機。樹脂層60的研磨，例如可使用化學機械研磨（Chemical-Mechanical Polishing, CMP）。研削或研磨前的暫時的支承基板35、50、以及複數個導體柱62的上表面的高度不相同。因此，該研削或研磨進行到露出暫時的支承基板35、50、以及複數個導體柱62中高度最低的部分。暫時的支承基板35、50、以及複數個導體柱62中在研削或研磨結束之前露出的部分，與樹脂層60一起被研削或研磨。
接著，如圖4D所示，在導體柱62之露出的上表面藉由鍍敷法形成導體層63。在鍍敷導體層63的步驟中，為了不在暫時的支承基板35、50的表面鍍敷金屬，而以光阻光罩覆蓋暫時的支承基板35、50的表面。導體層63，例如藉由將鎳(Ni)與金(Au)以此順序進行鍍敷而形成。鍍敷之後，將覆蓋暫時的支承基板35、50的表面的光阻光罩去除。
接著，以暫時的支承基板35、50比樹脂層60、半導體元件30的第1絕緣層33、以及電子零件40的第2絕緣層42更容易被蝕刻的條件，將暫時的支承基板35、50蝕刻去除。藉此，如圖1B所示，半導體元件30的第1絕緣層33以及電子零件40的第2絕緣層42露出。在暫時的支承基板35、50的蝕刻中，為了使對第1絕緣層33以及第2絕緣層42的傷害變小，較佳為使用濕式蝕刻。作為蝕刻液，例如可使用四甲基氫氧化銨水溶液。
接著，說明第1實施例的優異效果。 於電子零件40的壓電層41被激振出的表面聲波，沿著壓電層41的表面傳遞，但彈性能量的一部分也於第2絕緣層42傳遞。壓電層41的彈性係數具有負的溫度特性，而第2絕緣層42的彈性係數具有正的溫度特性。因此，第2絕緣層42作為補償壓電層41的彈性係數之溫度特性的溫度特性補償層而發揮功能。藉由將第2絕緣層42配置為與壓電層41相接，能改善彈性波共振子的共振頻率的溫度特性、或彈性波濾波器的通過頻帶（Pass band）或是遮斷頻帶（Stop band）的溫度特性。
此外，IDT電極43（圖2A）配置於壓電層41、間隔層49、以及覆蓋構件48所包圍的空洞70內。因此，即便將電子零件40以樹脂層60密封，壓電層41的傳遞表面波的面也不接觸樹脂層60。藉此，將電子零件40以樹脂層60密封後，電子零件40的作為目標的特性也被維持。
在半導體元件30接合有由矽構成的暫時的支承基板35的狀態下，由於暫時的支承基板35所具有的導電性及介電性，而有半導體元件30的諧波失真特性成為問題的情況。同樣地，亦在電子零件40中，於密接有暫時的支承基板50（圖4A）的狀態下，由於暫時的支承基板50所具有的導電性及介電性，而有諧波失真變大的情況。在第1實施例中，由於暫時的支承基板35及50被去除，半導體元件30及電子零件40的諧波失真特性被改善。進一步地，由於第2絕緣層42（圖1B）露出於大氣，因此可獲得如下之優異效果，即，於壓電層41內被激振出的表面聲波的能量，被限制於壓電層41及第2絕緣層42內。
進一步地，在第1實施例中，將半導體元件30及電子零件40構裝於共通的模組基板20的共通的第1面21，將半導體元件30的暫時的支承基板35及電子零件40的暫時的支承基板50（圖4D）同時蝕刻去除。因此，比起分開地進行去除半導體元件30的暫時的支承基板35的步驟與去除電子零件40的暫時的支承基板50的步驟的方法相比，可謀求製造成本的削減。
接著，說明第1實施例的變形例。 在第1實施例中，於模組基板20各構裝一個半導體元件30及一個電子零件40，但亦可構裝複數個半導體元件30及電子零件40的至少一方。例如，在電子模組處理複數個頻帶的高頻訊號的情形，亦可將於複數個頻帶的各者具有最適當的濾波特性的複數個電子零件40構裝於模組基板20。
接著，參照圖5A至圖6C的圖式，說明第1實施例的各種變形例。於第1實施例中，作為電子零件40，採用了利用表面聲波的共振器或是濾波器，但亦可採用其他構成的彈性波共振器或是彈性波濾波器。圖5A至圖6C的圖式為構裝於第1實施例之變形例的電子模組之電子零件40的剖面圖。
圖5A所示的變形例中，於壓電層41的兩面，以俯視時相互重疊的方式分別配置有平板狀的電極43A及43B。一方的電極43A配置於壓電層41與覆蓋構件48之間的空洞70內，另一方的電極43B配置於壓電層41與第2絕緣層42之間。本變形例中的電子零件40，構成利用體波(Bulk Waves)的彈性波共振器。另外，圖5A所示的變形例的電子零件40，如圖1B、圖7、圖8、圖9、圖10、圖11、圖14等所示，係以於第2絕緣層42與大氣接觸的態樣構裝於模組基板20。
圖5B所示的變形例中，與圖5A所示的變形例同樣地，在壓電層41的兩面，以俯視時相互重疊的方式分別配置有平板狀的電極43A及43B。於平板狀的電極43B積層有聲反射膜42A。聲反射膜42A具有由聲阻抗相對較小的材料構成的第2絕緣層42（低聲阻抗層）、與由聲阻抗相對較高的材料構成的高聲阻抗層42B交互配置而成的構造。於自壓電層41觀察為最遠的位置，配置有第2絕緣層42。第2絕緣層42使用氧化矽、氮化矽等材料。於高聲阻抗層42B則使用W、Mo等金屬材料。作為低聲阻抗層而作用的第2絕緣層42以及高聲阻抗層42B，只要分別配置一層以上即可。
於圖6A所示的變形例中，藉由形成在壓電層41表面的IDT電極43，於壓電層41內產生板波(Plate Waves)。壓電層41的壓電材料、結晶軸方向，被最佳化於板波的激振。進一步地，壓電層41的厚度t22、第2絕緣層42的厚度t23、IDT電極43的厚度t21、IDT電極43的電極指的週期P，亦被最佳化於板波的激振。作為壓電層41的材料可例舉LiTaO 3、LiNbO 3等的壓電單結晶、壓電陶瓷等。作為第2絕緣層42的材料可例舉氧化矽、氮化矽、氮化鋁、五氧化二鉭等。另外，圖6A所示的變形例的電子零件40，如圖1B、圖7、圖8、圖9、圖10、圖11、圖14等所示，以於第2絕緣層42與大氣接觸的態樣構裝於模組基板20。
圖6B所示的變形例中，在壓電層41的一面配置有IDT電極43，在另一面接合有聲反射膜42A。聲反射膜42A具有與圖5B所示的聲反射膜42A相同的積層構造。作為一例，作為低聲阻抗層而作用的第2絕緣層42以氧化矽形成，高聲阻抗層42B以氮化鋁形成。藉由供給至IDT電極43的高頻訊號而於壓電層41激振板波。自壓電層41傳遞至聲反射膜42A的板波，在第2絕緣層42的下方表面被反射。
圖6C所示的變形例中，IDT電極43的電極指的週期P，比圖6A所示的變形例中的IDT電極43的電極指的週期P短。進一步地，IDT電極43的電極指的各自的寬度W，比電極指的週期P的四分之一窄。
如圖2A所示的第1實施例、或圖5A至圖6C的圖式所示的第1實施例的各種變形例，作為電子零件40，可採用使用了表面聲波、體波、板波、或是其他的彈性波的彈性波共振器或是彈性波濾波器。壓電層41的壓電材料、結晶軸方向、厚度t22、第2絕緣層42的厚度t23，可根據激振的彈性波的種類、彈性波的波長等而進行最佳化。
[第2實施例] 接著，參照圖7說明第2實施例的電子模組。以下，省略與參照圖1A至圖4D的圖式所說明的第1實施例的電子模組共通的構成。
圖7為第2實施例之電子模組之剖面圖。於第1實施例（圖1B）中，並未提及半導體元件30的第1絕緣層33的厚度t13（圖7）以及電子零件40的第2絕緣層42的厚度t23（圖2）的大小關係。於第2實施例之電子模組中，電子零件40的第2絕緣層42的厚度t23，比半導體元件30的第1絕緣層33的厚度t13厚。另外，在第1絕緣層33的厚度及第2絕緣層42的厚度的各者存在有面內方向的偏差的情形時，只要作為厚度t13採用第1絕緣層33的最厚部位的厚度，作為厚度t23採用第2絕緣層42的最厚部位的厚度即可。
接著，說明第2實施例的優異效果。 具備彈性波共振器或彈性波濾波器之功能的電子零件40的第2絕緣層42，具有改善共振頻率的溫度相依特性的功能。當在從圖4D所示的狀態蝕刻暫時的支承基板35、50的步驟中進行至露出半導體元件30之第1絕緣層33時，有電子零件40的第2絕緣層42的一部分被蝕刻去除而變薄的情況。若第2絕緣層42太薄，則將無法獲得改善共振頻率的溫度相依特性的效果。
在蝕刻去除暫時的支承基板35、50且露出第1絕緣層33及第2絕緣層42之後，通常會進行既定時間的過蝕刻（over etching）。藉由採用第2絕緣層42的厚度t23比第1絕緣層33的厚度t13厚的構成以確保充分的蝕刻餘裕，能夠在過蝕刻時避免第2絕緣層42因為過度地被蝕刻而變得太薄。因此，能夠抑制第2絕緣層42因為變太薄而造成的共振頻率之溫度特性的下降。
此外，如參照圖4A所說明的，作為半導體元件30的第1絕緣層33係使用SOI基板的BOX層。一般而言，BOX層是藉由將矽基板的表層部進行熱氧化而形成。相對於此，為了獲得所需的厚度，電子零件40的第2絕緣層42是利用濺鍍等來形成。以濺鍍方式形成的氧化矽膜的膜質，比利用熱氧化形成的氧化矽膜的膜質差。因此，在蝕刻去除暫時的支承基板35、50（圖4C）的蝕刻條件下的第2絕緣層42的蝕刻耐性，比第1絕緣層33的蝕刻耐性低。
藉由設為在暫時的支承基板35、50的蝕刻之後，第2絕緣層42的厚度t23比第1絕緣層33的厚度t13厚的構成，即便在第2絕緣層42的蝕刻耐性低的狀況下，也能抑制由於第2絕緣層42的過度蝕刻所導致的良率的下降。
[第3實施例] 接著，參照圖8說明第3實施例的電子模組。以下，省略與參照圖7所說明的第2實施例的電子模組共通的構成。
圖8為第3實施例之電子模組之剖面圖。第2實施例（圖7）中，電子零件40的第2絕緣層42的厚度t23比半導體元件30的第1絕緣層33的厚度t13厚。相對於此，於第3實施例中，半導體元件30的第1絕緣層33的厚度t13比電子零件40的第2絕緣層42的厚度t23厚。另外，在第1絕緣層33的厚度及第2絕緣層42的厚度的各者存在有面內方向的偏差的情形時，只要作為厚度t13採用第1絕緣層33的最厚部位的厚度，作為厚度t23採用第2絕緣層42的最厚部位的厚度即可。
接著，說明第3實施例的優異效果。 於電子零件40中，為了改善彈性波共振子的共振頻率之溫度相依特性，較佳為高精度地控制第2絕緣層42的厚度t23。相對於此，半導體元件30的第1絕緣層33的厚度t13對半導體元件30的特性幾乎不造成影響。因此，沒有必要提高第1絕緣層33的厚度t13的控制的精度。
為了高精度地控制第2絕緣層42的厚度t23，於去除暫時的支承基板35、50（圖3D）的蝕刻步驟中，較佳為以完全去除暫時的支承基板50而第2絕緣層42露出時的時點為基準來設定過蝕刻量。但是，在過蝕刻後，並不希望在第1絕緣層33之上殘存有暫時的支承基板35的一部分。
當將第1絕緣層33的厚度t13設為比第2絕緣層42的厚度t23厚時，則可以第2絕緣層42露出時的時點為基準來設定過蝕刻量。藉此，能夠提高電子零件40的第2絕緣層42的厚度t23的控制性，並且抑制半導體元件30的第1絕緣層33之上的暫時的支承基板35的蝕刻殘留物的產生。
[第4實施例] 接著，參照圖9說明第4實施例的電子模組。以下，省略與參照圖1A至圖4D的圖式所說明的第1實施例的電子模組共通的構成。
圖9為第4實施例之電子模組之剖面圖。第1實施例（圖1B）中，並未提及第1階差67的深度與第2階差68的深度之間的大小關係。於第4實施例的電子模組中，第2階差68的深度d2比第1階差67的深度d1深。例如，於圖9所示的實施例中，藉由將用於將電子零件40構裝於模組基板20的凸塊的高度，設為比用於將半導體元件30構裝於模組基板20的凸塊的高度低，而使第2階差68的深度d2比第1階差67的深度d1淺。在第1階差67及第2階差68的各別的深度存在有周方向的偏差的情形時，只要作為深度d1採用第1階差67的最深部位的深度，作為深度d2採用第2階差68的最深部位的深度即可。
接著，說明第4實施例的優異效果。 若在電子零件40的第2絕緣層42的露出的表面接觸其他構件或異物，則接觸的異物等會對於壓電層41激振出的彈性波的傳遞造成影響。其結果，電子零件40的頻率特性會出現變動。若將第2階差68的深度d2設為比第1階差67的深度d1深，則於第2絕緣層42將不易接觸異物等。藉此，能夠抑制電子零件40的頻率特性的變動。另外，即便於半導體元件30的第1絕緣層33接觸異物等，半導體元件30的特性也不受影響。
[第5實施例] 接著，參照圖10說明第5實施例的電子模組。以下，省略與參照圖9所說明的第4實施例的電子模組共通的構成。
圖10為第5實施例之電子模組之剖面圖。於第5實施例中，沿著電子零件40的邊緣的第2階差68的深度d2，比沿著半導體元件30的邊緣的第1階差67的深度d1淺。將以模組基板20的第1面21作為高度的基準時的至第1絕緣層33的上表面為止的高度標記為h1，將至第2絕緣層42的上表面為止的高度標記為h2，將至樹脂層60的上表面為止的高度標記為h3。換言之，於第5實施例中，高度h2相對於高度h3的比，大於高度h1相對於高度h3的比。
接著，說明第5實施例的優異效果。 若樹脂層60熱膨脹，則半導體元件30及電子零件40將受到樹脂層60的影響而變形。若高度h2相對於高度h3的比，大於高度h1相對於高度h3的比，則在樹脂層60熱膨脹時，半導體元件30與電子零件40之間的樹脂層60，主要往半導體元件30側進行位移。因此，電子零件40的變形受到抑制。由於電子零件40的變形受到抑制，因此能夠抑制起因於電子零件40的變形的共振頻率的變動。
[第6實施例] 接著，參照圖11說明第6實施例的電子模組。以下，省略與參照圖1A至圖4D的圖式所說明的第1實施例的電子模組共通的構成。
圖11為第6實施例之電子模組之剖面圖。於第1實施例（圖1A）中，外部連接端子61露出於樹脂層60的上表面。相對於此，於第6實施例中，複數個外部連接端子23設置於模組基板20的與第1面21為相反側的面。複數個外部連接端子23，分別經由模組基板20內的配線構造（未圖示）而連接至半導體元件30及電子零件40。
於第1實施例（圖1A）中，電子零件40的第2絕緣層42露出於外部空間。相對於此，於第6實施例中，安裝有於俯視時包含電子零件40的蓋65。蓋65黏接於樹脂層60的頂面，於電子零件40的第2絕緣層42與蓋65之間形成有封閉的空洞71。作為蓋65，例如可使用膠帶、熱接合膜等。
接著，說明第6實施例的優異效果。 於第6實施例中，由於從電子零件40的第2絕緣層42隔著空洞71配置有蓋65，因此第2絕緣層42將難以與其他構件或異物接觸。因此，能夠抑制第2絕緣層42與異物等接觸而導致的電子零件40的頻率特性的變動。
接著，參照圖12說明第6實施例的變形例之電子模組。圖12為第6實施例之變形例的電子模組之剖面圖。
於第6實施例（圖11）中，蓋65是配置為於俯視時包含電子零件40，且半導體元件30並不與蓋65重疊。相對於此，於圖12所示的變形例中，半導體元件30也於俯視時被蓋65所包含，且第1絕緣層33與蓋65之間形成有封閉的空洞72。蓋65於俯視時從與半導體元件30重疊的區域連續至與電子零件40重疊的區域。
於本變形例中，與第6實施例同樣地，能夠抑制電子零件40的頻率特性的變動。此外，即便於半導體元件30與電子零件40接近地配置的情形，由於無須使蓋65的邊緣對準於半導體元件30與電子零件40之間，因此蓋65的安裝作業變容易。
[第7實施例] 接著，參照圖13說明第7實施例的電子模組。以下，省略與參照圖1A至圖4D的圖式所說明的第1實施例的電子模組共通的構成。
圖13為第7實施例之電子模組之剖面圖。於第1實施例（圖1B）中，於俯視時沿著電子零件40的邊緣形成樹脂層60的第2階差68。相對於此，於第7實施例中，電子零件40周圍的樹脂層60的上表面的高度，與電子零件40的第2絕緣層42的上表面的高度相等。例如，樹脂層60的上表面，於電子零件40的周圍，包含高度與電子零件40的上表面相等的區域。另外，因為製造過程中的偏差等，亦有電子零件40的上表面與其周圍的樹脂層60的上表面未必完全成為同一平面，而在兩者的邊界形成微小的階差的情形。「兩個面的高度相同」之構成，包含具有因製造過程中的偏差而可能產生的一定程度的高度差的構成。例如，在對兩個面的邊界產生的階差，以探針式表面粗糙度量測儀測定時的階差高度的絕對值為10μm以下的情形時，可謂兩個面的高度相等。半導體元件30的第1絕緣層33的上表面的高度，比樹脂層60的上表面高度低，形成第1階差67。
在對圖4B所示的樹脂層60進行研削或研磨之前的狀態下，第2絕緣層42的上表面的高度比第1絕緣層33的上表面的高度高。第7實施例的模組基板20的構造，可藉由在對樹脂層60進行研削或研磨的步驟中，進行研削或研磨至第2絕緣層42露出來獲得。
在第2絕緣層42的上表面及樹脂層60的上表面，設有由絕緣材料構成的板狀的蓋構件66。作為蓋構件66，例如可使用氮化矽基板。蓋構件66，例如可藉由金屬接合、使用黏接劑的黏接、直接接合等，黏接或接合至第2絕緣層42的上表面及樹脂層60的上表面。另外，作為蓋構件66，例如亦可使用圓頂狀的形狀者、上表面具有凹凸者等。
接著，說明第7實施例的優異效果。 於第7實施例中，由於蓋構件66接合於電子零件40的第2絕緣層42，因此其他構件或異物不接觸於第2絕緣層42。因此，可抑制異物等接觸於第2絕緣層42而導致的電子零件40的頻率特性的變動。即便異物等接觸於蓋構件66的外側的表面，對被激振出的表面聲波的傳遞造成的影響也小。
由於蓋構件66的厚度、彈性係數等為已知，因此只要在蓋構件66接合於第2絕緣層42的條件下設計電子零件40即可。為了將彈性能量限制於壓電層41及第2絕緣層42，作為蓋構件66的材料，較佳使用蓋構件66中的音速比第2絕緣層42中的音速快的材料。
[第8實施例] 接著，參照圖14說明第8實施例的電子模組。以下，省略與參照圖13所說明的第7實施例的電子模組共通的構成。
圖14為第8實施例之電子模組之剖面圖。於第7實施例（圖13）中，電子零件40周圍的樹脂層60的上表面的高度，與電子零件40的第2絕緣層42的上表面的高度相等。相對於此，於第8實施例中，半導體元件30周圍的樹脂層60的上表面的高度，與半導體元件30的第1絕緣層33的上表面的高度相等。例如，樹脂層60的上表面，於半導體元件30的周圍，包含與半導體元件30的上表面的高度相等的區域。電子零件40的第2絕緣層42的上表面的高度，比樹脂層60的上表面高度低，形成第2階差68。
在對圖4B所示的樹脂層60進行研削或研磨之前的狀態下，第1絕緣層33的上表面的高度比第2絕緣層42的上表面的高度高。第8實施例的電子模組的構造，可藉由在對樹脂層60進行研削或研磨的步驟中，進行研削或研磨至第1絕緣層33露出來獲得。在第1絕緣層33的上表面及樹脂層60的上表面，設有（例如黏接或接合有）由絕緣材料構成的蓋構件66。
接著，說明第8實施例的優異效果。 在半導體元件30的元件形成層32所產生的熱，經由第1絕緣層33及蓋構件66散熱至外部空間。因此，能夠提高從半導體元件30的散熱性。為了獲得提高散熱性的充分的效果，作為蓋構件66的材料，較佳使用熱傳導率比樹脂層60的熱傳導率高的材料。作為蓋構件66，可使用氮化矽基板、熱傳導率比樹脂層60高的樹脂板或樹脂膜。
進一步地，由於蓋構件66具有與第6實施例的電子模組的蓋65（圖11）同樣的功能，因此可抑制異物等接觸於第2絕緣層42而導致的電子零件40的頻率特性的變動。
[第9實施例] 接著，參照圖15說明第9實施例的電子模組。以下，省略與參照圖13所說明的第7實施例的電子模組共通的構成。
圖15為第9實施例之電子模組之剖面圖。於第9實施例中，第1絕緣層33的上表面及第2絕緣層42的上表面的高度，與半導體元件30及電子零件40之各者周圍的樹脂層60的上表面的高度相等。在第1絕緣層33的上表面、第2絕緣層42的上表面、及樹脂層60的上表面，設有（例如黏接或接合有）蓋構件66。
接著，說明第9實施例的優異效果。 於第9實施例中，與第8實施例（圖14）同樣地，可提高從半導體元件30的散熱性。進一步地，與第7實施例（圖13）同樣地，可抑制異物等接觸於第2絕緣層42而導致的電子零件40的頻率特性的變動。
以上的各個實施例僅為例示，當然可將不同實施例所揭示的構成做部分性的置換或組合。關於複數個實施例的由同樣的構成產生的同樣的作用效果，則不就每個實施例逐一說明。進一步地，本發明並不限於上述實施例。例如，可做各種變更、改良、組合等為本發明所屬技術領域具有通常知識者所顯而易知的。
20:模組基板 21:第1面 22:連接盤 23:外部連接端子 30:半導體元件 31:配線層 32:元件形成層 33:第1絕緣層 34:凸塊 35:暫時的支承基板 40:電子零件 41:壓電層 42:第2絕緣層 42A:聲反射膜 42B:高聲阻抗層 43:IDT電極 43A、43B:電極 44:反射器 45:配線 46:貫通電極 47:焊接凸塊 48:覆蓋構件 49:間隔層 50:暫時的支承基板 60:樹脂層 61:外部連接端子 62:導體柱 63:導體層 65:蓋 66:蓋構件 67:第一階差 68:第二階差 70、71、72:空洞 81:第一凹部 82:第二凹部 d1、d2:深度 h1、h2、h3:高度 t13、t21、t22、t23:厚度 W:寬度 P:週期
[圖1]圖1A為第1實施例之電子模組的俯視圖，圖1B為圖1A中一點鏈線1B-1B的剖面圖。 [圖2]圖2A為搭載於第1實施例之電子模組的電子零件之概略剖面圖。圖2B為IDT電極及一對反射器的圖案之一例的俯視圖。 [圖3]圖3為圖2A中一點鏈線3-3的概略剖面圖。 [圖4]圖4A至圖4D的圖式為第1實施例之電子模組的製造中途階段的剖面圖。 [圖5]圖5A及圖5B為構裝於第1實施例之變形例的電子模組之電子零件的剖面圖。 [圖6]圖6A、圖6B、及圖6C為構裝於第1實施例之變形例的電子模組之電子零件的剖面圖。 [圖7]圖7為第2實施例之電子模組之剖面圖。 [圖8]圖8為第3實施例之電子模組之剖面圖。 [圖9]圖9為第4實施例之電子模組之剖面圖。 [圖10]圖10為第5實施例之電子模組之剖面圖。 [圖11]圖11為第6實施例之電子模組之剖面圖。 [圖12]圖12為第6實施例之變形例的電子模組之剖面圖。 [圖13]圖13為第7實施例之電子模組之剖面圖。 [圖14]圖14為第8實施例之電子模組之剖面圖。 [圖15]圖15為第9實施例之電子模組之剖面圖。
20:模組基板
21:第1面
22:連接盤
30:半導體元件
31:配線層
32:元件形成層
33:第1絕緣層
34:凸塊
40:電子零件
41:壓電層
42:第2絕緣層
47:焊接凸塊
48:覆蓋構件
60:樹脂層
61:外部連接端子
62:導體柱
63:導體層
67:第一階差
68:第二階差
70:空洞
81:第一凹部
82:第二凹部

Claims (10)

  1. 一種電子模組，具備： 模組基板； 半導體元件，其積層有配線層、元件形成層、以及第1絕緣層，且以使上述配線層對向於上述模組基板的姿勢構裝於上述模組基板的第1面； 電子零件，構裝於上述模組基板的上述第1面；以及 樹脂層，配置於上述模組基板的上述第1面之上； 於上述樹脂層設有第1凹部及第2凹部，於上述第1凹部收容有上述半導體元件，於上述第2凹部收容有上述電子零件； 以上述第1面作為高度的基準時， 上述樹脂層的上表面，在上述半導體元件及上述電子零件的周圍，包含有上述半導體元件的上表面及上述電子零件的上表面的高度以上的區域。
  2. 如請求項1所述的電子模組，其中， 上述電子零件包含由壓電材料構成的壓電層、與對上述壓電層激振彈性波的電極。
  3. 如請求項1或2所述的電子模組，其中， 上述電子零件在最上層包含第2絕緣層， 上述第2絕緣層比上述第1絕緣層厚。
  4. 如請求項1或2所述的電子模組，其中， 上述電子零件在最上層包含第2絕緣層， 上述第1絕緣層比上述第2絕緣層厚。
  5. 如請求項1或2所述的電子模組，其中， 以上述第1面作為高度的基準時，上述樹脂層的上表面，在上述半導體元件及上述電子零件各自的周圍，包含比上述半導體元件的上表面及上述電子零件的上表面的高度高的區域，且於俯視時，沿著上述半導體元件的邊緣及上述電子零件的邊緣分別形成有上述樹脂層的第1階差及第2階差，上述第2階差比上述第1階差深。
  6. 如請求項1或2所述的電子模組，其中， 以上述第1面作為高度的基準時，上述樹脂層的上表面，在上述半導體元件及上述電子零件各自的周圍，包含比上述半導體元件的上表面及上述電子零件的上表面的高度高的區域； 上述電子零件的上表面的高度相對於上述樹脂層的上表面的高度的比，大於上述半導體元件的上表面的高度相對於上述樹脂層的上表面的高度的比。
  7. 如請求項1或2所述的電子模組，其中， 以上述第1面作為高度的基準時，上述樹脂層的上表面，在上述半導體元件及上述電子零件各自的周圍，包含比上述半導體元件的上表面及上述電子零件的上表面的高度高的區域；且 上述電子模組進一步具備蓋，該蓋於俯視時包含上述電子零件，且配置於比上述電子零件的上表面高的位置，並安裝於上述樹脂層。
  8. 如請求項1或2所述的電子模組，其中， 以上述第1面作為高度的基準時，上述電子零件的上表面的高度與上述電子零件周圍的上述樹脂層的上表面的高度相等； 於上述電子零件的上表面及上述樹脂層的上表面，設有由絕緣材料構成的蓋構件。
  9. 如請求項1或2所述的電子模組，其中， 以上述第1面作為高度的基準時，上述第1絕緣層的上表面的高度與上述半導體元件周圍的上述樹脂層的上表面的高度相等； 於上述半導體元件的上表面及上述樹脂層的上表面，設有由絕緣材料構成的蓋構件。
  10. 如請求項1或2所述的電子模組，其中， 以上述第1面作為高度的基準時，上述半導體元件的上表面及上述電子零件的上表面的高度，與上述半導體元件及上述電子零件各自的周圍的上述樹脂層的上表面的高度相等； 於上述半導體元件的上表面、上述電子零件的上表面、以及上述樹脂層的上表面，設有由絕緣材料構成的蓋構件。
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