TW202314990A - 半導體封裝基板、製造其的方法和半導體封裝 - Google Patents
半導體封裝基板、製造其的方法和半導體封裝 Download PDFInfo
- Publication number
- TW202314990A TW202314990A TW111128982A TW111128982A TW202314990A TW 202314990 A TW202314990 A TW 202314990A TW 111128982 A TW111128982 A TW 111128982A TW 111128982 A TW111128982 A TW 111128982A TW 202314990 A TW202314990 A TW 202314990A
- Authority
- TW
- Taiwan
- Prior art keywords
- groove
- resin
- semiconductor package
- base substrate
- trench
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 166
- 239000004065 semiconductor Substances 0.000 title claims abstract description 131
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229920005989 resin Polymers 0.000 claims abstract description 131
- 239000011347 resin Substances 0.000 claims abstract description 131
- 239000004020 conductor Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 36
- 238000005520 cutting process Methods 0.000 claims description 13
- 239000000853 adhesive Substances 0.000 claims description 11
- 230000001070 adhesive effect Effects 0.000 claims description 11
- 238000004806 packaging method and process Methods 0.000 claims description 6
- 238000009434 installation Methods 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 25
- 238000005530 etching Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 9
- 238000007788 roughening Methods 0.000 description 5
- 239000007787 solid Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 229920001187 thermosetting polymer Polymers 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 3
- 229910017518 Cu Zn Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910017755 Cu-Sn Inorganic materials 0.000 description 2
- 229910017752 Cu-Zn Inorganic materials 0.000 description 2
- 229910017827 Cu—Fe Inorganic materials 0.000 description 2
- 229910017927 Cu—Sn Inorganic materials 0.000 description 2
- 229910017943 Cu—Zn Inorganic materials 0.000 description 2
- 229910017985 Cu—Zr Inorganic materials 0.000 description 2
- 229910000640 Fe alloy Inorganic materials 0.000 description 2
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 2
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 2
- 229910017709 Ni Co Inorganic materials 0.000 description 2
- 229910003267 Ni-Co Inorganic materials 0.000 description 2
- 229910003262 Ni‐Co Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 2
- TVZPLCNGKSPOJA-UHFFFAOYSA-N copper zinc Chemical compound [Cu].[Zn] TVZPLCNGKSPOJA-UHFFFAOYSA-N 0.000 description 2
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Substances [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 2
- JRKICGRDRMAZLK-UHFFFAOYSA-L peroxydisulfate Chemical compound [O-]S(=O)(=O)OOS([O-])(=O)=O JRKICGRDRMAZLK-UHFFFAOYSA-L 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 229920005992 thermoplastic resin Polymers 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000004308 accommodation Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000003755 preservative agent Substances 0.000 description 1
- 230000002335 preservative effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
- H01L21/481—Insulating layers on insulating parts, with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Pressure Sensors (AREA)
Abstract
本發明提供一種半導體封裝基板、製造半導體封裝基板的方法以及半導體封裝。根據本發明的一個實施例,半導體封裝基板包含:基底基板,具有其中設置有第一溝槽的下部表面以及其中設置有第二溝槽和第三溝槽的上部表面,包含電路圖案和導電材料;第一樹脂,佈置在第一溝槽中;以及第二樹脂,佈置在第二溝槽和第三溝槽中,其中第二溝槽暴露第一樹脂的至少一部分。
Description
[相關申請案的交叉引用]
本申請案基於且主張2021年9月15日在韓國智慧財產權局中提交的第10-2021-0123112號韓國專利申請案的35 U.S.C. §119下的優先權,所述申請案的公開內容以全文引用的方式併入本文中。
本發明的實施例有關於一種半導體封裝基板、製造所述半導體封裝基板的方法以及半導體封裝。
半導體裝置封裝在待使用的半導體封裝基板上,且用於封裝的半導體封裝基板包含微電路圖案及/或輸入/輸出(I/O)端子。隨著實現半導體裝置的高性能及/或高度整合和使用半導體裝置的電子裝置的小型化及/或高性能,半導體封裝基板的微電路圖案的線寬和複雜性變窄且增加。
近年來,已引入通過用絕緣材料填充導電基底基板來製造半導體封裝基板的方法以簡化半導體封裝基板的製造製程。
本發明的實施例提供通過簡單製程製造的具有極佳可靠性的半導體封裝基板和半導體封裝,以及製造半導體封裝基板的方法。
由本發明實現的目標不限於上文所描述的目標,且本領域的技術人員從本發明的描述將清楚地理解未描述的其它目標。
額外方面將在以下描述中部分地闡述,且部分地將從描述中顯而易見,或可通過實踐所呈現的本發明的實施例而獲悉。
根據本發明的一個方面,半導體封裝基板包含:基底基板,具有其中設置有第一溝槽的下部表面以及其中設置有第二溝槽和第三溝槽的上部表面,包含電路圖案和導電材料;第一樹脂,佈置在第一溝槽中;以及第二樹脂,佈置在第二溝槽和第三溝槽中,其中第二溝槽暴露第一樹脂的至少一部分。
在一個實施例中,半導體封裝基板可更包含佈置在基底基板的上部表面上且其上安裝有半導體晶片的安裝部分,其中第三溝槽可佈置為相較於第二溝槽據安裝部分更遠,且第三溝槽的寬度可大於第二溝槽的寬度。
在一個實施例中,第一樹脂和第二樹脂可設置為相同類型的樹脂。
在一個實施例中,半導體封裝基板可更包含佈置在基底基板的上部表面中的第四溝槽,其中第四溝槽可沿著切割線佈置。
在一個實施例中,第二樹脂可佈置在第四溝槽中。
根據本發明的另一方面,製造半導體封裝基板的方法包含:在由導電材料形成的基底基板的下部表面中形成第一溝槽;用第一樹脂填充第一溝槽;在基底基板的上部表面中形成第二溝槽和第三溝槽;以及用第二樹脂填充第二溝槽和第三溝槽,其中第二溝槽形成為暴露第一樹脂的至少一部分。
在一個實施例中,基底基板的上部表面可包含其上安裝有半導體晶片的安裝部分,第三溝槽可佈置為相較於第二溝槽距安裝部分更遠,且第三溝槽的寬度可大於第二溝槽的寬度。
在一個實施例中,第一樹脂和第二樹脂可由相同類型的樹脂形成。
在一個實施例中,第四溝槽可進一步佈置在基底基板的上部表面中,且第四溝槽可沿著切割線佈置。
在一個實施例中,第五溝槽可佈置在基底基板的下部表面中,且第五溝槽可與第四溝槽重疊。
根據本發明的另一方面,半導體封裝包含基底基板,具有其中設置有第一溝槽的下部表面以及其中設置有第二溝槽和第三溝槽的上部表面,具有形成於基底基板中的電路圖案,且由導電材料形成;第一樹脂,佈置在第一溝槽中;第二樹脂,佈置在第二溝槽和第三溝槽中;半導體晶片,佈置在基底基板的上部表面上;以及罩蓋,配置成覆蓋半導體晶片且包含接合到基底基板的接合部分,其中接合部分接合到佈置在第三溝槽中的第二樹脂。
在一個實施例中,半導體封裝可更包含佈置在接合部分與第二樹脂之間的黏合部件。
在一個實施例中,第三溝槽的寬度可大於第二溝槽的寬度。
在一個實施例中,第一樹脂和第二樹脂可由相同類型的樹脂形成。
在一個實施例中,半導體封裝可更包含設置在基底基板的邊緣中的第四溝槽,其中第二樹脂可佈置在第四溝槽中。
現將對實施例進行詳細參考,所述實施例的實例在隨附圖式中示出,其中在全文中類似附圖標號指代類似元件。在這方面,本實施例可具有不同形式且不應被解釋為限於本文中所闡述的描述。因此,實施例僅通過參考圖式在下文中進行描述以解釋本說明書的各方面。如本文所使用,術語“及/或”包含相關聯列舉項中的一或多個的任何和全部組合。例如“中的至少一個”等表述當在元件列表之前時修飾元件的整個列表而不是修飾列表的個別元件。
本實施例可以各種方式變換,且因此,特定實施例在圖式中示出且在具體實施方式中詳細描述。通過結合圖式參考下文所描述的細節,將清楚本實施例的影響和特徵以及實現所述影響和特徵的方法。然而,本實施例不限於下文所描述的實施例且可以各種形式實施。
在下文中,將參考附圖詳細地描述以下實施例,且當參考附圖描述時,相同或對應元件給予相同附圖標號,且省略其冗餘描述。
在以下實施例中,例如第一和第二的術語用於區分一個元件與另一元件的目的而非限制。
在以下實施例中,除非上下文另有明確規定,否則單數表達包含複數表達。
在以下實施例中,例如包含或具有等術語意味著存在說明書中所描述的特徵或元件,且預先不包含將添加的一或多個其它特徵或元件的可能性。
在以下實施例中,當描述例如膜、區、元件等部分在另一部分上(或上方)或在另一部分下(在下方)時,這不僅包含所述部分直接在另一部分上方或下方的情況,而且還包含其間存在另一膜、另一區、另一元件等的情況。將參考圖式描述上文和下文的標準。
在圖式中,為了方便描述,元件的大小可被放大或減小。舉例來說,為了方便描述而隨機示出圖式中所示出的每一元件的大小和厚度,且因此,以下實施例不限於圖示。
圖1為根據本發明的實施例的半導體封裝基板的示意性橫截面圖。
參考圖1,在根據本發明的實施例的半導體封裝基板100中,第一樹脂120和第二樹脂130(其中的每一個由絕緣材料形成)分別填充在由導電材料形成的基底基板110的下部表面110a和上部表面110b中。
此處,基底基板110的上部表面110b可指代當通過使用半導體封裝基板100製造半導體封裝時其上設置有半導體晶片的一側,且下部表面110a可指代上部表面110b的相對側。
基底基板110形成半導體封裝基板100的一部分,且在處理之後,可形成電路圖案,例如其上安裝有半導體晶片的安裝部分MP、佈線圖案和連接到外部的端子部分。
基底基板110可由導電材料形成,且可具有平板形狀。基底基板110可由單一材料(例如,Cu或Fe)形成,且可由各種材料,例如銅合金(例如Cu-Sn、Cu-Zr、Cu-Fe或Cu-Zn)、鐵合金(例如,Fe-Ni或Fe-Ni -Co)等形成。另外,可商購的引線框架材料還可用作基底基板110的材料。
第一溝槽111可設置在基底基板110的下部表面110a中,且第二溝槽112和第三溝槽113可設置在基底基板110的上部表面110b中。基底基板110的其中不形成第一溝槽111到第三溝槽113且不設置第一樹脂120和第二樹脂130的所暴露部分可充當用於電連接到半導體晶片或外部電路板的端子。
第一溝槽111可指示在從基底基板110的下部表面110a到其上部表面110b的方向上形成的凹槽。第一溝槽111不穿透基底基板110,且因此,第一溝槽111的深度可小於基底基板110的厚度。
第一樹脂120可佈置在第一溝槽111中。也就是說,第一樹脂120可填充第一溝槽111的內部。第一樹脂120與基底基板110一起形成半導體封裝基板100。第一樹脂120可保護基底基板110且維持基底基板110的強度。
第一樹脂120可包含熱塑性樹脂或熱固性樹脂。在一些實施例中,第一樹脂120可包含約80%到約90%或更多的二氧化矽以減少熱膨脹。還可通過使用包含樹脂組分的液體樹脂材料或固體帶進行第一樹脂120的填充。
第二溝槽112和第三溝槽113可為在從基底基板110的上部表面110b到其下部表面110a的方向上形成的凹槽。第二溝槽112可部分地暴露第一樹脂120。另外,第三溝槽113可不暴露第一樹脂120。
其上安裝有半導體晶片的安裝部分MP可佈置在基底基板110的上部表面110b上。第二溝槽112可佈置成接近安裝部分MP,且第三溝槽113可佈置為相較於第二溝槽112距安裝部分MP更遠。第三溝槽113的寬度及/或深度可大於第二溝槽112的寬度及/或深度。此處,寬度可指示當在平面圖中觀察溝槽時橫穿的最短距離。
第二樹脂130可佈置在第二溝槽112和第三溝槽113中。也就是說,第二樹脂130可填充第二溝槽112和第三溝槽113的內側。第二樹脂130與基底基板110一起形成半導體封裝基板100。第二樹脂130可保護基底基板110且維持基底基板110的強度。
填充在第二溝槽112中的第二樹脂130可佈置在電路圖案之間,且可將電路圖案彼此電絕緣。可形成第二溝槽112以使得第一樹脂120部分地暴露。因此,形成在基底基板110上的電路圖案可彼此絕緣。填充第二溝槽112的內部的第二樹脂130可與第一樹脂120接觸。
填充在第三溝槽113中的第二樹脂130可連接到用於稍後保護半導體晶片以增加黏附性的罩蓋。
第二樹脂130可由與第一樹脂120相同的材料形成。舉例來說,第二樹脂130可包含熱塑性樹脂或熱固性樹脂。在一些實施例中,第二樹脂130可包含約80%到約90%或更多的二氧化矽以減少熱膨脹。還可通過使用包含樹脂組分的液體樹脂材料或固體帶進行第二樹脂130的填充。
當第一樹脂120和第二樹脂130由相同種類的樹脂形成時,半導體封裝基板100的兩個表面的熱膨脹係數不存在差異,因為佈置在基底基板110的兩個表面上的樹脂是相同類型,且因此可更有效地防止半導體封裝基板100的變形。
圖2為示出其中半導體晶片安裝在圖1的半導體封裝基板100上的半導體封裝10的橫截面圖。在圖2中,與圖1中相同的附圖標號表示相同部件,且省略其冗餘描述。
參考圖2,半導體封裝10包含安裝在半導體封裝基板100上的半導體晶片200和覆蓋半導體晶片200的罩蓋300。罩蓋300可包含接合到半導體封裝基板100的接合部分310。
半導體封裝基板100的基底基板110包含下部表面110a中的第一溝槽111,且第一樹脂120可填充第一溝槽111。另外,基底基板110可包含上部表面110b中的第二溝槽112和第三溝槽113,且第二樹脂130可填充第二溝槽112和第三溝槽113。
半導體晶片200可安裝在設置在基底基板110的上部表面110b上的安裝部分MP上。在此情況下,其上安裝有半導體晶片200的部分可稱為晶粒墊。半導體晶片200可通過導線250連接到基底基板110的導線區。導線250的一端可接合到半導體晶片200,且導線250的另一端可連接到基底基板110的上部表面110b的引線區。
罩蓋300可保護半導體晶片200免受外部空氣(例如,水分)影響和機械衝擊,且可阻擋電磁波。罩蓋300可由金屬形成。
罩蓋300可形成為具有圍繞半導體晶片200的上部表面和側表面的形狀。罩蓋300可包含其中容納半導體晶片200的容納部分和接合到半導體封裝基板100的接合部分310。罩蓋300的接合部分310可佈置成對應於半導體封裝基板100的第三溝槽113。接合部分310可接合到佈置在第三溝槽113中的第二樹脂130。
在一些實施例中,黏合部件320可進一步佈置在接合部分310與第二樹脂130之間。黏合部件320可由環氧樹脂形成。
根據本申請案的基底基板110可由導電材料形成,且因此,當基底基板110通過黏合部件320接合到罩蓋300時,黏合力可為較弱的。
在本實施例中,罩蓋300的接合部分310佈置成對應於第三溝槽113,且罩蓋300的接合部分310通過黏合部件320接合到佈置在第三溝槽113中的第二樹脂130,且因此,罩蓋300可穩定地接合到基底基板110。
另外,根據本實施例,半導體封裝基板100包含基底基板110,所述基底基板110具有分別填充有第一樹脂120和第二樹脂130的下部側和上部側,以防止半導體封裝基板100因熱膨脹和熱收縮而變形,且因此半導體晶片200可穩定地安裝。
另外,在另一實施例中,對應於罩蓋300的接合部分310的區可不設置有第三溝槽113,且可設置有對應於接合部分310的呈固體帶形式的第二樹脂130。
圖3到圖8為依序示出根據本發明的實施例的製造半導體封裝基板100的製程的示意性橫截面圖。
首先,如圖3中所示出,製備基底基板110。基底基板110可由導電材料形成。基底基板110可包含Cu、Cu合金(例如,Cu-Sn、Cu-Zr、Cu-Fe或Cu-Zn)、Fe、Fe合金(例如,Fe-Ni或Fe-Ni-Co)等。基底基板110包含其上待安裝半導體晶片的上部表面110b和作為上部表面110b的相對表面的下部表面110a。在一些實施例中,基底基板110的厚度可為約0.1毫米到約0.3毫米。
接下來,基底基板110的下部表面110a經處理以形成圖4中所示出的第一溝槽111。此處,溝槽意味著基底基板110未完全穿透。
蝕刻方法可用作處理基底基板110的下部表面110a的方法。在一個實施例中,濕式蝕刻可用作蝕刻方法。在蝕刻方法的特定實例中,由感光材料形成的乾膜抗蝕劑佈置在基底基板110的下部表面110a上,乾膜抗蝕劑暴露且顯影,且因此,抗蝕劑圖案由乾膜抗蝕劑形成。接下來,可通過使用噴射方法用例如氯化銅或氯化鐵等蝕刻溶液蝕刻基底基板110來形成第一溝槽111。
第一溝槽111的深度可為基底基板110的厚度的約50%到約90%。在一些實施例中,第一溝槽111的深度可為約70微米到約200微米。可在後續製程中考慮半導體封裝基板的處置容易度和上部表面110b的圖案化的處理條件來調整第一溝槽111的深度。
接下來,如圖5中所示出,第一溝槽111塗布有第一樹脂120。
如果第一樹脂120由不導電的絕緣材料形成,那麼它是足夠的。舉例來說,第一樹脂120可包含通過熱處理聚合和固化的熱固性樹脂。第一樹脂120可包含液體樹脂。替代地,第一樹脂120可用包含樹脂組分的固體帶形成。在一個實施例中,第一樹脂120可在塗布第一溝槽111之後通過固化製程固化。固化製程可通過烘箱或紅外加熱器執行。
如圖5中所示出,第一樹脂120可包含佈置在第一溝槽111中的部分和部分地覆蓋下部表面110a的部分。在此情況下,如圖6中所示出,基底基板110的下部表面110a可通過雷射製程、刷塗製程、研磨製程、蝕刻製程等暴露。因此,第一樹脂120可僅在第一溝槽111內部。
在用第一樹脂120填充第一溝槽111之前,可執行使第一溝槽111的內表面粗糙化的粗糙製程。通過此,基底基板110與第一樹脂120之間的接合力可增加。為了使基底基板110的第一溝槽111的內表面粗糙化,可使用電漿處理、UV處理或基於過硫酸鹽的溶液,且在此情況下,基底基板110的第一溝槽111的內表面的粗糙度可為150奈米或大於150奈米(rms)。
隨後,如圖7中所示出,基底基板110的上部表面110b經處理以形成第二溝槽112和第三溝槽113。
蝕刻方法可用作處理基底基板110的上部表面110b的方法。在一個實施例中,濕式蝕刻可用作蝕刻方法。在蝕刻方法的特定實例中,由感光材料形成的乾膜抗蝕劑佈置在基底基板110的上部表面110b上,乾膜抗蝕劑暴露且顯影,且因此,抗蝕劑圖案由乾膜抗蝕劑形成。接下來,可通過使用噴射方法用例如氯化銅或氯化鐵等蝕刻溶液蝕刻基底基板110來形成第二溝槽112和第三溝槽113。
在一些實施例中,第二溝槽112的寬度和深度可不同於第三溝槽113的寬度和深度。舉例來說,第三溝槽113的寬度和深度可大於第二溝槽112的寬度和深度。可考慮待佈置成稍後對應於第三溝槽113的罩蓋300(參考圖2)的接合部分的大小來確定第三溝槽113的寬度和深度。
另外,可形成第二溝槽112的一部分,使得第一樹脂120暴露在基底基板110上方。因此,彼此絕緣的電路圖案可形成在基底基板110的上部表面上。可在將佈置罩蓋300的接合部分的地方形成第三溝槽113。第三溝槽113可佈置成圍繞半導體晶片200的安裝部分MP(參考圖2)。第三溝槽113可佈置在第二溝槽112的外部。
接下來,如圖8中所示出,可用第二樹脂130塗布和填充第二溝槽112和第三溝槽113。
如果第二樹脂130由不導電的絕緣材料形成,那麼它是足夠的。舉例來說,第二樹脂130可包含通過熱處理聚合和固化的熱固性樹脂。第二樹脂130可包含液體樹脂。替代地,第二樹脂130可用包含樹脂組分的固體帶形成。在一個實施例中,第二樹脂130可在塗布第二溝槽112和第三溝槽113之後通過固化製程固化。固化製程可通過烘箱或紅外加熱器執行。
第二樹脂130可包含佈置在第二溝槽112和第三溝槽113中的部分和部分地覆蓋上部表面110b的部分。在此情況下,基底基板110的上部表面110b可通過雷射製程、刷塗製程、研磨製程、蝕刻製程等暴露。因此,第二樹脂130可僅在第二溝槽112和第三溝槽113內部。
在用第二樹脂130填充第二溝槽112和第三溝槽113之前,可執行使第二溝槽112和第三溝槽113的內表面粗糙化的粗糙化製程。通過此,基底基板110與第二樹脂130之間的接合力可增加。電漿處理、UV處理或基於過硫酸鹽的溶液可用於粗糙製程,且在此情況下,基底基板110的第二溝槽112和第三溝槽113的內表面的粗糙度可為150奈米或大於150奈米(rms)。
另外,基底基板110的未由第一樹脂120和第二樹脂130覆蓋的暴露部分可充當用於電連接到半導體晶片或外部電路板的端子。因此,可對基底基板110的暴露部分執行額外製程。舉例來說,基底基板110的下部表面110a和上部表面110b的至少一部分可用Au、Pd等鍍敷,或可對其執行有機可焊性防腐劑(organic solderability preservative;OSP)塗層以增加後續製程中的焊料黏附性。
圖3到圖8部分地示出具有平板形狀的半導體封裝基板100,但本發明的實施例還可適用於通過其將半導體封裝基板100捲繞成卷軸型的製造方法。
圖9和圖10為示意性地示出根據本發明的實施例的半導體封裝基板101的橫截面圖。在圖9和圖10中,與圖1中相同的附圖標號表示相同部件,且省略其冗餘描述。
參考圖9,半導體封裝基板101可包含彼此連接的多個半導體封裝基板100。半導體封裝基板101可通過整體地形成多個半導體封裝基板100配置,且隨後半導體封裝基板101可通過沿著切割線CL切割而分離成半導體封裝基板100。
根據本實施例的半導體封裝基板101可更包含在基底基板110的上部表面110b中的第四溝槽114以對應於切割線CL。第四溝槽114可包含在從基底基板110的上部表面110b到其下部表面110a的方向上形成的凹槽。
在一個實施例中,第四溝槽114可塗布有第二樹脂130。因此,可顯著減小切割製程中使用的鋸切刀片的磨損。
另外,第五溝槽115可設置在基底基板110的下部表面110a中以對應於切割線CL。第五溝槽115可包含在從基底基板110的下部表面110a到其上部表面110b的方向上形成的凹槽。第五溝槽115可佈置成與第四溝槽114重疊。
第一樹脂120可佈置在第五溝槽115中,如圖9中所示出,或第一樹脂120可不佈置在第五溝槽115中,如圖10中所示出。因此,存在基底基板110中的切割部分的厚度較小,使得切割可容易地執行的優點。
圖11示出示意性地示出在半導體晶片安裝在圖9的半導體封裝基板101上之後形成半導體封裝的製程的橫截面圖。
參考圖11,首先,將多個半導體晶片200安裝在半導體封裝基板101上,且執行線接合。接下來,覆蓋多個半導體晶片200中的每一個的罩蓋300附接到半導體封裝基板101。
罩蓋300包含接合部分310,且接合部分310佈置成對應於半導體封裝基板101的第三溝槽113。第二樹脂130可佈置在第三溝槽113中。黏合部件320可佈置在接合部分310與第二樹脂130之間。
另外,切割線CL佈置在多個半導體晶片200之間或罩蓋300之間。第四溝槽114可設置成對應於切割線CL,且第四溝槽114可用第二樹脂130填充。
在將罩蓋300附接到半導體封裝基板101之後,沿著切割線CL切割半導體封裝基板101以劃分成多個半導體封裝10,且因此,可完成半導體封裝10的製造。
如上文所描述,根據本發明的實施例的半導體封裝基板和半導體封裝各自包含具有填充有樹脂的兩側的基底基板,且因此,可顯著減小熱變形。
另外,根據本發明的實施例的半導體封裝基板和半導體封裝各自包含接合到罩蓋和其中佈置有樹脂的部分,且因此,罩蓋的黏合力可增加。
當然,本發明的範圍不受這些影響的限制。
應理解,本文中所描述的實施例應認為僅具有描述性意義,而非出於限制性目的。每一實施例內的特徵或方面的描述通常應認為可用於其它實施例中的其它類似特徵或方面。儘管已參考圖式描述一或多個實施例,但本領域的普通技術人員應瞭解,在不脫離由以下申請專利範圍定義的本發明的精神和範圍的情況下,可在其中對形式和細節進行各種改變。
10:半導體封裝
100、101:半導體封裝基板
110:基底基板
110a:下部表面
110b:上部表面
111:第一溝槽
112:第二溝槽
113:第三溝槽
114:第四溝槽
115:第五溝槽
120:第一樹脂
130:第二樹脂
200:半導體晶片
250:導線
300:罩蓋
310:接合部分
320:黏合部件
CL:切割線
MP:安裝部分
通過以下結合隨附圖式進行的描述,本發明的某些實施例的上述和其它方面、特徵以及優點將更加顯而易見,其中:
圖1為根據本發明的實施例的半導體封裝基板的示意性橫截面圖;
圖2為根據本發明的實施例的半導體封裝的示意性橫截面圖;
圖3到圖8為依序示出根據本發明的實施例的製造半導體封裝基板的方法的橫截面圖;
圖9為根據本發明的實施例的半導體封裝基板的示意性橫截面圖;
圖10為根據本發明的實施例的半導體封裝基板的示意性橫截面圖;且
圖11示出示意性地示出在半導體晶片安裝在圖9的半導體封裝基板上之後形成半導體封裝的製程的橫截面圖。
10:半導體封裝
100:半導體封裝基板
110:基底基板
110a:下部表面
110b:上部表面
111:第一溝槽
112:第二溝槽
113:第三溝槽
120:第一樹脂
130:第二樹脂
200:半導體晶片
250:導線
300:罩蓋
310:接合部分
320:黏合部件
MP:安裝部分
Claims (15)
- 一種半導體封裝基板,包括: 基底基板,具有其中設置有第一溝槽的下部表面以及其中設置有第二溝槽和第三溝槽的上部表面,所述基底基板包含電路圖案和導電材料; 第一樹脂,佈置在所述第一溝槽中;以及 第二樹脂,佈置在所述第二溝槽和所述第三溝槽中, 其中所述第二溝槽暴露所述第一樹脂的至少一部分。
- 如請求項1所述的半導體封裝基板,更包括安裝部分,所述安裝部分佈置在所述基底基板的所述上部表面上,且半導體晶片安裝在所述安裝部分上, 其中所述第三溝槽佈置為相較於所述第二溝槽距所述安裝部分更遠,且所述第三溝槽的寬度大於所述第二溝槽的寬度。
- 如請求項1所述的半導體封裝基板,其中所述第一樹脂和所述第二樹脂設置為相同類型的樹脂。
- 如請求項1所述的半導體封裝基板,更包括第四溝槽,所述第四溝槽佈置在所述基底基板的所述上部表面中, 其中所述第四溝槽沿著切割線佈置。
- 如請求項4所述的半導體封裝基板,其中所述第二樹脂佈置在所述第四溝槽中。
- 一種製造半導體封裝基板的方法,所述方法包括: 在由導電材料形成的基底基板的下部表面中形成第一溝槽; 用第一樹脂填充所述第一溝槽; 在所述基底基板的上部表面中形成第二溝槽和第三溝槽;以及 用第二樹脂填充所述第二溝槽和所述第三溝槽, 其中所述第二溝槽形成為暴露所述第一樹脂的至少一部分。
- 如請求項6所述的製造半導體封裝基板的方法,其中 所述基底基板的所述上部表面包含其上安裝有半導體晶片的安裝部分, 所述第三溝槽佈置為相較於所述第二溝槽距所述安裝部分更遠,以及 所述第三溝槽的寬度大於所述第二溝槽的寬度。
- 如請求項6所述的製造半導體封裝基板的方法,其中所述第一樹脂和所述第二樹脂由相同類型的樹脂形成。
- 如請求項6所述的製造半導體封裝基板的方法,其中第四溝槽進一步佈置在所述基底基板的所述上部表面中,且所述第四溝槽沿著切割線佈置。
- 如請求項9所述的製造半導體封裝基板的方法,其中第五溝槽佈置在所述基底基板的所述下部表面中,且所述第五溝槽與所述第四溝槽重疊。
- 一種半導體封裝,包括: 基底基板,具有其中設置有第一溝槽的下部表面以及其中設置有第二溝槽和第三溝槽的上部表面,所述基底基板具有形成於所述基底基板中的電路圖案,且所述基底基板由導電材料形成; 第一樹脂,佈置在所述第一溝槽中; 第二樹脂,佈置在所述第二溝槽和所述第三溝槽中; 半導體晶片,佈置在所述基底基板的所述上部表面上;以及 罩蓋,配置成覆蓋所述半導體晶片且包含接合到所述基底基板的接合部分, 其中所述接合部分接合到佈置在所述第三溝槽中的所述第二樹脂。
- 如請求項11所述的半導體封裝,更包括黏合部件,所述黏合部件佈置在所述接合部分與所述第二樹脂之間。
- 如請求項11所述的半導體封裝,其中所述第三溝槽的寬度大於所述第二溝槽的寬度。
- 如請求項11所述的半導體封裝,其中所述第一樹脂和所述第二樹脂由相同類型的樹脂形成。
- 如請求項11所述的半導體封裝,更包括第四溝槽,所述第四溝槽設置在所述基底基板的邊緣中, 其中所述第二樹脂佈置在所述第四溝槽中。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020210123112A KR102531703B1 (ko) | 2021-09-15 | 2021-09-15 | 반도체 패키지 기판 및 반도체 패키지 기판의 제조방법, 반도체 패키지 |
KR10-2021-0123112 | 2021-09-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW202314990A true TW202314990A (zh) | 2023-04-01 |
TWI830321B TWI830321B (zh) | 2024-01-21 |
Family
ID=85478034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW111128982A TWI830321B (zh) | 2021-09-15 | 2022-08-02 | 半導體封裝基板、製造其的方法和半導體封裝 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20230080101A1 (zh) |
KR (1) | KR102531703B1 (zh) |
CN (1) | CN115810608A (zh) |
TW (1) | TWI830321B (zh) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004319530A (ja) * | 2003-02-28 | 2004-11-11 | Sanyo Electric Co Ltd | 光半導体装置およびその製造方法 |
JP6617955B2 (ja) | 2014-09-16 | 2019-12-11 | 大日本印刷株式会社 | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 |
KR102069659B1 (ko) * | 2017-08-31 | 2020-01-23 | 해성디에스 주식회사 | 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판 |
KR101999594B1 (ko) * | 2018-02-23 | 2019-10-01 | 해성디에스 주식회사 | 반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판, 반도체 패키지 제조방법 및 이를 이용하여 제조된 반도체 패키지 |
KR102119142B1 (ko) | 2019-10-01 | 2020-06-05 | 해성디에스 주식회사 | 웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법 |
-
2021
- 2021-09-15 KR KR1020210123112A patent/KR102531703B1/ko active IP Right Grant
-
2022
- 2022-08-02 TW TW111128982A patent/TWI830321B/zh active
- 2022-09-07 US US17/930,112 patent/US20230080101A1/en active Pending
- 2022-09-07 CN CN202211088601.3A patent/CN115810608A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
KR102531703B1 (ko) | 2023-05-12 |
TWI830321B (zh) | 2024-01-21 |
KR20230040028A (ko) | 2023-03-22 |
US20230080101A1 (en) | 2023-03-16 |
CN115810608A (zh) | 2023-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101858952B1 (ko) | 반도체 패키지 및 이의 제조 방법 | |
US7511365B2 (en) | Thermal enhanced low profile package structure | |
KR100304681B1 (ko) | 몰드bga형반도체장치및그제조방법 | |
US6316288B1 (en) | Semiconductor device and methods of manufacturing film camera tape | |
US20050093118A1 (en) | Semiconductor device | |
CN103635996A (zh) | 无焊内建层封装的翘曲减小 | |
KR101858954B1 (ko) | 반도체 패키지 및 이의 제조 방법 | |
JP2010517303A (ja) | ウェハレベルcspパッケージコンセプト | |
KR101837514B1 (ko) | 반도체 패키지, 이의 제조 방법 및 시스템 인 패키지 | |
TW201801255A (zh) | 封裝載板及封裝載板的製造方法 | |
TWI642145B (zh) | 半導體封裝基板及其製造方法 | |
US10643932B2 (en) | Semiconductor package substrate and method for manufacturing same | |
TW201603665A (zh) | 印刷電路板、用以製造其之方法及具有其之層疊封裝 | |
TWI624011B (zh) | 封裝結構及其製法 | |
TWI830321B (zh) | 半導體封裝基板、製造其的方法和半導體封裝 | |
TWI635589B (zh) | 半導體結構 | |
JP4084737B2 (ja) | 半導体装置 | |
KR102373809B1 (ko) | 패키지 구조체 및 그 제조 방법 | |
US8691630B2 (en) | Semiconductor package structure and manufacturing method thereof | |
KR20080082365A (ko) | 금속 코어를 사용한 pcb, 그 제조방법 및 반도체 패키지제조방법 | |
KR102535353B1 (ko) | 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법 | |
KR20030086192A (ko) | 개량된 와이어-접합된 칩 온 보드 패키지 | |
JP2014229855A (ja) | 電子部品装置及びその製造方法 | |
KR20000076811A (ko) | 반도체 장치 및 그 제조 방법 | |
JPH10178043A (ja) | 半導体装置およびその製造方法 |