CN116314120A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件，包括：衬底；衬底上方的互连结构；互连结构上方的蚀刻停止层；蚀刻停止层上方的金属‑绝缘体‑金属(MIM)电容器。MIM电容器包括：沿蚀刻停止层延伸的底部电极，其中底部电极具有分层结构，该分层结构包括第一传导层、第二传导层以及位于第一传导层和第二传导层之间的第三传导层，其中第一传导层和第二传导层包括第一材料，第三传导层包括不同于第一材料的第二材料；底部电极上方的第一介电层；第一介电层上方的中间电极，中间电极具有分层结构；中间电极上方的第二介电层；以及第二介电层上方的顶部电极。本申请的实施例涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用，例如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上顺序沉积材料的绝缘或介电层、传导层和半导体层，并使用光刻图案化各材料层以在其上形成电路组件和元件来制造半导体器件。
半导体行业通过不断减小最小部件尺寸来不断提高各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度，从而允许将更多元件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的其他问题。
发明内容
在实施例中，一种半导体器件包括：衬底；衬底上方的互连结构；互连结构上方的蚀刻停止层；以及位于蚀刻停止层上方的金属-绝缘体-金属(MIM)电容器，包括：沿着蚀刻停止层延伸的底部电极，其中底部电极具有分层结构，其包括第一传导层、第二传导层和位于第一传导层和第二传导层之间的第三传导层，其中第一传导层和第二传导层包括第一材料，第三传导层包括不同于第一材料的第二材料；底部电极上方的第一介电层；第一介电层上方的中间电极，其中中间电极具有分层结构；中间电极上方的第二介电层；以及第二介电层上方的顶部电极。
在实施例中，一种半导体器件包括：具有晶体管的衬底；衬底上方的蚀刻停止层；以及位于蚀刻停止层上方的金属-绝缘体-金属(MIM)电容器，包括：位于蚀刻停止层上方的底部电极，其中底部电极覆盖蚀刻停止层的第一部分并暴露蚀刻停止层的第二部分，其中底部电极具有分层结构，包括：第一传导材料的第一层；第一传导材料的第二层；不同于第一传导材料的第二传导材料的第三层，其中第三层位于第一层和第二层之间；位于底部电极和蚀刻停止层的第二部分上方的第一介电层；位于第一介电层上方的中间电极，其中中间电极具有与底部电极相同的分层结构；位于中间电极和第一介电层上方的第二介电层；以及为预备第二介电层上方的顶部电极。
在实施例中，形成半导体器件的方法包括：在衬底上方形成晶体管；在衬底上方形成蚀刻停止层；在蚀刻停止层上方形成金属-绝缘体-金属(MIM)电容器，包括：在蚀刻停止层上方形成底部电极，其中底部电极具有分层结构并且包括第一传导层、第二传导层，以及位于之间的第三传导层，其中第一传导层与第二传导层由第一传导材料形成，第三传导层由不同于第一传导材料的第二传导材料形成，其中底部电极为形成为覆盖蚀刻停止层的第一部分并暴露蚀刻停止层的第二部分；在蚀刻停止层的第二部分和底部电极上方形成第一介电层；在第一介电层上方形成中间电极，其中中间电极具有分层结构，其中中间电极形成为覆盖第一介电层的第一部分并暴露第一介电层的第二部分；在第一介电层的第二部分上方和中间电极上方形成第二介电层；以及在第二介电层上方形成顶部电极，其中顶部电极形成为覆盖第二介电层的第一部分并暴露第二介电层的第二部分。
本申请的实施例提供了具有集成金属-绝缘体-金属电容器的半导体器件。
附图说明
接合附图阅读以下详细说明，可更好地理解本发明的各方面。应注意到，根据本行业中的标准惯例，各种部件未按比例绘制。实际上，为论述清楚，各部件的尺寸可任意增加或减少。
图1-图14示出了在实施例中半导体器件在制造的各个阶段的截面图。
图15示出了在实施例中并联耦合的电容器的示意图。
图16示出了在另一实施例中的半导体器件的截面图。
图17是在一些实施例中形成半导体器件的方法的流程图。
具体实施方式
以下公开提供了许多用于实现本发明的不同特征的不同的实施例或示例。下面描述了组件和布置的具体示例以简化本发明。当然，这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。
另外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。在本文的整个讨论中，除非另有说明，不同附图中相同或相似的附图标记指代使用相同或相似材料通过相同或相似工艺形成的相同或相似元件。
根据一些实施例，金属-绝缘体-金属(MIM)电容器形成在半导体管芯的后段制程(BEOL)中。通过在半导体管芯的互连结构上方依次形成底部电极、第一高k介电层、中间电极、第二高k介电层和顶部电极来形成MIM电容器。至少底部电极和中间电极形成为具有三层结构，其中三层结构包括第一传导层、第二传导层和夹在之间的第三传导层。第一传导层和第二传导层由第一材料形成，并且第三传导层由与第一材料不同的第二材料形成。在一些实施例中，第三传导层破坏第一材料的柱状晶体结构并降低至少底部电极和中间电极的表面粗糙度。降低的表面粗糙度减轻或避免了由于高表面粗糙度导致的性能退化。
图1-图14示出了在实施例中半导体器件100在制造的各个阶段的的截面图。半导体器件100是集成电路(IC)器件(也称为IC管芯)，具有在后段制程(BEOL)工艺期间形成的集成金属-绝缘体-金属(MIM)电容器。如图1所示，半导体器件100包括衬底101、形成在衬底101中或上的晶体管106、层间电介质(ILD)113、互连结构120和蚀刻停止层123。
衬底101可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，具有p型或n型掺杂剂)或未掺杂。衬底101可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料的层。绝缘层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层提供在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底101的半导体材料包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
晶体管106形成在衬底101的有源区104中/上。有源区104可以是例如突出在衬底101之上的鳍。可以由半导体材料(例如Si或SiGe)形成鳍，并且可以通过例如在衬底101中蚀刻沟槽来形成鳍。可以使用本领域已知和使用的任何合适的方法来形成晶体管106。每个晶体管106可以是例如鳍式场效应晶体管(FinFET)，并且可以包括源/漏区105、栅极电介质102、栅电极103和栅极间隔件107。例如浅沟槽隔离(STI)区域的绝缘区111在衬底101中与晶体管106相邻地形成。注意，FinFET用作非限制性示例。晶体管106可以是其他类型的晶体管，例如平面晶体管。除了晶体管106之外，其他电子元件，例如电阻器、电感器、二极管等，也可以形成在衬底101中/上。图1进一步说明了传导区域109，其用于说明形成在衬底101中/上的任何传导部件。例如，每个传导区域109可以是晶体管106的端子(例如，源/漏区105或栅电极103)、电阻器的端子、电感器的端子、二极管的端子等。注意，在本文的整个描述中，除非另有说明，否则术语“传导(conductive)部件”、“传导区域”或“传导材料”是指导电(electrically conductive)部件、导电区域或导电材料，并且术语“耦合(couple)”或“耦接(coupled)”是指电(electrical)耦合。
仍然参考图1，在衬底101中/上形成电子元件(例如晶体管106)之后，ILD 113形成在衬底101上方围绕晶体管106的栅极结构(例如102/103)。可以由介电材料形成ILD 113，并且可以通过任何合适的方法沉积ILD 113，例如化学气相沉积(CVD)、等离子体增强CVD(PECVD)或可流动CVD(FCVD)。用于ILD 113的合适介电材料包括氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂磷硅玻璃(BPSG)、未掺杂硅玻璃(USG)等。也可以使用通过任何可接受的工艺形成的其他绝缘材料。
接下来，在ILD 113中形成接触插塞115以与传导区域109耦合。可以通过使用光刻和蚀刻技术在ILD 113中蚀刻开口，然后用一种或多种传导材料填充开口来形成接触插塞115。例如，在ILD 113中的开口形成之后，包括诸如氮化钛、氮化钽、钛、钽等的传导材料的阻挡层可以共形地形成以衬在开口的侧壁和底部。可以使用诸如等离子体增强CVD(PECVD)的CVD工艺来形成阻挡层。然而，可以替代地使用其他替代工艺，例如溅射或金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)。在形成阻挡层之后，可以形成诸如铜、钨、金、钴、它们的组合等的传导材料以填充开口以形成接触插塞115。可以执行例如化学机械平坦化(CMP)的平坦化工艺以从ILD 113的上表面去除阻挡层和传导材料的多余部分。
接下来，形成互连结构120以互连形成在衬底101中/上的电子元件以形成功能电路。互连结构120包括多个介电层(例如，117、119、121)和形成在介电层中的传导部件(例如，通孔116和导线118)。介电层117、119和121可以由一种或多种合适的介电材料制成，例如氧化硅、氮化硅、低k介电材料例如掺杂碳的氧化物、极低k介电材料例如多孔碳掺杂二氧化硅、它们的组合等。可以通过合适的工艺例如CVD形成介电层117、119和121，尽管可以使用任何合适的工艺。互连结构120的传导部件(例如，通孔116和导线118)可以使用合适的方法形成，例如镶嵌、双镶嵌等。互连结构120中的介电层的数量和图1中所示的电连接件仅仅是非限制性示例，如本领域技术人员容易理解的。其他数量的介电层和其他电连接件是可能的并且完全旨在包括在本公开的范围内。
接下来，在图1中，蚀刻停止层(ESL)123形成在互连结构120上方。ESL 123由具有与随后形成的传导层125A(参见图2)不同的蚀刻速率的材料形成。在实施例中，ESL 123由使用PECVD的氧化硅形成，尽管可以使用诸如氮化物、氮氧化硅、它们的组合等的其他介电材料以及形成ESL123的替代技术，诸如低压CVD(LPCVD)、物理气相沉积(PVD)等。
接着参考图2，在ESL 123上方形成传导层125A。传导层125A由传导材料形成，例如氮化钛(TiN)、氮化钽(TaN)、钨(W)、硅化钨(WSi)、铂(Pt)、铝(Al)、铜(Cu)等，可以通过PVD、CVD、ALD等适当的方法形成传导层125A。在示例实施例中，传导层125A由使用PVD的TiN形成。在一些实施例中，传导层125A的厚度在约100埃和约1000埃之间。传导层125A的小于100埃的厚度可能太薄而无法形成用于随后形成的MIM电容器的底部电极，而传导层125A的大于1000埃的厚度可能太厚而无法在随后的图案化工艺中图案化。PVD工艺的沉积功率，即在PVD工艺中使用的DC源(或者在双电源PVD工艺的情况下是DC源和RF源)的功率，在约1KW和约30KW之间，在一些实施例中。小于1KW的沉积功率可能不足以将溅射气体点燃成等离子体和/或可能导致沉积速率过慢，而大于30KW的沉积功率可能导致传导层125A的沉积速率太高无法精确控制。
接下来，在图3中，在传导层125A上方形成传导层125B。传导层125B由与传导层125A不同的传导材料形成。传导层125B的示例材料包括钛(Ti)、钽(Ta)、钨(W)等。传导层125B可以具有约5埃和约10埃之间的厚度。可以使用诸如PVD、ALD等合适的沉积方法来形成传导层125B。在示例实施例中，传导层125A由TiN形成，而传导层125B由Ti形成，在这种情况下，传导层125B和传导层125A可以有利地在用于PVD沉积的同一沉积室中形成。
接下来，在图4中，在传导层125B上方形成传导层125C。在所示实施例中，传导层125C由与传导层125A相同的传导材料使用相同的形成方法形成，因此不再赘述。在一些实施例中，传导层125C的厚度在约100埃和约1000埃之间。在一些实施例中，执行PVD工艺以形成传导层125C，且PVD工艺的沉积功率介于约1KW至约30KW之间。
传导层125A、125B和125C形成三层结构125(也称为多层结构125)。在示例实施例中，传导层125A和125B由TiN形成，传导层125B由Ti形成，并且用于三层结构125的材料的组合可以表示为TiN/Ti/TiN。用于多层结构125的材料的其他示例组合包括TaN/Ta/TaN、TaN/Ti/TaN和WSi/W/WSi，其中列出的第一、第二和第三材料对应于传导层125A、125B和125C。
传导层125B夹在传导层125A和125C之间的三层结构125有利地降低了传导层125A和125C的表面粗糙度。例如，与其中三层结构125被替换为厚的、由传导层125A(或125C)的传导材料形成的单一传导层的参考设计相比，传导层125C的表面粗糙度(例如，上表面的)降低。在一些实施例中，例如通过PVD工艺在后段制程(BEOL)工艺域(例如，在低于400℃的温度下)中形成的传导层125A的薄膜具有柱状多晶结构。由于柱状多晶结构中晶粒高度的巨大差异，具有柱状多晶结构的薄膜如果生长到大厚度(例如，几百埃以上)，可能具有高表面粗糙度。例如，用作参考设计(例如，具有约600埃厚度的单个传导层)的均方根(RMS)表面粗糙度可以在约1.8nm和2.0nm之间。三层结构125中的传导层125B破坏传导层125A(和125C)的材料(例如，TiN)的柱状多晶结构，这造成更小的晶粒和更小的高度差。从而降低了传导层125C和125A的表面粗糙度。例如，传导层125C的RMS粗糙度可以在约1.6nm和约1.8nm之间。在一些实施例中，传导层125B被称为***层，并且三层结构125被描述为具有嵌入的***层125B的柱状多晶材料(例如，传导层125A或125C的材料)。在一些实施例中，与传导层125A和125C(其由具有柱状多晶结构的材料形成)不同，传导层125B由具有更平滑的扁平晶粒结构的材料形成。在一些实施例中，传导层125B由具有介于扁平晶粒结构和柱状多晶结构之间的结构的材料形成，但由于其厚度小(例如，小于10埃)，传导层125B不表现出柱状多晶结构的特性。
三层结构125在随后的工艺中被图案化以形成MIM电容器的底部电极。在MIM电容器中，具有高表面粗糙度的电极表面可能会引起电晕效应(例如，高局部电场)，这可能会对MIM电容器的性能【从以下方面来看：MIM电容器中的介电层(参见例如图7的127)的击穿电压(VBD)和时间相关的电介质击穿(TDDB)】产生负面影响。此外，高表面粗糙度可能导致电极与随后形成的介电层(例如，127)之间的弱界面，从而导致例如介电层127的分层。所公开的三层结构125通过破坏传导层125A和125C的柱状多晶结构降低了表面粗糙度，从而减轻或避免了上述性能问题。
接下来，在图5中，三层结构125被图案化以形成底部电极125。在一些实施例中，光刻胶层形成在三层结构125上。使用例如光刻来图案化光刻胶层。然后使用图案化的光刻胶层作为蚀刻掩模执行各向异性蚀刻工艺。各向异性蚀刻工艺可以使用对光刻胶层的材料具有选择性(例如，具有更高蚀刻速率)的蚀刻剂。在各向异性蚀刻工艺之后，三层结构125的剩余部分形成底部电极125。如图5所示，底部电极125覆盖ESL 123的第一部分(例如，图5中的右侧部分)并且暴露ESL 123的第二部分(例如，图5中的左侧部分)。在形成底部电极125之后，通过合适的工艺(例如灰化)去除图案化的光刻胶层。
接下来，在图6中，在底部电极125上方(例如，共形地)形成介电层127。在示例实施例中，介电层127由高k介电材料形成。用于介电层127的示例材料包括HfO2、ZrO2、Al2O3、Ta2O5、TiO2、La2O3、Y2O3、HfSiO4、LaAlO3、SrTiO3、Si3N4、它们的组合等。可以使用诸如CVD、PECVD、ALD等合适的形成方法来形成介电层127。注意，介电层127具有阶梯形截面。介电层127的第一部分(例如，图6中的左侧部分)接触ESL 123的上表面并沿ESL 123的上表面延伸，并且介电层127的第二部分(例如，图6中的右侧部分)接触底部电极125的上表面并沿底部电极125的上表面延伸。
接下来，在图7中，传导层129A、129B和129C在介电层127上方连续形成以形成三层结构129。在所示实施例中，三层结构129与图4的三层结构125相同。换句话说，传导层129A、129B和129C分别与传导层125A、125B和125C相同。三层结构129的材料及形成方法与三层结构125相同或相似，在此不再赘述。
接下来，在图8中，使用例如光刻和蚀刻技术对三层结构129进行图案化以形成中间电极129。细节与上述底部电极125相同或相似，在此不再赘述。注意，中间电极129具有阶梯形截面。中间电极129的第一部分(例如下部)与底部电极125横向相邻，而第二部分(例如上部)在底部电极125的垂直之上(例如上方)。在图8中，介电层127的第一部分(其接触ESL123的上表面并沿ESL 123的上表面延伸)被中间电极129覆盖(例如，完全覆盖)，并且介电层127的第二部分(其接触底部电极125的上表面并沿底部电极125的上表面延伸)被中间电极129部分地暴露。
接下来，在图9中，在中间电极129上方和介电层127的暴露部分上方(例如，共形地)形成介电层131(例如，高k介电材料)。在示例实施例中，介电层131由与介电层127相同的材料使用相同或相似的形成方法形成，在此不再赘述。注意，介电层131的一部分接触中间电极129的上表面和侧壁并沿中间电极129的上表面和侧壁延伸，而介电层131的另一部分接触介电层127的暴露部分并沿介电层127的暴露部分延伸。结果，在一些示例中，介电层127的暴露部分与上覆的介电层131合并以形成介电材料区域(在图9中标记为131/127)，其厚度约为介电层131(或127)的两倍。
接下来，在图10中，在介电层131上方依次形成传导层133A、133B和133C以形成三层结构133。在图示的实施例中，三层结构133与图4的三层结构125的相同。换句话说，传导层133A、133B和133C分别与传导层125A、125B和125C相同。三层结构133的材料及形成方法与三层结构125相同或相似，在此不再赘述。
接下来，在图11中，使用例如光刻和蚀刻技术对三层结构133进行图案化。在所示实施例中，在三层结构133中形成开口134以暴露介电层131，并且三层结构133被分成两个单独的部分，例如：左侧部分133L和右侧部分133R。右侧部分133R具有阶梯形截面并且形成顶部电极133R。在图11的示例中，顶部电极133R的第一部分与中间电极129横向相邻，而顶部电极133R的第二部分在中间电极129的垂直之上(例如，上方)。在所示实施例中，中间电极129的一部分垂直***底部电极125和顶部电极133R的一部分之间。换言之，顶部电极133R的一部分、中间电极129的一部分以及底部电极125的一部分沿同一垂直线垂直堆叠。注意，介电层127和131将底部电极125、中间电极129和顶部电极133R彼此分开。如将在下文更详细讨论的，底部电极125、中间电极129和其间的介电层127形成第一MIM电容器。顶部电极133R、中间电极129和其间的介电层131形成与第一MIM电容器并联耦合的第二MIM电容器。
请注意，在图11中，三层结构133的左侧部分133L不用于形成第二MIM电容器，因此也可以称为伪顶部电极133L。在所示实施例中，左侧部分133L有助于确保在随后的用于形成通孔开口(参见图13中的136A和136B)的蚀刻工艺期间，确保通孔开口具有基本相同的深度。在没有左侧部分133L的情况下，图13中的开口136A可以形成得比开口136B更深，这是由于蚀刻必须蚀刻穿过的不同数量的三层结构。
接下来，在图12中，在顶部电极133R上方形成钝化层135。钝化层135由例如氧化硅、聚合物(例如聚酰亚胺)等的合适的介电材料使用例如CVD、PECVD等的合适的形成方法形成。钝化层135填充开口134(见图11)。在形成钝化层135之后，可以执行诸如CMP的平坦化工艺以实现钝化层135的平坦上表面。
接下来，在图13中，形成开口136(例如，136A和136B)以暴露互连结构120的传导部件。在实施例中，使用光刻和蚀刻技术形成开口136。在图13的示例中，开口136A形成为延伸穿过钝化层135、三层结构133的左侧部分133L、介电层131、中间电极129、介电层127和ESL123。开口136B形成为延伸穿过钝化层135、顶部电极133R、介电层131、介电层127、下电极125和ESL 123。
接下来，在图14中，在开口136中形成一种或多种传导材料以形成通孔137(例如，137A和137B)。通孔137可以通过形成阻挡层来形成开口136的侧壁和底部，然后用传导材料填充开口。细节与上述形成接触插塞115的细节相同或相似，因此在此不再赘述。注意，在图14中，通孔137A接触的侧壁因此电耦合到三层结构133的左侧部分133L和中间电极129。类似地，通孔137B接触的侧壁因此电耦合到、顶部电极133R和底部电极125。
图14进一步示出了半导体器件100的MIM电容器的示例电连、接。例如，通孔137A连接到第一电压源节点(例如，电压源的正端子)，并且通孔137B连接到第二电压源节点(例如，电压源的负端子)。为了便于讨论，在顶部电极133R、中间电极129和底部电极125上显示了“+”符号或“-”符号，以说明它们与电压源的电连接。本领域的技术人员将容易理解其他电连接是可能的。例如，图14中的“+”符号和“-”符号可以互换。因此，在图14的示例中，两个MIM电容器并联耦合在标记为“+”的正极端子和标记为“-”的负极端子之间，如图15所示。
图15示出了在实施例中图14中的MIM电容器的示意图。如图15所示，第一电容器C1和第二电容器C2并联耦合在正端子和负端子之间。第一电容器C1可以对应于由底部电极125、中间电极129和其间的介电层127形成的MIM电容器。第二电容器C2可以对应于由顶部电极133R、中间电极129和其间的介电层131形成的MIM电容器。第一电容C1和第二电容C2的并联形成具有较大电容的等效电容器，该较大电容为第一电容C1和第二电容C2的电容之和。
图16示出了在另一实施例中的半导体器件100A的截面图。半导体器件100A类似于图14的半导体器件100，不过图14中的三层结构133被图16中的单个传导层133S代替。在一些实施例中，图16中的单个传导层133S是由与图14中的传导层133A(或133C)相同的材料形成，并且具有与图14中的三层结构133相同的厚度。换句话说，为了形成图16中的单个传导层133S，图14的三层结构133中的传导层133B不再形成，并且传导层133A的材料(例如，TiN)生长(例如，沉积)到图14的三层结构133的全部厚度。这简化了制造工艺并降低了成本。注意，与在其上形成高k介电材料(例如，127或131)的三层结构125和129不同，在单个传导层133S上方没有形成高k介电材料以形成MIM电容器。因此，虽然单一传导层133S具有比三层结构125和129更高的表面粗糙度，但不会因单一传导层133S的较高表面粗糙度而导致性能损失(例如，VBD和/或TDDB)。
实施例可以取得优势。通过采用三层结构代替用作MIM电容器的电极的单层结构，降低了电极的表面粗糙度。降低的表面粗糙度减轻或避免了VBD和TDDB方面的性能下降。结果，提高了所形成的半导体器件的性能和可靠性。
图17示出了根据一些实施例的制造半导体器件的方法1000的流程图。应当理解，图17所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、移除、替换、重新排列或重复如图17所示的各种步骤。
参考图17，在框1010，在衬底上方形成晶体管。在方框1020，在衬底上方形成蚀刻停止层。在框1030，金属-绝缘体-金属(MIM)电容器位于蚀刻停止层上方，包括：在蚀刻停止层上方形成底部电极，其中底部电极具有分层结构并且包括第一传导层、第二传导层和其之间的第三传导层，第一传导层和第二传导层由第一传导材料形成，第三传导层由不同于第一传导材料的第二传导材料形成，其中底部电极形成为覆盖蚀刻停止层的第一部分并暴露蚀刻停止层的第二部分；在蚀刻停止层的第二部分上方和底部电极上方形成第一介电层；在第一介电层上方形成中间电极，其中中间电极具有分层结构，其中中间电极形成为覆盖第一介电层的第一部分并暴露第一介电层的第二部分；在第一介电层的第二部分上方和中间电极上方形成第二介电层；以及在第二介电层上方形成顶部电极，其中顶部电极形成为覆盖第二介电层的第一部分并暴露第二介电层的第二部分。
在实施例中，一种半导体器件包括：衬底；衬底上方的互连结构；互连结构上方的蚀刻停止层；以及位于蚀刻停止层上方的金属-绝缘体-金属(MIM)电容器，包括：沿着蚀刻停止层延伸的底部电极，其中底部电极具有分层结构，其包括第一传导层、第二传导层和位于第一传导层和第二传导层之间的第三传导层，其中第一传导层和第二传导层包括第一材料，第三传导层包括不同于第一材料的第二材料；底部电极上方的第一介电层；第一介电层上方的中间电极，其中中间电极具有分层结构；中间电极上方的第二介电层；以及第二介电层上方的顶部电极。在实施例中，顶部电极具有分层结构。在实施例中，中间电极具有阶梯形截面。在实施例中，第一介电层具有接触蚀刻停止层并沿蚀刻停止层延伸的第一部分，并且具有接触底部电极的远离衬底的上表面并沿底部电极的远离衬底的上表面延伸的第二部分。在实施例中，中间电极具有与底部电极横向相邻的第一部分，并且具有在底部电极垂直之上的第二部分。在实施例中，中间电极的第一部分的面向衬底的下表面比底部电极的面向衬底的下表面离衬底更远。在实施例中，第二介电层具有接触中间电极的远离衬底的上表面并沿中间电极的远离衬底的上表面延伸的第一部分，并且具有接触第一介电层并沿着第一介电层延伸的第二部分。在实施例中，半导体器件还包括在顶部电极上方的第三介电层，其中第三介电层接触第二介电层的第一部分，其中第二介电层的第二部分通过顶部电极与第三介电层隔开。在实施例中，顶部电极具有与中间电极的第二部分横向相邻的第一部分，并且具有位于中间电极的第二部分垂直之上的第二部分。在实施例中，半导体器件还包括：第一通孔，延伸穿过中间电极，其中第一通孔的侧壁接触中间电极；第二通孔延伸，延伸穿过顶部电极和底部电极，其中第二通孔的侧壁接触顶部电极和底部电极。在实施例中，其中第一材料是具有柱状多晶结构的传导材料。
在实施例中，一种半导体器件包括：具有晶体管的衬底；衬底上方的蚀刻停止层；以及位于蚀刻停止层上方的金属-绝缘体-金属(MIM)电容器，包括：位于蚀刻停止层上方的底部电极，其中底部电极覆盖蚀刻停止层的第一部分并暴露蚀刻停止层的第二部分，其中底部电极具有分层结构，包括：第一传导材料的第一层；第一传导材料的第二层；不同于第一传导材料的第二传导材料的第三层，其中第三层位于第一层和第二层之间；位于底部电极和蚀刻停止层的第二部分上方的第一介电层；位于第一介电层上方的中间电极，其中中间电极具有与底部电极相同的分层结构；位于中间电极和第一介电层上方的第二介电层；以及为预备第二介电层上方的顶部电极。在实施例中，中间电极覆盖第一介电层的第一部分并暴露第一介电层的第二部分。在实施例中，顶部电极覆盖第二介电层的第一部分并暴露第二介电层的第二部分。在实施例中，中间电极***在第一介电层的第一部分和第二介电层的第一部分之间，其中第一介电层的第二部分接触第二介电层的第二部分并沿第二介电层的第二部分延伸。在实施例中，底部电极和顶部电极配置为电耦合到第一电压供应节点，并且中间电极配置为电耦合到第二电压供应节点。
在实施例中，形成半导体器件的方法包括：在衬底上方形成晶体管；在衬底上方形成蚀刻停止层；在蚀刻停止层上方形成金属-绝缘体-金属(MIM)电容器，包括：在蚀刻停止层上方形成底部电极，其中底部电极具有分层结构并且包括第一传导层、第二传导层，以及位于之间的第三传导层，其中第一传导层与第二传导层由第一传导材料形成，第三传导层由不同于第一传导材料的第二传导材料形成，其中底部电极为形成为覆盖蚀刻停止层的第一部分并暴露蚀刻停止层的第二部分；在蚀刻停止层的第二部分和底部电极上方形成第一介电层；在第一介电层上方形成中间电极，其中中间电极具有分层结构，其中中间电极形成为覆盖第一介电层的第一部分并暴露第一介电层的第二部分；在第一介电层的第二部分上方和中间电极上方形成第二介电层；以及在第二介电层上方形成顶部电极，其中顶部电极形成为覆盖第二介电层的第一部分并暴露第二介电层的第二部分。在实施例中，第一传导材料具有柱状多晶结构。在实施例中，中间电极形成为具有第一阶梯形截面，而顶部电极形成为具有第二阶梯形截面。在实施例中，该方法还包括：形成延伸穿过第一介电层、第二介电层和中间电极的第一通孔；以及形成延伸穿过第一介电层、第二介电层、底部电极和顶部电极的第二通孔。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
互连结构，位于所述衬底上方；
蚀刻停止层，位于所述互连结构上方；和
金属-绝缘体-金属(MIM)电容器，位于所述蚀刻停止层上方，包括：
底部电极，沿着所述蚀刻停止层延伸，其中所述底部电极具有分层结构，所述分层结构包括第一传导层、第二传导层以及位于所述第一传导层和所述第二传导层之间的第三传导层，其中所述第一传导层和所述第二传导层包括第一材料，并且所述第三传导层包括不同于所述第一材料的第二材料；
第一介电层，位于所述底部电极上方；
中间电极，位于所述第一介电层上方，其中所述中间电极具有所述分层结构；
第二介电层，位于所述中间电极上方；和
顶部电极，位于所述第二介电层上方。
2.根据权利要求1所述的半导体器件，其中，所述顶部电极具有所述分层结构。
3.根据权利要求1所述的半导体器件，其中，所述中间电极具有阶梯形截面。
4.根据权利要求1所述的半导体器件，其中，所述第一介电层具有接触所述蚀刻停止层并沿所述蚀刻停止层延伸的第一部分，并且具有接触所述底部电极的远离所述衬底的上表面并沿所述底部电极的远离所述衬底的所述上表面延伸的第二部分。
5.根据权利要求4所述的半导体器件，其中，所述中间电极具有与所述底部电极横向相邻的第一部分，并且具有在所述底部电极的垂直之上的第二部分。
6.根据权利要求5所述的半导体器件，其中，所述中间电极的所述第一部分的面向所述衬底的下表面比所述底部电极的面向所述衬底的下表面离所述衬底更远。
7.根据权利要求5所述的半导体器件，其中所述第二介电层具有接触所述中间电极的远离所述衬底的上表面并沿所述中间电极的远离所述衬底的所述上表面延伸的第一部分，并且具有接触所述第一介电层并且沿所述第一介电层延伸的第二部分。
8.根据权利要求7所述的半导体器件，还包括位于所述顶部电极上方的第三介电层，其中所述第三介电层接触所述第二介电层的所述第一部分，其中所述第二介电层的所述第二部分通过所述顶部电极与所述第三介电层隔开。
9.一种半导体器件，包括：
衬底，具有晶体管；
蚀刻停止层，位于所述衬底上方；和
金属-绝缘体-金属(MIM)电容器，位于所述蚀刻停止层上方，包括：
底部电极，位于所述蚀刻停止层上方，其中所述底部电极覆盖所述蚀刻停止层的第一部分并暴露所述蚀刻停止层的第二部分，其中所述底部电极具有分层结构，包括：
第一传导材料的第一层；
所述第一传导材料的第二层；和
不同于所述第一传导材料的第二传导材料的第三层，其中所述第三层位于所述第一层和所述第二层之间；
第一介电层，位于所述底部电极和所述蚀刻停止层的所述第二部分上方；
中间电极，位于所述第一介电层上方，其中所述中间电极具有与所述底部电极相同的分层结构；
第二介电层，位于所述中间电极和所述第一介电层上方；和
顶部电极，位于所述第二介电层上方。
10.一种形成半导体器件的方法，所述方法包括：
在衬底上方形成晶体管；
在所述衬底上方形成蚀刻停止层；和
在所述蚀刻停止层上方形成金属-绝缘体-金属(MIM)电容器，包括：
在所述蚀刻停止层上方形成底部电极，其中所述底部电极具有分层结构并且包括第一传导层、第二传导层和位于之间的第三传导层，其中所述第一传导层和所述第二传导层由第一传导材料形成，并且所述第三传导层由不同于所述第一传导材料的第二传导材料形成，其中所述底部电极形成为覆盖所述蚀刻停止层的第一部分并暴露所述蚀刻停止层的第二部分；
在所述蚀刻停止层的所述第二部分和所述底部电极上方形成第一介电层；
在所述第一介电层上方形成中间电极，其中所述中间电极具有所述分层结构，其中所述中间电极形成为覆盖所述第一介电层的第一部分并暴露所述第一介电层的第二部分；
在所述第一介电层的所述第二部分上方和所述中间电极上方形成第二介电层；和
在所述第二介电层上方形成顶部电极，其中所述顶部电极形成为覆盖所述第二介电层的第一部分并暴露所述第二介电层的第二部分。
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