TW202232493A - 非揮發性記憶體電路與執行編程運作的方法 - Google Patents

非揮發性記憶體電路與執行編程運作的方法 Download PDF

Info

Publication number
TW202232493A
TW202232493A TW110126844A TW110126844A TW202232493A TW 202232493 A TW202232493 A TW 202232493A TW 110126844 A TW110126844 A TW 110126844A TW 110126844 A TW110126844 A TW 110126844A TW 202232493 A TW202232493 A TW 202232493A
Authority
TW
Taiwan
Prior art keywords
signal
voltage
high voltage
power switch
group
Prior art date
Application number
TW110126844A
Other languages
English (en)
Other versions
TWI769894B (zh
Inventor
李谷桓
洪哲民
池育德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Application granted granted Critical
Publication of TWI769894B publication Critical patent/TWI769894B/zh
Publication of TW202232493A publication Critical patent/TW202232493A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

記憶體電路包含第一非揮發性記憶體裝置組、第一解碼器群組、對應於第一解碼器群組的第一高壓驅動器群組以及第一高壓電力開關群組。第一高壓電力開關耦接於第一高壓驅動器群組的每個高壓驅動器，而每個解碼器用於產生與第一非揮發性記憶體裝置組的行對應的賦能訊號。回應於第一高壓電力開關的電力訊號和對應的解碼器的賦能訊號，每個高壓驅動器用於輸出高壓啟動訊號至第一非揮發性記憶體裝置組對應的行。

Description

非揮發性記憶體電路與方法
無
積體電路(IC)有時包括非揮發性記憶體(NVM)，當IC斷電時非揮發性記憶體中的數據不會遺失。在某些非揮發性記憶體應用中，一次性寫入記憶體(OTP)元件被設計為具有初始邏輯狀態，此初始邏輯狀態能夠在編程操作中不可逆地切換。一種一次性寫入記憶體包括反熔絲位元，且反熔絲位元通過連接到其他電路元件的介電材料層(氧化物等)集成到IC中。為了編程反熔絲位元，編程電場被跨越地施加於介電質材料層以持續性地改變(例如使崩潰)介電質材料，從而減小介電質材料層的電阻。一般來說，為了確定反熔絲位元的狀態，會在介電材料層上跨越施加比編程電壓低的讀取電壓，並讀取從而產生的電流。
無
本揭示文件提供多個不同的實施例與示例，用於實現所提供標的之不同的特徵。為使本揭示文件易於理解，將於下文中描述元件、數值、操作、材料、配置等的具體例子。當然，這些僅為舉例，並非意圖用於限制。其他元件、數值、操作、材料、配置等是可以被考慮的。舉例來說，在下面的敘述中，第一特徵形成於第二特徵上或上方可包含第一和第二特徵是以直接接觸形成的實施例，並且還可以包含附加特徵可能在第一和第二特徵之間形成的實施例，使得第一和第二特徵可以不直接接觸。除此之外，本揭示文件可能在各種示例中重複參考數字和/或字母。其重複是為了簡單和清楚的目的，並且其本身不影響所討論的各種實施例和/或配置之間的關係。
此外，以下的空間相對位置術語，例如之下、下方、較低、上方、之上等，可能在本文中被使用，以便於描述一個元件或特徵與另一個元件或特徵如圖式所繪示的關係。除附圖中描繪的方向之外，空間相對位置術語還包含裝置在使用中或操作中的不同方向。該裝置可以設置於其他方向(旋轉90度或在其他方向上)，而本文使用的空間相對位置術語同樣可以用相應的方式解釋。
在各種實施例中，一種記憶體電路包含雙路徑、階層式配置，用於在編程操作和讀取操作期間分配高壓準位，使得與裝置驅動電路相鄰的未選擇的非揮發性記憶體裝置組接收帶有低電壓或接地電壓準位的對應啟動訊號。與相鄰的非揮發性記憶體的方法相比，在相鄰的被選擇組的編程操作和讀取操作期間未選擇的組接收編程電壓和讀取電壓，非揮發性記憶體裝置漏電流等級降低，從而降低電力消耗和高電壓壓力，進一步改善非揮發性記憶體裝置的可靠性。
在一些實施例中，雙路徑、階層式配置包含高壓電力開關和高壓驅動器。透過偵測高壓準位抑或依據延遲電路，高壓電力開關和高壓驅動器用於透過將接地訊號從接地電壓準位切換至中間電壓準位以產生高壓啟動訊號。與不包含將接地訊號從接地電壓準位切換到中間電壓準位的方法相比，高壓驅動器能夠包含較少的疊接電晶體，進而減少了面積要求。
在一些實施例中，高壓電力開關用於偵測高壓準位的雙路徑、階層式配置包含回授配置進而在非揮發性記憶體裝置的編程操作期間放電時間得以被控制。與不包含偵測高壓準位以控制放電時間的方法相比，前述實施例能夠減少所需電力和避免後續操作中的殘餘電壓損壞。
第1A圖和第1B圖是根據一些實施例的記憶體電路100。第1A圖是在由x軸和y軸表示的x-y平面中記憶體電路100的布局的非侷限性示例。而第1B圖是記憶體電路 100的示意圖。
第1A圖和第1B圖兩者都為了說明方便而簡化。在各種實施例中，記憶體電路100還包含除了標示在第1A圖和第1B圖中的元件以外的各種元件，或者記憶體電路100以其他方式配置，以執行後述的操作。
如第 1A圖所示，記憶體電路100 是一個積體電路(IC) ，且包含記憶體分區100A~100D、位元線(BL)驅動器100BL、全域高壓開關電路100HV以及功能電路100F。每個記憶體分區100A~100D包含與驅動電路110AC相鄰的記憶體組100U和記憶體組110D。在一些實施例中，驅動電路110AC也被稱為啟動電路110AC。每個記憶體組100U和記憶體組110D包含陣列110AR和位元線選擇電路110BS，而每個驅動電路110AC包含組解碼電路110DC。
記憶體分區(如記憶體100A~100D)是一部分的記憶體電路100，且包含非揮發性記憶體裝置子集(未繪示於第1A圖)以及用於在編程操作和讀取操作時選擇性地存取非揮發性記憶體裝置子集的周邊電路。在一些實施例中，記憶體電路100還包含總數大於四或小於四的記憶體分區。
位元線驅動器100BL是一種電子電路，且用於控制(例如產生一或多個控制訊號)對於一或多個電子路徑(如位元線)的存取，前述一或多個電子路徑連接到每個記憶體分區100A~100D對應的記憶體組110U或記憶體組110D的每個非揮發性記憶體裝置。在一些實例中，位元線驅動器100BL包含偵測電路(未繪示)，例如感測放大器，偵測電路用於決定從被選擇的非揮發性記憶體裝置接收的一或多個訊號的絕對和/或相對電壓和/或電流準位。
全域高壓開關電路100HV是用於輸出高壓電力訊號的電子電路，其中每個高壓電力訊號帶有對應於非揮發性記憶體裝置的編程操作的電壓準位VPP(未繪示於第1圖)和對應於非揮發性記憶體裝置的讀取操作的電壓準位VRD，電壓準位VPP的值大於電壓準位VRD的值。如下關於第1B圖的進一步討論，全域高壓開關電路100HV包含第一和第二全域高壓電力開關(未繪示於第1A圖)，每個全域高壓電力開關用於輸出帶有電壓準位VPP和電壓準位VRD的高壓電力訊號至每個記憶體分區100A~100D中對應的記憶體組100U或記憶體組110D。
功能電路100F是用於控制在每個記憶體分區100A~100D的一些或全部的編程操作和讀取操作的電子電路，例如藉由產生和/或輸出一或多個控制訊號和/或賦能訊號。在一些實施例中，功能電路100F包含控制電路(未繪示)。在各種實施例中，功能電路100F包含一或多個用於與記憶體分區100A~100D接合的類比電路，以使資料被編程進一或多個非揮發性記憶體裝置，和/或以在一或多個電路操作中，使用從一或多個非揮發性記憶體裝置接收的資料。在一些實施例中，功能電路100F包含一或多個全域位址解碼或預解碼電路(未繪示在第1A圖)，前述全域位址解碼或預解碼電路用於輸出一或多個位址訊號(如第1B圖的位址訊號100AD)至每個記憶體分區100A~100D的啟動電路110AC。
每個驅動電路110AC是包含對應的組解碼電路110DC的電子電路，用於接收一或多個位址訊號和產生賦能訊號，其中賦能訊號對應於由一或多個位址訊號確定的相鄰的非揮發性記憶體裝置子集。在一些實施例中，多個相鄰的非揮發性記憶體裝置子集對應到非揮發性記憶體裝置構成的多行。在一些實施例中，每個組解碼電路110DC用於產生的賦能訊號為互補的一對賦能訊號。如下關於第1A圖~第1B圖和第3A圖~第3B圖的進一步討論，在各種實施例中每個組解碼電路110DC用於產生賦能訊號，其中每個賦能訊號對應到相應的記憶體分區100A~100D的相鄰的記憶體組100U和110D的其中之一或全部。
每個驅動電路110AC包含對應的訊號產生電路(未繪示在第1A圖)。訊號產生電路用於響應於對應的賦能訊號產生啟動訊號，且用於輸出啟動訊號至對應的記憶體分區100A~100D中相鄰的記憶體組110U和110D。如下關於第1B圖的進一步討論，每個驅動電路110AC包含對應於相鄰的記憶體組110U的一個高壓電力開關和多個高壓驅動器，且包含對應於相鄰的記憶體組110D的一個高壓電力開關和多個高壓驅動器。每個驅動電路110AC進而用於響應於對應的賦能訊號輸出第一高壓啟動訊號群組至相鄰的記憶體組110U和接收自對應的高壓電力開關來的第一電力訊號，每個驅動電路110AC也響應於對應的賦能訊號輸出第二高壓啟動訊號群組至相鄰的記憶體組110D和接收自對應的高壓電力開關來的第二電力訊號。
每個記憶體組110U和110D包含對應的位元線選擇電路110BS，且位元線選擇電路110BS用於響應於位元線驅動器100BL(如根據一或多條位元線的控制訊號)選擇性存取耦接至對應的陣列110AR中多個相鄰的非揮發記憶體裝置子集的一或多個位元線(未繪示)。在一些實施例中，多個相鄰的非揮發性記憶體裝置子集對應到非揮發性記憶體裝置構成的多列。
每個記憶體組110U和110D包含對應的陣列110AR，其中陣列110AR包含非發性記憶體裝置112。如下關於第1B圖的進一步討論，非發性記憶體裝置112用於由具有上述組態的相鄰的位元線選擇電路110BS和相鄰的驅動電路110AC在編程操作和讀取操作中進行存取。
非揮發性記憶體裝置112是一個電子、機電、電磁或用於儲存由邏輯狀態表示的位元資料的其他裝置。非揮發性記憶體裝置112中的至少一個邏輯狀態能夠在寫入操作中被編程和在讀取操作中被偵測。在一些實施例中，一個邏輯狀態對應到儲存在給定的非揮發性記憶體裝置112中的一個電荷的電壓準位。在一些實施例中，一個邏輯狀態對應到一個物理特性，如給定的非揮發性記憶體裝置112中的原件的電阻、磁性取向。
在各種實施例中，非揮發性記憶體裝置112包含一或多個一次性寫入記憶體裝置，例如電子保險絲(eFuse)或反熔絲裝置、快取記憶體裝置、隨機存取記憶體裝置、電阻式隨機存取記憶體裝置、強介電體隨機存取記憶體裝置、磁阻式隨機存取記憶體裝置、可抹除可程式化唯讀記憶體裝置、電子可抹除可程式化唯讀記憶體裝置等。在一些實施例中，非揮發性記憶體裝置112是一個一次性寫入記憶體裝置，且包含配合以下第2圖所討論的一或多個一次性寫入記憶體裝置200。
如第1B圖所示，記憶體電路100的示意圖包含單個記憶體分區100A的代表性特徵，而在記憶體分區100A中則包含由記憶體組100U、記憶體組100D以及驅動電路110AC的對應多個實例的每一者構成的部分的代表性特徵。每個記憶體組100U和100D的實例包含對應的陣列110AR的實例，其中陣列110AR的實例包含多個相鄰的非揮發性記憶體裝置112子集，每個相鄰的子集在第1B圖中被表示為非揮發性記憶體裝置112的單個實例。在一些實施例中，每個相鄰的非揮發性記憶體裝置112子集對應到給定的陣列110AR中非揮發性記憶體裝置112構成的行。為清楚起見，位元線驅動器100BL、多個位元線選擇電路110BS和多個位元線未繪示於第1B圖中。
功能電路100F包含一個全域解碼器(未繪示)耦接於對應於記憶體分區100A~100D的驅動電路110AC的每個實例。全域高壓開關電路100HV包含全域高壓電力開關HVSU和HVSD，全域高壓電力開關HVSU和HVSD的每一者耦接於驅動電路110AC的每個實例。
兩個或多個電路元件可以是透過兩個或多個電路元件之間的一或多個直接訊號連接和/或一或多個間接訊號連接來互相耦接，其中間接訊號連接包含一或多個邏輯裝置，如反向器或邏輯閘。在一些實例中，兩個或多個耦接電路元件之間的訊號通訊能夠被一個或多個邏輯裝置修改，例如反向或有條件的。
每個驅動電路110AC的實例包含耦接於全域高壓電力開關HVSU的一個高壓電力開關HVPSU以及耦接於全域高壓電力開關HVSD的一個高壓電力開關HVPSD。每個高壓電力開關HVPSU的實例從而用於接收從全域高壓電力開關HVSU來的高壓電力訊號HVU，且每個高壓電力開關HVPSD的實例從而用於接收從全域高壓電力開關HVSD來的高壓電力訊號HVD。
每個驅動器電路110AC部分包含相應的組解碼電路110DC部分，其中組解碼電路110DC部分耦接到全域解碼器以及每個記憶體組110U和110D中對應的相鄰非揮發性記憶體裝置112子集。每個驅動電路110AC部分還包含高壓驅動器HVDR的兩個實例。高壓驅動器HVDR的一個實例是耦接到高壓電力開關HVPSU、組解碼電路110DC部分以及記憶體組110U的相鄰非揮發性記憶體裝置112子集。高壓驅動器HVDR的另一實例是耦接到高壓電力開關HVPSD、組解碼電路110DC部分以及記憶體組110D的相鄰非揮發性記憶體裝置112子集。
每個組解碼電路110DC部分從而用於從全域解碼器接收一或多個位址訊號100AD。對應於記憶體組110U的高壓驅動器HVDR的每個實例，從而用於接收從高壓電力開關HVPSU來的電力訊號PSU和接地訊號AGU，以及用於接收從組解碼電路110DC部分來的賦能訊號ENU。對應於記憶體組110D的高壓驅動器HVDR的每個實例，從而用於接收從高壓電力開關HVPSD來的電力訊號PSD和接地訊號AGD，以及用於接收從組解碼電路110DC部分來的賦能訊號END。
記憶體組100U中的每個非揮發性記憶體裝置112子集從而用於接收來自對應的組解碼電路110DC部分的啟動訊號WLRU和從對應的高壓驅動器HVDR來的高壓啟動訊號WLPU，而記憶體組100D中的每個非揮發性記憶體裝置112子集從而用於接收來自對應的組解碼電路110DC部分的啟動訊號WLRD和從對應的高壓驅動器HVDR來的高壓啟動訊號WLPD。
每個全域高壓電力開關HVSU和HVSD是電子電路，並包含至少一個開關裝置(未繪示於第1B圖)，且用於產生高壓電力訊號HVU或HVD，其中高壓電力訊號HVU或HVD具有分別對應到非揮發性記憶體裝置112的編程操作和讀取操作的電壓準位VPP和VRD。在各種實施例中，每個全域高壓電力開關HVSU和HVSD用於輸出對應的高壓電力訊號HVU或HVD，其中高壓電力訊號HVD或HVD具有相對於接地準位之正極性抑或負極性。
運作上，全域高壓電力開關HVSU用於響應第一賦能訊號(未繪示)產生具有電壓準位VPP的高壓電力訊號HVU，其中第一賦能訊號用於指示編程操作正在其中一個記憶體組110U的非揮發性記憶體裝置中執行，否則產生帶有電壓準位VRD的高壓電力訊號HVU。全域高壓電力開關HVSD用於響應第二賦能訊號(未繪示)產生帶有電壓準位VPP高壓電力訊號HVD，其中第二賦能訊號用於指示編程操作正在其中一個記憶體組110D中的非揮發性記憶體裝置中執行，否則產生帶有電壓準位VRD的高壓電力訊號HVD。在一些實施例中，第一和第二賦能訊號是從功能電路100F所接收。
在一些實施例中，全域高壓電力開關HVSU和HVSD是同一個全域高壓電力開關，且用於產生為同一個高壓電力訊號的高壓電力訊號HVU和HVD。前述同一個高壓電力訊號響應於單個賦能訊號(例如從功能電路100F接收)而具有一電壓準位VPP，其中前述單個賦能訊號用於指示編程操作正在其中一個記憶體組110U或110D的非揮發性記憶體裝置中執行，否則前述同一個高壓電力訊號具有電壓準位VRD。
在一些實施例中，每個全域高壓電力開關HVSU和HVSD用於產生具有介於3~8V之電壓準位VPP的對應高壓電力訊號HVU或HVD。在一些實施例中，每個全域高壓電力開關HVSU和HVSD用於產生具有介於4~6V之電壓準位VPP的對應高壓電力訊號HVU或HVD。在一些實施例中，每個全域高壓電力開關HVSU和HVSD用於產生具有約4.8V之電壓準位VPP的對應高壓電力訊號HVU或HVD。
在一些實施例中，每個全域高壓電力開關HVSU和HVSD用於產生具有介於0.8~3V之電壓準位VRD的對應高壓電力訊號HVU或HVD。在一些實施例中，每個全域高壓電力開關HVSU和HVSD用於產生具有介於1~1.8V之電壓準位VRD的對應高壓電力訊號HVU或HVD。在一些實施例中，每個全域高壓電力開關HVSU和HVSD用於產生具有約1.35V之電壓準位VRD的對應高壓電力訊號HVU或HVD。
在一些實施例中，全域高壓電力開關HVSU和/或HVSD包含一個全域高壓電力開關750，以下將配合第7A圖~第7C圖進一步討論。
高壓電力開關HVPSU和HVPSD的每個實例都是一種電子電路，包含至少一個開關裝置(第1B圖中未繪示)，並用於接收相應的高壓電力訊號HVU或HVD、中間電壓電力訊號、低壓電力訊號與高壓賦能訊號(第1B圖中未繪示)，並響應於高壓賦能訊號而產生具有第一或第二對的電壓準位之一的對應的電力/接地訊號PSU/AGU或PSD/AGD。
中間電壓電力訊號是具有介於電壓準位VPP和接地電壓準位之間的預定中間電壓準位的電力訊號。在一些實施例中，預定的中間電壓準位介於電壓準位VPP和VRD之間。在一些實施例中，電壓準位VPP和預定中間電壓準位之間的差值用於避免使高壓驅動器HVDR中的電晶體過壓，如下面參考第4圖討論的高壓驅動器400的電晶體P1、P2、N4和N5。
在一些實施例中，預定的中間電壓準位具有在2.5V至3V範圍內的電壓值。在一些實施例中，預定的中間電壓準位大約等於2.7V。
低壓電力訊號訊號是具有介於電壓準位VRD和接地電壓準位之間的預定低壓電壓準位的電力訊號。在一些實施例中，低壓電力訊號是記憶體電路100的電力供應電壓。在一些實施例中，預定低壓電壓準位對應於記憶體電路100各種訊號(例如賦能訊號)的高邏輯狀態，而接地電壓準位對應各種訊號的低邏輯狀態。
在一些實施例中，預定低壓準位具有介於0.8V至1.8V內的電壓值。 在一些實施例中，預定低壓電壓準位大約等於1.2V。
高壓賦能訊號用於在對應的記憶體組110U或110D中沒有非揮發性記憶體裝置112正於編程或讀取操作中被存取時具有第一邏輯狀態，且在對應的記憶體組110U或110D中有非揮發性記憶體裝置112正於編程或讀取操作中被存取時具有第二邏輯狀態。在一些實施例中，高壓賦能訊號是從功能電路100F接收。
運作上，響應於帶有第一邏輯狀態的高壓賦能訊號，高壓電力開關HVPSU和HVPSD的每個實例用於產生具有低壓電力訊號的電壓準位的對應的電力訊號PSU和PSD以及具有接地電壓準位的對應接地訊號AGU或AGD。響應於具有第二邏輯狀態高壓賦能訊號，高壓電力開關HVPSU和HVPSD的每個實例用於產生具有對應的高壓電力訊號HVU或HVD的電壓準位VPP或VRD的電力訊號PSU或PSD。
響應於帶有第二邏輯狀態的高壓賦能訊號，高壓電力開關HVPSU和HVPSD的每個實例用於進一步根據對應的高壓電力訊號HVU或HVD的電壓準位產生具有接地電壓準位或中間電壓電力訊號的電壓準位的接地訊號AGU或AGD。當對應的高壓電力訊號HVU或HVD具有電壓準位VPP時，高壓電力開關HVPSU和HVPSD的每個實例用於產生具有中間電壓電力訊號的電壓準位的對應接地訊號AGU或AGD，而當對應的高壓電力訊號HVU或HVD帶有電壓準位VRD時，接地訊號AGU或AGD具有接地電壓準位。
在一些實施例中，高壓電力開關HVPSU和/或HVPSD包含偵測電路，偵測電路用於根據偵測到相應的高壓電力訊號HVU或HVD的電壓準位，而控制相應的接地訊號AGU或AGD的產生。在一些實施例中，高壓電力開關HVPSU和/或HVPSD包含下面配合第5A圖和第5B圖討論的高壓電力開關500或下面配合第7A圖~第7C圖討論的高壓電力開關700。
在一些實施例中，高壓電力開關HVPSU和/或HVPSD包含延遲和準位偏移電路，且用於根據高壓賦能訊號和一個或多個額外訊號來控制對應的接地訊號AGU或AGD的產生。在一些實施例中，高壓電力開關HVPSU和/或HVPSD包含下面配合第6A圖和第6B圖討論的高壓電力開關600。
組解碼電路110DC是一種電子電路，其中每個部分包含一個或多個邏輯閘(未繪示)，該一或多個邏輯閘用於響應於位址訊號100AD而產生對應的賦能訊號ENU和END。每個組解碼電路110DC部分用於產生具有多種邏輯狀態的對應的賦能訊號ENU和END，該多種邏輯狀態用於在編程和讀取操作中啟動由位址訊號100AD定義的對應非揮發性記憶體裝置112子集。在一些實施例中，每個組解碼電路110DC部分用於產生為互補對的對應的賦能訊號ENU和END，每對在第1B圖中被表示為賦能訊號ENU或END。
在第1B圖所示的實施例中，每個組解碼電路110DC部分用於產生啟動訊號WLRU並輸出至記憶體組110U相應的非揮發性記憶體裝置112子集，且用於產生啟動訊號WLRU並輸出至記憶體組110D相應的非揮發性記憶體裝置112子集。每個組解碼電路110DC部分用於輸出每一者皆具有多種邏輯狀態的啟動訊號WLRU和WLRD，啟動訊號WLRU和WLRD的多種邏輯狀態用於分別根據賦能訊號ENU和END的邏輯狀態在編程和讀取操作中啟動對應的非揮發性記憶體裝置112子集。在一些實施例中，每個組解碼電路110DC部分用於產生並輸出的啟動訊號WLRU與賦能訊號ENU的部分或全部為同一訊號，且用於產生並輸出的啟動訊號WLRD與賦能訊號END的部分或全部為同一訊號。
在一些實施例中，每個驅動電路110AC包含另行配置的多個組解碼電路110DC部分，用於在編程和讀取操作中啟動由位址訊號100AD定義的對應的非揮發性記憶體裝置112子集，例如藉由包含一個耦接在每個記憶體解碼電路110DC部分與相應的多個非揮發性記憶體裝置112子集之間的緩衝器和/或反向器(未繪示)，緩衝器和/或反向器用於響應賦能訊號ENU或END分別產生相應的啟動訊號WLRU或WLRD。
在一些實施例中，每個組解碼電路110DC部分包含單個解碼器，單個解碼器根據用於定義在編程和讀取操作中被啟動的任一個相鄰非揮發性記憶體裝置112子集的位址訊號100AD，產生為同一個賦能訊號的賦能訊號ENU和END，並且產生為同一個啟動訊號的啟動訊號WLRU和WLRD。在一些實施例中，每個組解碼電路110DC部分包含下面配合第3A圖討論的解碼電路300A。
在一些實施例中，每個組解碼電路110DC部分包含第一解碼器，第一解碼器用於根據在編程與讀取操作中用於定義相鄰記憶體組100U中被啟動的非揮發性記憶體裝置112子集的地址訊號100AD產生賦能訊號ENU和啟動訊號WLRU，和且包含第二解碼器用於根據在編程與讀取操作中用於定義相鄰記憶體組100D中被啟動的非揮發性記憶體裝置112子集的地址訊號100AD產生賦能訊號END和啟動訊號WLRD。
高壓驅動器HVDR的每個實例是包含多個電晶體(第1B圖中未繪示)的電子電路，多個電晶體響應於對應的賦能訊號ENU和電力/接地訊號PSU/AGU，或響應於賦能訊號END和電力/接地訊號PSD/AGD，用於產生並輸出高壓啟動訊號WLPU或WLPD。
響應於帶有用於在編程或讀取操作下使對應的非揮發性記憶體裝置112子集啟動的邏輯狀態的賦能訊號ENU或END，高壓驅動器HVDR的每個實例用於產生具有對應的電力訊號PSU或PSD的電壓準位的高壓啟動訊號WLPU或WLPD，否則產生具有接地電壓準位的對應高壓啟動訊號WLPU或WLPD。
在一些實施例中，高壓驅動器HVDR包含下面配合第4圖討論的高壓驅動器400。
如上所述，高壓電力開關HVPSU和HVPSD的每個實例用於輸出的相應電力訊號PSU或PSD，會響應於在對應的記憶體組110U或110D中的非揮發性記憶體裝置112上執行的編程操作而具有電壓準位VPP，會響應於在對應的記憶體組110U或110D中的非揮發性記憶體裝置112上執行的讀取操作而具有電壓準位VRD，否則會具有低壓電力訊號的電壓準位。
在每個組解碼電路110DC部分用於產生為相同的賦能訊號的賦能訊號ENU和END的實施例中，高壓驅動器的每個實例從而用於輸出的對應高壓啟動訊號WLPU或WLPD，會響應於在相鄰於驅動電路110AC的記憶體組110U和110D的對應一者中的非揮發性記憶體子集中的非揮發性記憶體執行的編程操作或讀取操作而具有對應的電力訊號PSU或PSD的電壓準位VPP或VRD，且會響應於在相鄰於驅動電路110AC的記憶體組110U和110D的另一者中的非揮發性記憶體子集中的非揮發性記憶體執行的編程操作或讀取操作而具有低壓電力訊號的電壓準位。
在每個組解碼電路110DC部分用於產生為相異賦能訊號的賦能訊號ENU和END的實施例中，高壓驅動器的每個實例從而用於輸出的對應的高壓啟動訊號WLPU或WLPD，會響應於在相鄰於驅動電路110AC的記憶體組110U和110D的對應一者中的非揮發性記憶體子集中的非揮發性記憶體執行的編程操作或讀取操作而具有對應的電力訊號PSU或PSD的電壓準位VPP或VRD，且會響應於在相鄰於驅動電路110AC的記憶體組110U和110D的另一者中的非揮發性記憶體子集中的非揮發性記憶體執行的編程操作或讀取操作而具有接地電壓準位。
因此，在編程和讀取操作期間，相鄰記憶體組110U和110D中未被選擇的多個非揮發性記憶體裝置子集用於接收具有低壓抑或接地電壓準位的相應高壓啟動訊號WLPU或WLPD。與未選擇的相鄰記憶體組中的非揮發性記憶體裝置在選定的相鄰記憶體組的編程和讀取操作期間接收編程和讀取電壓準位(有時稱為干擾事件)的方法相比，降低了非揮發性記憶體裝置的漏電流等級，從而降低功率損耗，並且減少了高電壓應力，進而改善了非揮發性記憶體裝置的可靠性。
在一些實施例中，每個高壓電力開關HVPSU和HVPSD用於通過將接地訊號AGU或AGD從接地電壓準位切換到中間電壓準位來使對應的高壓驅動器HVDR產生高壓啟動訊號WLPU或WLPD。與不包含將接地訊號從接地電壓準位切換到中間電壓準位的方法相比，高壓驅動器HVDR因此能夠包含更少的疊接電晶體，從而減小了面積要求。
第2圖是根據一些實施例的一次性寫入記憶體裝置200的示意圖。一次性寫入記憶體裝置200在一些實施例中也被稱為反熔絲裝置200，可作為上述配合第1A圖和第1B圖討論的非揮發性記憶體裝置112的部分或全部。
一次性寫入記憶體裝置200包含編程電晶體210和讀取電晶體220。編程電晶體210包含閘極212和源極/汲極(S/D)端214，讀取電晶體220包含閘極222和S/D端224，並且編程電晶體210和讀取電晶體220共享S/D端230。
在第2圖所示的實施例中，編程電晶體210和讀取電晶體220中的每一個都是NMOS電晶體。 在一些實施例中，編程電晶體210或讀取電晶體220中的一或兩者是PMOS電晶體。
閘極212耦接到高壓驅動器HVDR的實例，從而用於接收與如上所述的高壓啟動訊號WLPU或WLPD中的一個相對應的高壓啟動訊號WLP。 S/D端214與電晶體210外部的電路元件隔離，並且因此可視為具有浮接電壓準位。
閘極222耦接到記憶體解碼電路110DC部分的實例，並且因此用於接收與如上所述的啟動訊號WLRU或WLRD之一相對應的高壓啟動訊號WLR。 S/D端子224耦接到位元線，並因此用於接收如上所述的位元線訊號BL。
S/D端230與電晶體210和220外部的元件電隔離，並因而用於作為電晶體210和220之間的導電路徑。
每個閘極212和222與一次性寫入記憶體裝置200其他實例(未繪示)的相應閘極共用電性連結，從而相應的一次性寫入記憶體裝置200子集(例如，行)用於接收相同的啟動訊號WLRU或WLRD實例以及高壓啟動訊號WLPU或WLPD。S/D端224與一次性寫入記憶體裝置200的其他實例(未繪示)的對應S/D端共享電性連結，使得對應的一次性寫入記憶體裝置200子集(例如，列)用於接收位元線訊號BL的相同實例。一次性寫入記憶體裝置200的每個實例從而用於接收啟動訊號WLR、高壓啟動訊號WLP和位元線訊號BL的特定組合。
在一次性寫入記憶體裝置200上的編程和讀取操作中，高壓啟動訊號WLP被施加至閘極212，且電晶體220響應於高壓啟動訊號WLR被施加至閘極222以及位元線訊號BL具有接地電壓準位而導通。
在編程操作之前，閘極212的介電質層被配置為具有高電阻的絕緣體，高電阻在一些實施例中表示邏輯高準位。在編程操作期間，高壓啟動訊號WLP具有如上討論的電壓準位VPP，由此第一電壓準位和接地電壓準位之間的差值產生跨過閘極212的介電質層的電場，電場足夠大以可持續地改變介電質材料，從而造成在一些實施例中代表邏輯低準位的低電阻值。
在讀取操作中，高壓啟動訊號WLP具有上面討論的電壓準位VRD，由此第二電壓準位和接地電壓準位之間的差值產生夠小的電場以避免持續改變閘極212的介電材料並且足夠大產生流過S/D端230和224的電流，電流的大小能夠被感測放大器(未繪示)感測，從而用於確定一次性寫入記憶體裝置200的已編程狀態。
通過以上討論的配置，且根據以上關於記憶體電路100以及第1A圖和第1B圖的討論，一次性寫入記憶體裝置200能夠響應於啟動訊號WLRU和WLRD以及高壓啟動訊號WLPU和WLPD而被編程和讀取，使得包含一次性寫入記憶體裝置200的記憶體電路100能夠實現上述優點。
第3A圖和第3B圖是根據一些實施例的解碼電路300A和300B的示意圖。每個解碼電路300A和300B可以用作以上配合第1A圖和第1B圖討論的記憶體解碼電路110DC部分。 解碼電路300A對應於組解碼電路110DC部分用於將賦能/啟動訊號ENU/WLRU和END/WLRD輸出為相同的賦能/啟動訊號的實施例，並且解碼電路300B對應於組解碼電路110DC部分用於將賦能/啟動訊號ENU/WLRU和END/WLRD輸出為相異的賦能/啟動訊號的實施例。
解碼電路300A包含耦接到驅動器DU和DD的解碼器310A，解碼器310A用於接收位址訊號100AD並輸出單一賦能訊號ENU/END。
解碼器，如解碼器310A，是一種邏輯電路，且用於產生根據接收到的具有邏輯狀態的預定組合(如對應於非揮發性記憶體裝置112子集的位址)的訊號(如位址訊號100AD)而具有第一邏輯狀態的賦能訊號(如，賦能訊號ENU和/或END)，否則產生具有第二邏輯狀態的賦能訊號。在一些實施例中，解碼器用於產生為互補對的賦能訊號。在一些實施例中，解碼器包含邏輯閘的組合，例如反向器和/或反及(NAND)閘，反或(NOR)閘和/或其他合適的閘。
驅動器，如驅動器DU或DD，是一種電子電路，用於產生啟動訊號(如啟動訊號WLRU或WLRD)，啟動訊號的邏輯狀態是取決於接收到的訊號(如賦能訊號ENU或END)的邏輯狀態，且啟動訊號的最大電壓準位是取決於接收到的電力訊號。在各個實施例中，啟動訊號的最大電壓準位大於或等於接收到的訊號的最大電壓準位。在各種實施例中，驅動器包含一個或多個反向器和/或緩衝器。在一些實施例中，驅動器包含輸出反向器或緩衝器，輸出反向器或緩衝器用於產生包含驅動電流的啟動訊號，驅動電流用於對非揮發性記憶體裝置的子集(如列)的組合電容充電。
在第3A圖所示的實施例中，每個驅動器DU和DD用於從解碼器310A接收單個賦能訊號ENU/END，且用於產生為相同的啟動訊號的對應的啟動訊號WLRU和WLRD。在一些實施例中，驅動器DU和DD用於根據從解碼器310A接收到作為互補對的賦能訊號ENU/END來產生對應的啟動訊號WLRU和WLRD。在一些實施例中，每個驅動器DU和DD用於從解碼器310A接收單個賦能訊號ENU/END，並產生互補訊號，使得賦能訊號ENU/END從解碼電路300A作為互補對輸出。在一些實施例中，解碼電路300A不包含驅動器DU和DD並且用於輸出賦能訊號ENU/END作為啟動訊號WLRU/WLRD。
解碼電路300A從而用於(如果適用)響應於記憶體訊號100AD而產生賦能訊號ENU/END和啟動訊號WLRU/WLRD，記憶體訊號100AD用於指示編程或讀取操作在相鄰記憶體組110U中的一個非揮發性記憶體112子集抑或相鄰記憶體組110D中的一個非揮發性記憶體112子集中的非揮發性記憶體112上執行。
解碼電路300B包含耦接到驅動器DU的解碼器310B和耦接到驅動器DD的解碼器310B，解碼器310B的每個實例用於接收位址訊號100AD。解碼器310B的第一實例用於輸出賦能訊號ENU，並且解碼器310B的第二實例用於輸出賦能訊號END。驅動器DU和DD用於從解碼器310B的實例接收相異的賦能訊號ENU和END，並產生對應的相異啟動訊號WLRU和WLRD。在一些實施例中，驅動器DU和DD用於根據從解碼器310B接收到為互補對的賦能訊號ENU和END來產生對應的啟動訊號WLRU和WLRD。在一些實施例中，每個驅動器DU和DD用於從對應的解碼器310B接收單一賦能訊號ENU或END，並產生互補訊號，由此每個賦能訊號ENU或END從解碼電路300B作為互補對輸出。在一些實施例中，解碼電路300B不包含驅動器DU和DD，且用於輸出賦能訊號ENU和END作為啟動訊號WLRU和WLRD。
解碼電路300B由此用於(如果適用) 響應於記憶體訊號100AD而產生賦能訊號ENU和啟動訊號WLRU，記憶體訊號100AD用於指示編程和讀取操作在相鄰記憶體組110U的一非揮發性記憶體112子集中的一揮發性記憶體112上執行，並用於(如果適用)響應於記憶體訊號100AD而產生賦能訊號END和啟動訊號WLRD，記憶體訊號100AD用於指示編程和讀取操作在相鄰記憶體組110D中的一非揮發性記憶體112子集中的一非揮發性記憶體112上執行。
通過以上討論的配置，每個解碼電路300A和300B中能夠根據以上關於記憶體解碼電路110DC以及第1A圖和第1B圖的討論產生賦能訊號ENU和END以及啟動訊號WLRU和WLRD。因此，包含解碼電路300A或300B的記憶體電路100能夠實現上述優點。
第4圖是根據一些實施例的高壓驅動器400的示意圖。高壓驅動器400在一些實施例中也被稱為混合閂鎖器(hybrid latch)400或雙相混合閂鎖器400，可用作上文關於第1A圖和第1B圖討論的高壓驅動器HVDR中的部分或全部。
高壓驅動器400包含用於接收與電力訊號PSU或PSD之一相對應的電力訊號PS的電力訊號節點PSN，且包含用於接收與接地訊號AGU或AGD之一相對應的接地訊號AG的接地節點AGN，以及用於輸出與高壓啟動訊號WLPU或WLPD之一相對應的高壓啟動訊號WLP的輸出節點WLPN，以上均已配合第1A圖和第1B圖進行討論。
P型金屬氧化物半導體(PMOS)電晶體P1和NMOS電晶體N4串聯耦接在電力訊號節點PSN和接地節點AGN之間，PMOS電晶體P2和NMOS電晶體N5串聯耦接在電力訊號節點PSN和接地節點AGN之間，電晶體P1和N4的閘極彼此耦接並且耦接至電晶體P2和N5的源極，並且電晶體P2和N5的閘極彼此耦接並且耦接至電晶體P1和N4的源極。PMOS電晶體P1和P2以及NMOS電晶體N4和N5被配置為閂鎖電路，閂鎖電路用於將電晶體P1和N4或P2和N5的一對耦接的閘極閂鎖到電力訊號PS的電壓準位，以及用於將電晶體P1和N4或P2和N5的另一對耦接的閘極閂鎖至接地訊號AG的電壓準位。
NMOS電晶體N1和N6先串聯耦接再與NMOS電晶體N4並聯，NMOS電晶體N2和N7先串聯耦接再與NMOS電晶體N5並聯。 PMOS電晶體P3和P4串聯耦接在電力訊號節點PSN和輸出節點WLRN之間，並且NMOS電晶體N3和N8串聯耦接在輸出節點WLRN和用於具有接地電壓準位的接地參考節點之間。PMOS電晶體P3的閘極耦接到電晶體P2和N5互相耦接的一對閘極。
PMOS電晶體P4用於接收疊接偏壓電壓VPCB，並且每個NMOS電晶體N1~N3用於接收疊接偏壓電壓VNCB。NMOS電晶體N6用於接收與前述配合第1A圖、第1B圖、第3A圖和第3B圖所討論的賦能訊號ENU或END之一相對應的賦能訊號EN，並且電晶體N7和N8用於接收和賦能訊號EN互補的賦能訊號ENB。
聯級偏壓電壓VPCB的電壓準位關聯於電力訊號PS的電壓準位，並用於將PMOS電晶體P3的元件兩端壓降保持在小於或等於預定PMOS過壓準位。聯級偏壓電壓VNCB的電壓準位關聯於接地訊號AG的電壓準位，並用於將每個NMOS電晶體N1~N3元件兩端的壓降維持在小於或等於預定的NMOS過壓準位。
賦能訊號EN/ENB用於在耦接至輸出節點WLPN的非揮發性記憶體裝置於編程或讀取操作中被選擇時具有高/低邏輯狀態組合，否則具有低/高邏輯狀態組合。
高壓驅動器400從而用於在操作中，藉由關掉NMOS電晶體N6並導通NMOS電晶體N7和N8，來響應具有低/高邏輯狀態組合的賦能訊號EN/ENB，從而使電晶體P1和N4互相耦接的閘極具有接地訊號AG的電壓準位，電晶體P2、P3和N5互相耦接的閘極具有電力訊號PS的電壓準位。電壓準位導致PMOS電晶體P3截止並且NMOS電晶體N8導通，從而使輸出節點WLPN從電力訊號節點PSN去耦接，並將輸出節點WLPN耦接到接地參考節點，從而使高壓啟動訊號WLP具有接地電壓準位。
響應於具有高/低邏輯狀態組合的賦能訊號EN/ENB，高壓驅動器400從而用於導通NMOS電晶體N6並截止NMOS電晶體N7和N8，從而導致電晶體P1和N4互相耦接的閘極具有電力訊號PS的電壓準位，並且電晶體P2、P3和N5互相耦接的閘極具有接地訊號AG的電壓準位。電壓準位使PMOS電晶體P3導通而NMOS電晶體N8截止，從而將輸出節點WLPN與接地參考節點去耦，並將輸出節點WLPN耦接到電力訊號節點PSN，從而使高壓啟動訊號WLP具有電力訊號PS的電壓準位。
如上所述，每個高壓電力開關HVPSU和HVPSD用於響應於在編程或讀取操作中被選擇的一相應記憶體組110U或110D中的非揮發性記憶體裝置而輸出具有電壓準位VPP或VRD/中間電壓電力訊號的電壓準位的對應的電力/接地訊號PSU/AGU或PSD/AGD，否則電力/接地訊號PSU/AGU或PSD/AGD具有低壓電力電壓準位/接地電壓準位。因此，當電力/接地訊號PS/AG具有電壓準位VPP或VRD/中間電壓電力訊號的電壓準位時，賦能訊號EN/ENB會具有高/低邏輯狀態組合，從而在輸出節點WLPN上輸出的高壓啟動訊號WLP於編程操作中具有電壓準位VPP且於讀取操作中具有電壓準位VRD。
當賦能訊號EN/ENB具有低/高邏輯狀態組合時，在輸出節點WLPN上輸出啟動訊號WLP，輸出節點WLPN的接地電壓準位獨立於被接收為電力/接地訊號PS/AG的相應電力/接地訊號PSU/AGU或PSD/AGD。
下面將配合第5A圖~第7C圖進一步討論高壓驅動器400的編程操作。每個第5A圖、第6A圖、第7A圖和第7C圖是為了便於說明而簡化的記憶體電路100的部分電路圖。第5B圖、第6B圖和第7B圖的每一者的是對應的記憶體電路參數的示意圖。第5B圖、第6B圖和第7B圖中描繪的參數是出於說明目的呈現，而非限制性示例。 在各種實施例中，記憶體電路100包含配合第5B圖、第6B圖和第7B圖討論的運作參數以外的其他運作參數，其中編程操作將如以下討論的方式執行。
根據一些實施例，第5A圖是驅動器電路110AC的示意圖，而第5B圖是對應的驅動器電路參數的示意圖。在第5A圖中描繪的非限制性示例中，驅動器電路110AC包含以上配合第4圖討論的高壓驅動器400，且包含可用作前述配合第1B圖討論的高壓電力開關HVPSU或HVPSD的高壓電力開關500。為了說明的目的，第5A圖包含高壓驅動器400的簡化版本。
高壓電力開關500包含耦接到高壓驅動器400的電力訊號節點PSN的準位偏移器/電力開關S1。PMOS電晶體P5，NMOS電晶體N9和電流源IS1串聯耦接在電力訊號節點PSN和接地參考節點之間，NMOS電晶體N10和N11串聯耦接在電力訊號節點/中間電壓訊號和接地參考節點之間。電晶體P5和N9之間的接面耦接到NMOS電晶體N10的閘極，反向器IN1包含耦接到NMOS電晶體N9和電流源IS1之間的接面的輸入端，以及耦接到NMOS電晶體N11的閘極的輸出端。NMOS電晶體N10和N11之間的接面連耦接到高壓驅動器400的接地節點AGN。
準位偏移器/電力開關S1是一種電子電路，且用於接收高壓賦能訊號ENHV、低壓電力訊號以及與高壓電力訊號HVU或HVD相對應的高壓電力訊號HV，這些訊號皆已於前文配合第1B圖進行說明。準位偏移部分用於響應於根據高壓電力訊號HV的電壓準位VPP或VRD而偏移的賦能訊號ENHV，來控制多個電晶體(未標上標號)的閘極。準位偏移器/電力開關S1由此用於在操作中在具有高壓電力訊號HV的電壓準位VPP或VRD或低壓電力訊號的電壓準位之一的電力訊號節點PSN上輸出電力訊號PS。
PMOS電晶體P5的閘極配置為接收參考電壓VDET，NMOS電晶體N9的閘極用於接收疊接偏壓電壓VNCB，電流源IS1用於在每個電晶體P5和N9的閘極在編程操作期間導通時，限制通過電晶體P5和N9的電流。
電晶體P5和N9以及電流源IS1從而配置為高壓準位指示器，且用於在操作中響應於關聯於參考電壓VDET和疊接偏壓電壓VNCB的電力訊號PS的電壓準位，在NMOS電晶體N10的閘極產生訊號HVF1和在NMOS電晶體N11的閘極產生訊號HVF2。NMOS電晶體N10和N11配置為接地訊號開關，其用於響應於關聯於中間電壓電力訊號MV的電壓準位和接地電壓準位的訊號HVF1和HVF2的電壓準位，而在接地節點AGN上輸出接地訊號AG。
以下將配合第5B圖進一步討論高壓電力開關500的操作。第5B圖包含隨時間(未標記)繪製的電力訊號PS、接地訊號AG、訊號HVF1和高壓賦能訊號ENHV。電力訊號PS是相對於參考電壓VDT1所繪製，參考電壓VDT1對應於參考電壓VDET加上PMOS電晶體P5的臨界電壓。在一些實施例中，高壓電力開關500和參考電壓VDET配置為使得參考電壓VDT1具有大約等於電壓準位VPP的一半的電壓準位。編程操作分為第一階段PH1，接著是第二階段PH2。
在編程操作的第一階段PH1的開始，賦能訊號EN/ENB具有高/低邏輯狀態組合，從而使高壓啟動訊號WLP具有如前述配合第4圖所討論的電力訊號PS的電壓準位，根據具有接地電壓準位的高壓賦能訊號ENHV，電力訊號PS具有電壓準位LV使得PMOS電晶體P5被截止，訊號HVF1具有低邏輯狀態從而NMOS電晶體N10被截止，訊號HVF2具有高邏輯狀態從而使NMOS電晶體N11導通，接地訊號節點AGN從電壓節點/準位MV去耦接並耦接到接地參考節點，並且接地訊號AG具有接地電壓準位。如第5A圖和第5B圖所示，高壓電力開關500因而被控制以輸出具有電壓準位LV的電力訊號PS，並且由此將高壓驅動器400設置為輸出具有電壓準位LV的高壓啟動訊號WLP。
在第一階段PH1的結束和第二階段PH2的開始，高壓賦能訊號ENHV從接地電壓準位切換到電壓準位LV，從而使準位偏移器/電力開關S1將輸出電力訊號PS從電壓準位LV斜坡抬升至高壓電力訊號HV的電壓準位VPP(對應於編程操作)，繪示為過渡期T1。
電力訊號PS增加到高於參考電壓VDT1，使PMOS電晶體P5導通，使得訊號HVF1具有高壓電力訊號HV的電壓準位VPP(並且訊號HVF2具有接地電壓準位)，繪示為過渡期間T2。具有高壓電力訊號HV的電壓準位VPP的訊號HVF1使NMOS電晶體導通(且具有接地電壓準位的訊號HVF2使NMOS電晶體P11截止)，使得接地訊號節點AGN耦接到電壓節點/準位MV並與接地參考節點去耦接，且訊號AG被輸出為電壓準位MV輸出，繪示為過渡期間T3。
在第二階段PH2結束時，電力訊號PS具有高壓電力訊號HV的電壓準位VPP。如第5A圖和第5B圖所示，由此控制高壓電力開關500以輸出具有高壓電力訊號HV的電壓準位VPP的電力訊號PS，並且在接收到具有電壓準位MV的接地訊號AG的期間高壓驅動器400從而將輸出高壓啟動訊號WLP閂鎖為高壓電力訊號HV的電壓準位VPP。
根據一些實施例，第6A圖是驅動器電路110AC的示意圖，第6B圖是對應的驅動器電路參數的示意圖。在第6A圖中描繪的非限制性示例中，驅動器電路110AC包含上述配合第4圖討論的高壓驅動器400，且包含可用作上述配合第1B圖討論的高壓電力開關HVPSU或HVPSD的高壓電力開關600。為了說明的目的，第6A圖 包含高壓驅動器400的簡化版本。
高壓電力開關600包含準位偏移器/電力開關S1、電晶體N10和N11、以及反向器IN1，其如上述配合高壓電力開關500和第5A圖所討論地配置。代替電晶體P5和N9以及電流源CS1，高壓電力開關600包含延遲和高壓準位偏移器電路D1，在一些實施例中，其也被稱為延遲電路D1。
延遲電路D1是一種電子電路，並用於接收高壓賦能訊號ENHV，且響應於高壓賦能訊號ENHV的上升邊緣，在預定的延遲時間後將控制訊號(未標記)中的每個上升邊緣輸出到反向器IN1和訊號HVF1。
如第6B圖所示，訊號ENHV、HVF1、AG和PS在第一階段PH1和第二階段PH2期間具有與上述配合高壓電力開關500以及第5A圖和第5B圖所討論的那些相對應的波形。有別於過渡期間T1~T3，第6B圖繪示了過渡期間T4~T6。
在第一階段PH1的開始，具有接地準位的高壓賦能訊號使延遲電路D1輸出具有接地準位的訊號HVF1，並且控制反向器IN1處於高邏輯狀態，從而使接地訊號AG具有如上所述的接地準位。
過渡期間T4對應於上述討論的過渡期間T1，其中高壓賦能訊號ENHV的上升邊緣使準位偏移器/電力開關S1在第一階段PH1的最後和第二階段PH2的開始將輸出電力訊號PS從低壓壓準位斜坡抬升到高壓電力訊號HV的電壓準位VPP。 高壓賦能訊號ENHV的上升邊緣還使得延遲電路D1在預定的延遲時間段之後輸出具有高壓電力訊號的電壓準位VPP的訊號HVF1(並且使反向器IN1輸出具有接地電壓電平的訊號HVF2)，如過渡期間T5所示。
過渡期間T6對應於上述討論的過渡期間T3，此後，高壓電力開關600輸出具有中間電壓準位的接地訊號AG。
通過上述配置，記憶體電路100包含高壓驅動器400和包含高壓電力開關500或600之一的高壓電力開關HVPSU或HVPSD，且能夠輸出具有上述配合記憶體電路100所討論的特性的高壓啟動訊號WLP，使得包含高壓驅動器400和包含高壓電力開關500或600之一的高壓電力開關HVPSU或HVPSD的記憶體電路100能夠實現上述優點。
根據一些實施例，第7A圖和第7C圖中的每一個是記憶體電路100的實例圖，第7B圖是相應的記憶體電路參數的示意圖。在第7A圖中所描繪的非限制性示例中，記憶體電路100包含上述配合第4圖所討論的高壓驅動器400，可作為高壓電力開關HVPSU或HVPSD的高壓電力開關700以及可用作全域高壓電力開關HVSU或HVSD的全域高壓電力開關750，以上每一者皆已配合第1B圖討論。為了說明的目的，第7A圖包含高壓驅動器400的簡化版本。
為了說明的目的，在第7A圖~第7C圖所示的實施例中，記憶體電路100包含由一次性寫入記憶體裝置200的單個實例表示的多個一次性寫入記憶體裝置200，其中單個記憶體裝置200的實例接收具有與電晶體220的切換對應的邏輯狀態的啟動訊號WLR，從而提供到位元線BL的電流路徑。在一些實施例中，記憶體電路100包含除一次性寫入記憶體裝置200之外的非揮發性記憶體裝置112，並且另外被配置為向一或多條位元線BL提供一或多條電流路徑。
高壓電力開關700包含前述配合高壓電力開關500和第5A圖所討論地配置的準位偏移器/電力開關S1、電晶體N9~N11、電流源IS1和反向器IN1，如。有別於PMOS電晶體P5，高壓電力開關700包含耦接在電力訊號節點PSN和NMOS電晶體N9之間的PMOS電晶體P6和P7，並且高壓電力開關700還包含反向器IN2，反向器IN2的輸入端耦接至反向器IN1的輸出端。
如上所述，電晶體P6的閘極用於接收疊接偏壓VPCB，而PMOS電晶體P7的閘極用於接收電壓準位VRD，因此高壓電力開關700用於在操作中，響應於檢測到電力訊號節點PSN上的電力訊號PS的電壓準位，而於接地訊號節點AGN輸出接地訊號AG，如同前述配合高壓電力開關500以及第5A圖和第5B圖的討論。
在第7A圖所示的實施例中，隨著電力訊號PS從電壓準位LV斜坡抬升到電壓準位VPP，高壓電力開關700因此用於根據疊接偏壓VPCB、電壓準位VRD以及PMOS電晶體P6和P7的臨界電壓檢測電力訊號PS相對於參考電壓VDT1的電壓準位(如同前述配合第5B圖所討論的)。在一些實施例中，高壓電力開關700由此用於檢測電力訊號PS相對於參考電壓VDT1的電壓準位，其中參考電壓VDT1具有大約等於電壓準位VPP的一半的電壓準位。
透過包含反向器IN2，高壓電力開關700還用於響應於檢測到電力訊號節點PSN上的電力訊號PS的電壓準位而產生訊號HVF3，使訊號HVF3可在放電操作中被全域高壓電力開關750使用，如下所述。
全域高壓電力開關750包含耦合到節點HVN的準位偏移器/電力開關S2、放電控制電路DC、以及串聯耦接在節點HVN和接地參考節點之間的PMOS電晶體P8和NMOS電晶體N12和N13。
準位偏移器/電力開關S2用於在節點HVN上輸出高壓電力訊號HV，高壓電力訊號HV會具有節點HVN接收到的電壓準位VPP或VRD之一。放電控制電路DC用於從高壓電力開關700接收訊號HVF3並輸出放電賦能訊號ENHVD。電晶體P8的閘極用於接收電壓準位VRD，NMOS電晶體N12的閘極用於接收疊接偏壓電壓VNCB，並且NMOS電晶體N13的閘極用於接收賦能訊號ENHVD。
包含全域高壓電力開關750和高壓電力開關700的記憶體電路100因而用於控制包含放電操作的編程操作，如以下配合第7B圖和第7C圖所討論的。
第7B圖包含隨時間(未標示)所繪示的控制訊號PGM(例如從功能電路100F接收的)、放電賦能訊號ENHVD、訊號HVF3、高壓電力訊號HV、位元線訊號BL和啟動訊號WLR。高壓電力訊號HV是相對於參考電壓VDT2而繪示，參考電壓VDT2相對於電壓準位VRD加上PMOS電晶體P7的臨界電壓。
高壓電力開關700和電壓準位VRD配置為使得參考電壓VDT2的電壓準位小於上述參考電壓VDT1的電壓準位。在一些實施例中，高壓電力開關700和電壓準位VRD被配置成使得參考電壓VDT2具有在1.5V和2.0V之間的電壓準位。在一些實施例中，高壓電力開關700和電壓準位VRD被配置為使參考電壓VDT2具有大約等於1.8V的電壓準位。
在第7B圖所示的周期的開始，控制訊號PGM具有與編程操作相對應的低邏輯狀態，隨後是與放電操作的開始相對應的上升邊緣。控制訊號PGM的上升邊緣使放電控制電路DC輸出具有高邏輯狀態的放電賦能訊號ENHVD，如過渡期間T7所示。
放電賦能訊號ENHVD的上升邊緣使準位偏移器/電力開關S2將高壓電力訊號HV從電壓準位VPP斜坡下降至電壓準位VRD，如過渡期間T8所示。
降低至參考電壓VDT2以下的高壓電力訊號HV會使PMOS電晶體P6截止，從而訊號HVF2具有高邏輯狀態並且訊號HVF3具有接地電壓準位，如過渡期間T9所示。
訊號HVF3的下降邊緣使放電控制電路DC輸出具有低邏輯狀態的放電賦能訊號ENHVD(如過渡期間T10所示)，並且放電賦能訊號ENHVD的下降邊緣使位元線訊號BL具有高邏輯狀態並使啟動訊號WLR具有接地電壓準位，共同繪示於過渡期間T11。
如第7A圖中的箭頭所示，在從過渡期間T7到過渡期間T10的時間段中，記憶體電路100提供兩個電流放電路徑。到接地參考節點的第一放電路徑通過電晶體P8、N12和N13提供，第二放電路徑通過位元線BL和一次性寫入記憶體裝置200的電晶體210和220提供，其中一次性寫入記憶體裝置200在編程期間被編程為低電阻狀態。
在過渡期間T10處，放電賦能訊號ENHVD的下降邊緣使電晶體N13截止，從而斷開第一放電路徑，而隨後的啟動訊號WLR的下降邊緣使電晶體220截止，從而斷開第二放電路徑。
因為過渡期間T10根據在過渡期間T9檢測到低於參考電壓VDT2的高壓電力訊號HV，所以如第7A圖所示配置記憶體電路100，使得放電操作在高壓電力訊號HV的電壓準位低於參考電壓VDT2的電壓準位之後終止。因為多個非揮發性記憶體裝置112子集(例如第7A圖中描繪的一次性寫入記憶體裝置200)在編程操作期間被共同偏壓，確保了高壓電力訊號HV的電壓準位低於參考電壓VDT2的電壓準位，如此可避免在非揮發性記憶體裝置子集上留下潛在的破壞性殘餘電壓。
在第7C圖中進一步示出了編程操作。第7C圖示出了三種編程狀態：啟動狀態ST1，寫入狀態ST2和終止狀態ST3。每個狀態包含一個基於第7A圖中描繪的實施例的簡化描繪。
在每個狀態ST1、ST2和ST3中，全域高壓電力開關750被描繪為準位偏移器/電力開關S2、放電控制電路DC以及由電流源IS2表示的電晶體P8、N12和N13。高壓電力開關700被描繪為準位偏移器/電力開關S1、由電壓檢測器VD代表的電晶體P6、P7、N9和反向器IN1和IN2以及由接地開關AGS代表的電晶體N10和N11。 HV驅動器400被描繪為包含耦合到電力訊號節點PSN(未標記)的輸出節點WLPN(未標記)，電力訊號節點PSN對應於在編程操作中被選擇的非揮發性記憶體裝置112子集。 非揮發性記憶體裝置子集由一次性寫入記憶體裝置200的非限制性示例表示，一次性寫入記憶體裝置200包含導通的編程電晶體210和讀取電晶體220(未標記)，從而提供到具有接地電壓準位的位元線BL的電流路徑。
在狀態ST1中，電壓準位為VRD的高壓電力訊號HV從準位轉換器/電力開關S2經由準位轉換器/電力開關S1和高壓驅動器400傳遞到電晶體210的閘極。放電控制電路DC輸出放電賦能訊號ENHVD，使得電流源IS2關閉。根據電壓檢測器VD檢測到具有低於參考電壓VDT1的電壓準位VRD的高壓電力訊號HV，接地開關AGS耦合到接地參考節點，使得接地訊號AG具有接地電壓準位。
在狀態ST2中，具有編程電壓準位VPP的高壓電力訊號HV從準位轉換器/電力開關S2通過準位轉換器/電力開關S1和高壓驅動器400傳遞到電晶體210的閘極，從而將所選非揮發性記憶體裝置112編程為低電阻狀態，例如通過在電晶體210的閘極中形成一個導電通道。根據電壓檢測器VD檢測到高壓電力訊號HV的電壓準位VPP大於參考電壓VDT1，放電控制電路DC輸出放電賦能訊號ENHVD導致電流源IS2保持關閉，且接地開關AGS耦合到電壓節點/準位MV，使得接地訊號AG具有電壓準位MV。
在狀態ST3中，降低到電壓準位VRD的高壓電力訊號HV從準位轉換器/電力開關S2通過準位轉換器/電力開關S1和HV驅動器400傳遞到電晶體210的閘極。根據電壓檢測器VD檢測到高壓電力訊號HV的電壓準位低於參考電壓VDT2，放電控制電路DC輸出放電賦能訊號ENHVD，使電流源IS2導通，並且接地開關AGS耦合到接地參考節點，使得接地訊號AG具有接地電壓準位。上面配合第7B圖討論的兩個電流放電路徑由第7C圖中的多個箭頭表示。
通過以上配合第7A圖~第7C圖討論的配置，包含高壓驅動器400的記憶體電路100、包含高壓電力開關700的高壓電力開關HVPSU或HVPSD、以及包含全域高壓電力開關750的全域高壓電力開關HVSU或HVSD能夠輸出具有上述配合記憶體電路100所討論的特性的高壓啟動訊號WLP，使得包含高壓驅動器400的高壓記憶體電路100、包含高壓電力開關700的高壓電力開關HVPSU或HVPSD、以及包含全域高壓電力開關750的全域高壓電力開關HVSU或HVSD能夠實現上述優點。
記憶體電路100包含高壓驅動器400、包含高壓電力開關700的高壓電力開關HVPSU或HVPSD以及包含全域高壓電力開關750的全域高壓電力開關HVSU或HVSD，且能夠進一步透過回饋配置使用檢測到的高壓準位，從而在非揮發性記憶體裝置的編程操作期間控制放電時間。與不包含檢測高壓準位以控制放電時間的方法相比，前述多個實施例能夠降低電力需求並於後續操作中避免殘餘電壓損壞。
第8圖是根據一或多個實施例的執行編程操作的方法800的流程圖。方法800可與記憶體電路一起使用，例如，前述配合第1A圖~第7C圖所討論的記憶體電路100。
第8圖中方法800的流程順序僅用於說明；方法800的流程能夠以與第8圖所示的順序不同的順序執行。在一些實施例中，除了第8圖所示流程之外的其他流程在第8圖所示的流程之前、之間、期間和/或之後執行。在一些實施例中，方法800的多個流程是操作記憶體電路的方法的流程子集。
在流程810，在一些實施例中，在與第一非揮發性記憶體裝置組和第二非揮發性記憶體裝置組相鄰的驅動器電路處接收具有對應於第一非揮發性記憶體裝置組中的非揮發性記憶體裝置的配置的位址訊號。在一些實施例中，如上述配合第1A圖和第1B圖所討論的，在驅動器電路處接收位址訊號包含在與記憶體組110U和110D相鄰的驅動器電路110AC處接收位址訊號100AD。
在流程820，響應於具有與第一非揮發性記憶體裝置組中的非揮發性記憶體裝置相對應的配置的位址訊號，由第一和第二全域高壓電力開關產生第一和第二高壓電力訊號。第一高壓電力訊號具有第一電壓值，第二高壓電力訊號具有小於第一電壓值的第二電壓值。
在一些實施例中，產生第一和第二高壓電力訊號包含使用全域高壓電力開關HVSU來產生具有電壓準位VPP的高壓電力訊號HVU，以及使用全域高壓電力開關HVSD來產生具有電壓準位VRD的高壓電力訊號HVD，如前述配合第1A圖~第7C圖所討論。
在流程830，在與第一和第二非揮發性記憶體裝置組相鄰的驅動器電路處接收第一和第二電力訊號。在一些實施例中，接收第一和第二電力訊號包含如前述配合第1A圖~第7C圖所討論的，在高壓電力開關HVPSU處接收高壓電力訊號HVU，以及在高壓電力開關HVPSD處接收高壓電力訊號HVD。
在流程840，響應於具有該配置的位址訊號，第一高壓啟動訊號從驅動器電路輸出到非揮發性記憶體裝置，第一高壓啟動訊號具有第一電壓值。在一些實施例中，將第一高壓啟動訊號輸出到非揮發性記憶體裝置包含使用高壓驅動器HVDR以將具有電壓準位VPP的高壓啟動訊號WLPU輸出到非揮發性記憶體裝置112子集，如前述配合第1A圖~第7C圖所討論的。在一些實施例中，使用高壓驅動器HVDR來輸出高壓啟動訊號WLPU包含使用前述配合第4圖~第7C圖討論的高壓驅動器400。
在一些實施例中，輸出具有第一電壓值的第一高壓啟動訊號包含在驅動器電路中使用高壓開關來產生具有在第一電壓值和接地電壓準位之間的第四電壓值的接地訊號。在一些實施例中，在驅動器電路中使用高壓開關來產生具有第四電壓值的接地訊號包含使用上述配合第5A圖~第7C圖所討論的高壓電力開關500~700之一。
在一些實施例中，非揮發性記憶體裝置包含一次性寫入記憶體裝置，並且將第一高壓啟動訊號從驅動器電路輸出到非揮發性記憶體裝置包含將第一高壓啟動訊號和另一啟動訊號輸出到一次性寫入記憶體裝置。在一些實施例中，將第一高壓啟動訊號和另一啟動訊號輸出到一次性寫入記憶體裝置包含如上述配合第2圖所討論的，將高壓啟動訊號WLP和啟動訊號WLR輸出到一次性寫入記憶體裝置200。
在流程850中，響應於具有該配置的位址訊號，第二高壓啟動訊號從驅動器電路輸出到第二非揮發性記憶體裝置組，第二高壓啟動訊號的第三電壓值等於或小於第二電壓值。在一些實施例中，將第二高壓啟動訊號輸出到第二非揮發性記憶體裝置組包含使用高壓驅動器HVDR將具有電壓準位VRD或低壓準位的高壓啟動訊號WLPD輸出到非揮發性記憶體裝置112子集，如同上述配合第1A圖~第7C圖所討論的。在一些實施例中，使用高壓驅動器HVDR來輸出高壓啟動訊號WLPD包含使用上述配合第4圖~第7C圖所討論的高壓驅動器400。
在一些實施例中，在流程840中輸出第一高壓啟動訊號和輸出第二啟動訊號中的每一者都是響應於驅動器電路產生的相同賦能訊號，而將第二高壓啟動訊號從驅動器電路輸出到第二非揮發性記憶體裝置組包含第二高壓啟動訊號會具有等於第二電壓值的第三電壓值，第二高壓啟動訊號具有等於第二電壓值的第三電壓值。在一些實施例中，由驅動器電路產生相同的賦能訊號包含使用解碼電路300A來產生賦能訊號ENU和END，如上述配合第3A圖所討論的。
在一些實施例中，在流程840中輸出第一高壓啟動訊號是響應於驅動器電路產生的第一賦能訊號，輸出第二啟動訊號是響應於驅動器電路產生的相異於第一賦能訊號的第二賦能訊號，以及從驅動器電路向第二非揮發性記憶體裝置組輸出第二高壓啟動訊號包含第二高壓啟動訊號會具有與接地電壓準位相同的第三電壓值。在一些實施例中，由驅動器電路產生第一和第二賦能訊號包含使用解碼電路300B來產生賦能訊號ENU和END，如上述配合第3B圖所討論的。
在流程860，在一些實施例中，驅動器電路用於在非揮發性記憶體裝置上執行放電操作，放電操作包含檢測第一高壓電力訊號的電壓準位。在一些實施例中，執行放電操作包含使用全域高壓電力開關750、高壓電力開關700和高壓驅動器400來檢測高壓電力訊號HV的電壓準位，如上述配合第7A圖~第7C圖所討論的。
通過執行方法800的多個流程，編程操作在記憶體電路中執行，記憶體電路中使用雙路徑與分層結構來分配高壓準位，以使與裝置驅動器電路相鄰的多組未選擇非揮發性記憶體裝置接收到具有低壓或接地電壓準位的對應高壓啟動訊號，從而實現了上述關於記憶體電路100的優點。
在一些實施例中，記憶體電路包含第一非揮發性記憶體裝置組，第一解碼器群組，其中第一解碼器群組中的每個解碼器用於產生與第一非揮發性記憶體裝置組的行相對應的賦能訊號，與第一解碼器群組相對應的第一高壓驅動器，以及第一高壓電力開關群組，其中第一高壓電力開關群組中的第一高壓電力開關耦接到第一高壓驅動器群組中的每個高壓驅動器，其中響應於第一高壓電力開關群組的第一高壓電力開關的電力訊號以及第一解碼器群組中相應解碼器的賦能訊號，第一高壓驅動器群組中的每個高壓驅動器用於將高壓啟動訊號輸出到第一非揮發性記憶體裝置組中的對應行。在一些實施例中，記憶體電路包含第二非揮發性記憶體裝置組、與第一解碼器群組相對應的第二高壓驅動器群組以及第二高壓電力開關群組，其中第二高壓電力開關群組的第一高壓電力開關耦接到第二高壓驅動器群組中的每個高壓驅動器，其中第一解碼器群組中的每個解碼器用於產生進一步對應於第二非揮發性記憶體裝置組的行的賦能訊號，且響應於第二高壓電力開關群組中的第一高壓電力開關的電力訊號以及第一解碼器群組中的相應解碼器的賦能訊號，第二高壓驅動器群組的每個高壓驅動器用於將高壓啟動訊號輸出到第二非揮發性記憶體裝置組的對應行。在一些實施例中，記憶體電路包含第二非揮發性記憶體裝置組，第二解碼器群組，其中第二解碼器群組中的每個解碼器用於產生與第二非揮發性記憶體裝置組的行相對應的賦能訊號，對應於第二解碼器群組的第二高壓驅動器群組，以及第二高壓電力開關群組，其中第二高壓電力開關群組中的第一高壓電力開關耦接到第二高壓驅動器群組中的每個高壓驅動器，其中響應於第二高壓電力開關群組中的第一高壓電力開關的電力訊號以及第二解碼器群組中相應解碼器的賦能訊號，第二高壓驅動器群組中的每個高壓驅動器用於將高壓啟動訊號輸出到第二非揮發性記憶體裝置組的對應行。在一些實施例中，第一高壓驅動器群組是多個高壓驅動器群組中的一個高壓驅動器群組，並且第一高壓電力開關群組中的每個高壓電力開關耦接到多個高壓驅動器群組中的對應一個高壓驅動器群組中的每個高壓驅動器。在一些實施例中，記憶體電路包含全域高壓電力開關，其用於產生高壓電力訊號，其中第一高壓電力開關群組中的每個高壓電力開關用於根據高壓電力訊號產生電力訊號和接地訊號。在一些實施例中，第一高壓電力開關群組中的每個高壓電力開關包含準位檢測器，準位檢測器用於響應於高壓電力訊號的電壓準位而將接地訊號從接地電壓準位切換到中間電壓準位。在一些實施例中，第一高壓電力開關群組中的每個高壓電力開關包含延遲電路，延遲電路用於響應於高壓賦能訊號而將接地訊號從接地電壓準位切換到中間電壓準位。在一些實施例中，其中第一非揮發性記憶體裝置組中的每個非揮發性記憶體裝置包含一次性寫入記憶體位元，每個一次性寫入記憶體位元包含用於從第一高壓驅動器群組中的一個對應高壓驅動器接收高壓啟動訊號的編程電晶體，以及用於根據第一解碼器群組中的一個相應解碼器的賦能訊號來接收啟動訊號的讀取電晶體。
在一些實施例中，記憶體電路包含第一和第二一次性寫入記憶體裝置，每個一次性寫入記憶體裝置包含讀取電晶體和編程電晶體，記憶體電路還包含驅動電路，驅動電路包含用於產生第一電力訊號的第一高壓電力開關、用於產生第二電力訊號的第二高壓電力開關、用於響應於第一電力訊號而將第一高壓啟動訊號輸出到第一一次性寫入記憶體裝置的編程電晶體的第一高壓驅動器、以及用於響應於第二電力訊號而將第二高壓啟動訊號輸出至第二一次性寫入記憶體裝置的編程電晶體的第二高壓驅動器，其中驅動電路用於向第一一次性寫入記憶體裝置的讀取電晶體輸出第一啟動訊號，並且向第二一次性寫入記憶體裝置的讀取電晶體輸出第二啟動訊號，第一啟動訊號和第一高壓啟動訊號取決於第一賦能訊號，第二啟動訊號和第二高壓啟動訊號取決於第二賦能訊號。在一些實施例中，驅動電路包含解碼器，解碼器用於產生為相同的賦能訊號的第一賦能訊號和第二賦能訊號，並且第一和第二啟動訊號以及第一和第二高壓啟動訊號的每一者都取決於相同的賦能訊號。在一些實施例中，驅動電路包含用於產生第一賦能訊號的第一解碼器，以及用於產生與第一賦能訊號相異的第二賦能訊號的第二解碼器。在一些實施例中，第一高壓驅動器是第一高壓驅動器群組中的一個第一高壓驅動器，第二高壓驅動器是第二高壓驅動器群組中的一個第二高壓驅動器，第一高壓驅動器群組中的每個第一高壓驅動器耦接至第一高壓電力開關，並且第二高壓驅動器群組中的每個第二高壓驅動器耦接至第二高壓電力開關。在一些實施例中，第一高壓電力開關是第一高壓電力開關群組中的一個第一高壓電力開關，第二高壓電力開關是第二高壓電力開關群組中的一個第二高壓電力開關，第一高壓電力開關群組的每個第一高壓電力開關耦合到第一全域高壓電力開關，並且第二高壓電力開關群組中的每個第二高壓電力開關耦合到第二全域高壓電力開關。在一些實施例中，第一高壓電力開關用於根據第一高壓電力訊號、第一低壓電力訊號和第一高壓賦能訊號來產生第一電力訊號和第一接地訊號，並且第二高壓電力開關用於根據第二高壓電力訊號、第二低壓電力訊號和第二高壓賦能訊號產生第二電力訊號和第二接地訊號。
在一些實施例中，一種執行編程操作的方法包含響應於具有與第一非揮發性記憶體裝置組中的非揮發性記憶體裝置相對應的配置的位址訊號，產生具有第一電壓值的第一高壓電力訊號，產生具有小於第一電壓值的第二電壓值的第二高壓電力訊號，在與第一非揮發性記憶體裝置組和第二非揮發性記憶體裝置組相鄰的驅動電路處接收第一和第二高壓電力訊號以及位址訊號，並響應於具有該配置的位址訊號，從驅動電路向非揮發性記憶體裝置輸出第一高壓啟動訊號且第一高壓啟動訊號具有第一電壓值，並從驅動電路向第二非揮發性記憶體裝置組輸出第二高壓啟動訊號且第二高壓啟動訊號具有等於或小於第二電壓值的第三電壓值。在一些實施例中，輸出第一高壓啟動訊號和輸出第二啟動訊號中的每一者響應於驅動電路產生的相同賦能訊號，將第二高壓啟動訊號從驅動電路輸出到第二非揮發性記憶體裝置組包含第二高壓啟動訊號會具有等於第二電壓值的第三電壓值。在一些實施例中，輸出第一高壓啟動訊號是響應於驅動電路產生的第一賦能訊號，輸出第二啟動訊號是響應於驅動電路產生的相異於第一賦能訊號的第二賦能訊號，從驅動電路向第二非揮發性記憶體裝置組輸出第二高壓啟動訊號包含第二高壓啟動訊號會具有等於接地電壓準位的第三電壓值。在一些實施例中，輸出具有第一電壓值的第一高壓啟動訊號包含使用在驅動電路中的高壓開關來產生具有在第一電壓值與接地電壓準位之間的第四電壓值的接地訊號。在一些實施例中，非揮發性記憶體裝置包含一次性寫入記憶體裝置，將第一高壓啟動訊號從驅動電路輸出到非揮發性記憶體裝置包含將第一高壓啟動訊號和另一啟動訊號輸出到一次性寫入記憶體裝置。在一些實施例中，該方法包含在非揮發性記憶體裝置上執行放電操作，放電操作包含檢測第一高壓電力訊號的電壓準位。
前述內容概述了幾個實施例的特徵，以便所屬技術領域具有通常知識者可以更好地理解本揭示文件的各個方面。所屬技術領域具有通常知識者應當理解，他們可以容易地將本揭示文件用作設計或修改其他流程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭示文件的精神和範圍，並且在不背離本公開的精神和範圍的情況下，它們可以進行各種改變、替換和變更。
100:記憶體電路 100A,100B,100C,100D:記憶體分區 110U,110D:記憶體組 110AC:驅動電路、啟動電路 110AR:陣列 110BS:位元線選擇電路 110DC:組解碼電路 100BL:位元線驅動器 100HV:全域高壓開關電路 100F:功能電路 HVSU,HVSD:全域高壓電力開關 HVU,HVD:高壓電力訊號 HVPSU,HVPSD:高壓電力開關 PSU,PSD:電力訊號 AGU,AGD:接地訊號 END,ENU,EN:賦能訊號 HVDR:高壓驅動器 WLRU,WLRD:啟動訊號 WLPU,WLPD:高壓啟動訊號 112:非揮發性記憶體裝置 200:反熔絲裝置 210:編程電晶體 220:讀取電晶體 230,214,224:S/D端 212,222:閘極 BL:位元線 300A,300B:解碼電路 DU,DD:驅動器 310A,310B:解碼器 400:高壓驅動器 PS:電力訊號 PSN:電力訊號節點 AGN:接地節點 P1,P2,P3,P4,P5,P6,P7,P8,N1,N2,N3,N4,N5,N6,N7,N8,N9,N10,N11,N12,N13:電晶體 VNCB:疊接偏壓電壓 ENB:互補的賦能訊號 WLPN:輸出節點 500:高壓電力開關 S1,S2:準位偏移器/電力開關 ENHV:高壓賦能訊號 PH1:第一階段 PH2:第二階段 LV,MV,VPP,VRD:電壓準位 VDET,VDT1,VDT2:參考電壓 IS1,IS2:電流源 HVF1,HVF2:訊號 600:高壓電力開關 T1,T2,T3,T4,T5,T6,T7,T8,T9,T10,T11:過渡期間 700:高壓電力開關 VD:電壓檢測器 AGS:接地開關
當與附圖一起閱讀時，根據以下詳細描述可以最好地理解本揭示文件的各方面。值得注意的是根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚起見，可以任意地增減各種特徵的尺寸。 第1A圖和第1B圖是根據一些實施例的記憶體電路的示意圖。 第2圖是根據一些實施例的記憶體裝置的示意圖。 第3A圖和第3B圖是根據一些實施例的解碼電路的示意圖。 第4圖是根據一些實施例的高壓驅動器的示意圖。 第5A圖是根據一些實施例的驅動器電路的示意圖。 第5B圖是根據一些實施例的驅動器電路參數的示意圖。 第6A圖是根據一些實施例的驅動器電路的示意圖。 第6B圖是根據一些實施例的驅動器電路參數的示意圖。 第7A圖是根據一些實施例的記憶體電路的示意圖。 第7B圖是根據一些實施例的記憶體電路參數示意的圖。 第7C圖是根據一些實施例的記憶體電路的示意圖。 第8圖是根據一些實施例的執行編程操作的方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:記憶體電路
100A,100B,100C,100D:記憶體分區
110U,110D:記憶體組
110AC:驅動電路、啟動電路
110AR:陣列
100AD:位址訊號
110DC:組解碼電路
100F:功能電路
100HV,HVSU,HVSD:全域高壓電力開關
HVU,HVD:高壓電力訊號
HVPSU,HVPSD:高壓電力開關
PSU,PSD:電力訊號
AGU,AGD:接地訊號
END,ENU:賦能訊號
HVDR:高壓驅動器
WLRU,WLRD:啟動訊號
WLPU,WLPD:高壓啟動訊號
112:非揮發性記憶體裝置

Claims (20)

  1. 一種記憶體電路，包含： 一第一非揮發性記憶體裝置組； 一第一解碼器群組，其中該第一解碼器群組中的每個解碼器用於產生與該第一非揮發性記憶體裝置組的一行對應的一賦能訊號； 一第一高壓驅動器群組，對應於該第一解碼器群組；以及 一第一高壓電力開關群組，其中該第一高壓電力開關群組的一第一高壓電力開關耦接於該第一高壓驅動器群組的每個高壓驅動器； 其中回應該第一高壓電力開關群組中該第一高壓電力開關的一電力訊號和該第一解碼器群組中對應的該解碼器的該賦能訊號，該第一高壓驅動器群組中的每個高壓驅動器用於輸出一高壓啟動訊號至該第一非揮發性記憶體裝置組對應的該行。
  2. 如請求項1所述之記憶體電路，進一步包含： 一第二非揮發性記憶體裝置組； 一第二高壓驅動器群組，對應於該第一解碼器群組；以及 一第二高壓電力開關群組，其中該第二高壓電力開關群組中的一第一高壓電力開關耦接於該第二高壓驅動器群組的每個高壓驅動器； 其中， 該第一解碼器群組的每個解碼器用於產生該賦能訊號，且該賦能訊號進一步對應於該第二非揮發性記憶體裝置組的一列；以及 響應於該第二高壓電力開關中該第一高壓電力開關的一電力訊號和該第一解碼器群組中對應的該解碼器的該賦能訊號，該第二高壓驅動器群組中的每個高壓驅動器用於輸出一高壓啟動訊號至該第二非揮發性記憶體裝置組對應的該行。
  3. 如請求項1所述之記憶體電路，進一步包含： 一第二非揮發性記憶體裝置組； 一第二解碼器群組，其中該第二解碼器群組中的每個解碼器用於產生與該第二非揮發性記憶體裝置組的一行對應的一賦能訊號； 一第二高壓驅動器群組，對應於該第二解碼器群組；以及 一第二高壓電力開關群組，其中該第二高壓電力開關群組的一第一高壓電力開關耦接於該第二高壓驅動器群組的每個高壓驅動器； 其中響應於該第二高壓電力開關群組中該第一高壓電力開關的一電力訊號和該第二解碼器群組中對應的該解碼器的該賦能訊號，該第二高壓驅動器群組中的每個高壓驅動器用於輸出一高壓啟動訊號至該第二非揮發性記憶體裝置組對應的該行。
  4. 如請求項1所述之記憶體電路，其中， 該第一高壓驅動器群組是多個高壓驅動器群組中的其中一高壓驅動器群組；以及 該第一高壓電力開關群組中每個高壓電力開關耦接於該多個高壓驅動器群組中一對應的高壓驅動器群組中的每個高壓驅動器。
  5. 如請求項1所述之記憶體電路，進一步包含： 一全域高壓電力開關用於產生一高壓電力訊號， 其中該第一高壓電力開關群組中的每個高壓電力開關用於依據該高壓電力訊號產生該電力訊號和一接地訊號。
  6. 如請求項5所述之記憶體電路，其中，該第一高壓電力開關群組中每個高壓電力開關包含一準位偵測器，該準位偵測器用於響應於該高壓電力訊號的一電壓準位將該接地訊號從一接地電壓準位切換至一中間電壓準位。
  7. 如請求項5所述之記憶體電路，其中，該第一高壓電力開關群組中的每個高壓電力開關包含一延遲電路，該延遲電路用於響應於一高壓賦能訊號將該接地訊號從一接地電壓準位切換至至一中間電壓準位。
  8. 如請求項1所述之記憶體電路，其中，該第一非揮發性記憶體裝置組的每個非揮發性記憶體裝置包含一一次性寫入記憶體位元，每個一次性寫入記憶體位元包含： 一編程電晶體，用於自該第一高壓驅動器群組中對應的一高壓驅動器接收該高壓啟動訊號； 一讀取電晶體，用於依據該第一解碼器群組中對應的一解碼器的該賦能訊號接收一啟動訊號。
  9. 一種記憶體電路，包含： 一第一一次性寫入記憶體裝置； 一第二一次性寫入記憶體裝置，每個一次性寫入記憶體裝置包含一編程電晶體和一讀取電晶體；以及 一驅動電路包含： 一第一高壓電力開關，用於產生一第一電力訊號； 一第二高壓電力開關，用於產生一第二電力訊號； 一第一高壓驅動器，用於響應於該第一電力訊號輸出一第一高壓啟動訊號至該第一一次性寫入記憶體裝置中的該編程電晶體；以及 一第二高壓驅動器，用於響應於該第二電力訊號輸出一第二高壓啟動訊號至該第二一次性寫入記憶體裝置中的該編程電晶體，其中 該驅動電路用於將一第一啟動訊號和一第二啟動訊號分別輸出至該第一一次性寫入記憶體裝置中的該讀取電晶體和該第二一次性寫入記憶體裝置中的該讀取電晶體， 該第一啟動訊號和該第一高壓啟動訊號是取決於一第一賦能訊號；以及 該第二啟動訊號和該第二高壓啟動訊號是取決於一第二賦能訊號。
  10. 如請求項9所述之記憶體電路，其中，該驅動電路包含： 一解碼器，用於產生屬於相同的一賦能訊號的該第一賦能訊號和該第二賦能訊號；以及 該第一啟動訊號、該第二啟動訊號、該第一高壓啟動訊號以及該第二高壓啟動訊號的每一者是取決於相同的該賦能訊號。
  11. 如請求項9所述之記憶體電路，其中，該驅動電路包含： 一第一解碼器，用於產生該第一賦能訊號；以及 一第二解碼器，用於產生與該第一賦能訊號不同的該第二賦能訊號。
  12. 如請求項9所述之記憶體電路，其中， 該第一高壓驅動器是一第一高壓驅動器群組的一個第一高壓驅動器； 該第二高壓驅動器是一第二高壓驅動器群組的一個第二高壓驅動器； 該第一高壓驅動器群組中的每個第一高壓驅動器耦接於該第一高壓電力開關；以及 該第二高壓驅動器群組中的每個第二高壓驅動器耦接於該第二高壓電力開關。
  13. 如請求項9所述之記憶體電路，其中， 該第一高壓電力開關是一第一高壓電力開關群組的其中一第一高壓電力開關； 該第二高壓電力開關是一第二高壓電力開關群組的其中一第二高壓電力開關； 該第一電力開關群組中的每個第一電力開關耦接於一第一全域高壓電力開關；以及 該第二電力開關群組中的每個第二電力開關耦接於一第二全域高壓電力開關。
  14. 如請求項9所述之記憶體電路，其中， 依據一第一高壓電力訊號、一第一低壓電力訊號和一第一高壓賦能訊號，該第一高壓電力開關用於產生該第一電力訊號和一第一接地訊號；以及 依據一第二高壓電力訊號、一第二低壓電力訊號和一第二高壓賦能訊號，該第二高壓電力開關用於產生該第二電力訊號和一第二接地訊號。
  15. 一種執行編程運作的方法，該方法包含： 響應於具有對應於一第一非揮發性記憶體裝置組中的一非揮發性記憶體裝置的一組態的一位址訊號： 產生帶有一第一電壓值的一第一高壓電力訊號；以及 產生帶有一第二電壓值的一第二高壓電力訊號，其中該第二電壓值小於該第一電壓值； 在一驅動電路接收該第一高壓電力訊號、該第二高壓電力訊號和該位址訊號，其中該驅動電路相鄰於該第一非揮發性記憶體裝置組和一第二非揮發性記憶體裝置組；以及 響應於帶有該組態的該位址訊號： 輸出從該驅動電路至該非揮發性記憶體裝置的一第一高壓啟動訊號，該第一高壓啟動訊號帶有該第一電壓值；以及 輸出從該驅動電路至該第二非揮發性記憶體裝置組的一第二高壓啟動訊號，該第二高壓啟動訊號帶有一第三電壓值，其中該第三電壓值小於等於該第二電壓值。
  16. 如請求項15所述之方法，其中， 輸出該第一高壓啟動訊號和輸出該第二高壓啟動訊號的每一者響應於由該驅動電路產生的相同的一賦能訊號；以及 輸出從該驅動電路至該第二非揮發性記憶體裝置組的該第二高壓啟動訊號包含該第二高壓啟動訊號會具有與該第二電壓值相同大小的該第三電壓值。
  17. 如請求項15所述之方法，其中， 輸出該第一高壓啟動訊號響應於由該驅動電路產生的一第一賦能訊號； 輸出該第二高壓啟動訊號響應於由該驅動電路產生的一第二賦能訊號，且該第二賦能訊號相異於該第一賦能訊號；以及 輸出從該驅動電路至該第二非揮發性記憶體裝置組的該第二高壓啟動訊號包含該第二高壓啟動訊號會具有與一接地電壓準位相同的該第三電壓值。
  18. 如請求項15所述之方法，其中，輸出具有該第一電壓值的該第一高壓啟動訊號包含利用該驅動電路中的一高壓開關產生具有一第四電壓值的一接地訊號，其中該第四電壓值介於該第一電壓值與一接地電壓準位之間。
  19. 如請求項15所述之方法，其中， 該非揮發性記憶體裝置包含一一次性寫入裝置；以及 輸出從該驅動電路至該非揮發性記憶體裝置的該第一高壓啟動訊號包含輸出該第一高壓啟動訊號和另一啟動訊號至該一次性寫入裝置。
  20. 如請求項15所述之方法，還包含在該非揮發性記憶體裝置執行一放電運作，其中該放電運作包含偵測該第一高壓電力訊號的一電壓準位。
TW110126844A 2021-02-12 2021-07-21 非揮發性記憶體電路與執行編程運作的方法 TWI769894B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163148800P 2021-02-12 2021-02-12
US63/148,800 2021-02-12
US17/237,688 US11450395B2 (en) 2021-02-12 2021-04-22 Non-volatile memory circuit and method
US17/237,688 2021-04-22

Publications (2)

Publication Number Publication Date
TWI769894B TWI769894B (zh) 2022-07-01
TW202232493A true TW202232493A (zh) 2022-08-16

Family

ID=82610727

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110126844A TWI769894B (zh) 2021-02-12 2021-07-21 非揮發性記憶體電路與執行編程運作的方法

Country Status (5)

Country Link
US (3) US11450395B2 (zh)
KR (1) KR102604516B1 (zh)
CN (1) CN114927154A (zh)
DE (1) DE102021110976A1 (zh)
TW (1) TWI769894B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270780B2 (en) * 2020-03-31 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory readout circuit and method
US11450395B2 (en) * 2021-02-12 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory circuit and method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462998B1 (en) * 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Programmable and electrically configurable latch timing circuit
KR100499292B1 (ko) * 2000-03-30 2005-07-07 마이크론 테크놀로지, 인크. 동기형 플래시 메모리
US7586787B2 (en) * 2007-09-20 2009-09-08 Kilopass Technology Inc. Reducing bit line leakage current in non-volatile memories
KR100967102B1 (ko) * 2008-06-30 2010-07-01 주식회사 하이닉스반도체 반도체 메모리 장치
TW201044393A (en) * 2009-06-01 2010-12-16 Aplus Flash Technology Inc A NAND string based NAND/NOR flash memory cell, array, and memory device having parallel bit lines and source lines, having a floating gate select gating transistor, and circuits and methods for operating same
TWI563788B (en) * 2014-03-06 2016-12-21 Advanced Charging Technologies Llc An electrical circuit and a power module for providing electrical power to electronic devices, and a method of assembling a voltage reduction apparatus
US11101673B2 (en) * 2018-03-13 2021-08-24 Cypress Semiconductor Corporation Programmable gate driver control in USB power delivery
US10878928B2 (en) 2018-09-21 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. One-time-programmable (OTP) implementation using magnetic junctions
US10748591B2 (en) 2019-01-13 2020-08-18 Ememory Technology Inc. Random code generator
US11450395B2 (en) * 2021-02-12 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory circuit and method

Also Published As

Publication number Publication date
CN114927154A (zh) 2022-08-19
DE102021110976A1 (de) 2022-08-18
US11450395B2 (en) 2022-09-20
US20230386591A1 (en) 2023-11-30
US20220262445A1 (en) 2022-08-18
KR20220115846A (ko) 2022-08-19
TWI769894B (zh) 2022-07-01
KR102604516B1 (ko) 2023-11-20
US11791006B2 (en) 2023-10-17
US20220383929A1 (en) 2022-12-01

Similar Documents

Publication Publication Date Title
TWI610308B (zh) 具有升壓能力之微型反熔絲電路的記憶體系統
TWI655578B (zh) 具反熔絲型差動記憶胞之隨機碼產生器及相關感測方法
US6333662B1 (en) Latch type level shift circuit
US8456884B2 (en) Semiconductor device
TWI769894B (zh) 非揮發性記憶體電路與執行編程運作的方法
US9972394B2 (en) Level shifter circuit and associated memory device
JP5280660B2 (ja) 低電圧、低キャパシタンスのフラッシュメモリアレイ
US10103716B2 (en) Data latch circuit
CN111656449A (zh) 混合配置存储器单元
US7002865B2 (en) Nonvolatile semiconductor memory device
US20200160924A1 (en) Non-volatile memory device and associated peripheral circuit with data verifying and rewriting functions
US7760537B2 (en) Programmable ROM
JP5877338B2 (ja) 読み出し回路およびこれを用いた不揮発性メモリ
CN111383686A (zh) 电阻存储器设备和操作电阻存储器设备的方法
JP3532444B2 (ja) 半導体記憶装置
US10763834B2 (en) Latch circuit
JP5214328B2 (ja) 半導体集積回路
CN115223630A (zh) 驱动电路和电子装置
US20070230252A1 (en) Row selector for a semiconductor memory device
US20040057278A1 (en) Magnetic random access memory
JP2015167061A (ja) 半導体装置
US6639840B1 (en) Non-volatile latch circuit that has minimal control circuitry
JP2010198731A (ja) 半導体記憶装置
US11776636B2 (en) Memory array and operation method thereof
JP2002204153A (ja) レベル変換器及びこのレベル変換器を備えた半導体装置