TW202230472A - 半導體元件 - Google Patents

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黃振浩
盧皓彥
許隨贏
李玥瑩
吳建瑩
賴佳平
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台灣積體電路製造股份有限公司
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Abstract

在半導體基板的矽層中形成至少一個摻雜矽區域，並且在矽層上方形成氧化矽層。含鍺材料部形成在半導體基板中，以提供p-n接面或p-i-n接面。p-n接面或p-i-n接面具有含鍺材料部和至少一個摻雜矽區域之一。在含鍺材料部上方形成不含鍺的覆蓋材料層。在氧化矽層和覆蓋材料層上方形成第一介電材料層。第一介電材料層包括凸台區域。凸台區域從含鍺材料部抬升一個覆蓋材料層的厚度。覆蓋材料層可以是矽覆蓋層，或者可以隨後被去除以形成空腔。含鍺材料部的暗電流減少了。

Description

用於含鍺光部件的覆蓋結構及其形成方法
無
鍺用於形成各種半導體元件，例如互補金屬氧化物半導體影像感測器（CIS）和電荷耦合元件（CCD）感測器。CIS和CCD用於以高幀頻和/或在弱光條件下產生二維影像。鍺可用於CIS或CCD以提供對光的高靈敏度。
無
應當理解，以下揭露內容提供用於實施本揭露之不同特徵的許多不同實施方式或實施例。以下描述部件及排列之特定實施方式以簡化本揭露。當然，此些僅為實施方式，且並不意欲為限制。舉例來說，在以下敘述中，形成第一特徵在第二特徵上方或之上可以包含第一和第二特徵直接接觸形成的實施方式，並且還可以包含在第一和第二特徵之間形成附加特徵的實施方式，使得第一和第二特徵可以不直接接觸。另外，本揭露可以在各個實施方式中重複參考數字和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施方式和/或配置之間的關係。
另外，為了便於描述，可在本文中使用像是「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一（另一些）元件或特徵的關係。除了諸圖中所描繪之方向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同方向。元件可以其他方向（旋轉90度或以其他方向），且可同樣相應地解釋本文中所使用之空間相對描述詞。
鍺與矽相比具有較小的帶隙。因此，與矽相比，鍺提供了對光更強的光敏性。由於這個原因，含鍺材料部被用於許多光伏打元件中，例如互補金屬氧化物半導體影像感測器（CIS）和電荷耦合元件（CCD）感測器。然而，鍺與絕緣材料層（例如氧化矽或氮化矽）之間的界面會產生高級別的暗電流，這會增加光伏打元件中的背景電子雜訊。暗電流是即使在沒有光子進入元件時（即在黑暗中）流過光敏元件（例如，光電倍增管、光電二極體或電荷耦合元件（CCD元件））的相對較小的電流。當沒有外部輻射進入偵測器時，暗電流可能由偵測器中產生的電荷組成。暗電流具有降低包含鍺在內的光伏打元件的訊噪比的作用。
根據本揭露的一個方面，提供了包含含鍺材料部的半導體元件，其中消除了含鍺材料部和氮化矽之間的界面。在一個實施方式中，含鍺材料部僅接觸半導體基板內的矽或氧化矽。舉例來說，含鍺材料部可以被嵌入在矽層中，並且可以被矽覆蓋層覆蓋。或者，含鍺材料部可以被嵌入在矽層中，並且可以被空腔覆蓋以避免形成與介電材料層的界面。現在詳細描述本揭露的各個方面。
第1A圖至第1E圖是根據本揭露的第一實施方式的第一例示性結構的序列垂直剖面圖。參考第1A圖，其繪示了根據本揭露的第一實施方式的第一例示性結構，其包含具有矽層10的半導體基板。矽層10可以包含單晶矽或多晶矽，並且包含原子百分比大於98％的矽原子，例如大於99％和/或大於99.9％。在一個實施方式中，矽層10可以是可商購獲得的矽晶圓的整體或一部分。矽層10可以是本徵的，或者可以摻雜有第一導電類型的摻雜物，其中第一導電類型可以是p型或n型。在一個實施方式中，矽層10可以包含和/或可以實質上由單晶矽材料組成。在矽層10中摻雜有第一導電類型的摻雜物的實施方式中，第一導電類型的摻雜物之原子濃度可以在1.0×10 13/cm 3至1.0×10 18/cm 3的範圍內，但是也可以使用更小和更大的原子濃度。矽層10的厚度可以在1微米至1毫米的範圍內，但是也可以使用更小和更大的厚度。
可以形成至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）在半導體基板的矽層10中。至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）可以包含至少一個具有第一導電類型摻雜的第一摻雜矽區域(第一摻雜矽部)12和/或至少一個具有第二導電類型摻雜的第二摻雜矽區域(第二摻雜矽部)14。可以藉由注入第一導電類型的摻雜物和/或第二導電類型（與第一導電類型相反）的摻雜物來形成至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）。在至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）中的電摻雜物的原子濃度可以在1.0×10 15/ cm 3至1.0×10 21/cm 3的範圍內，但是也可以使用更小和更大的原子濃度。可以基於隨後形成的半導體元件的元件特性來選擇至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）中之每一個的位置和深度，其中半導體元件可以包含使用p-n接面或p-i-n接面的光伏打元件。
參考第1B圖，可以在矽層10的頂面上方形成氧化矽層20。可以藉由例如藉由化學氣相沉積的氧化矽材料的沉積來形成氧化矽層20，或者可以藉由轉化來形成氧化矽層20。例如藉由熱氧化將矽層10的表面部分和至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）製成氧化矽。氧化矽層20的厚度可以在10 nm至200 nm的範圍內，但是也可以使用更小和更大的厚度。
可將光阻劑層（未繪示）施加在氧化矽層20上方，並且可被光刻圖案化以在其中形成開口。光阻劑層中的開口可以位於至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）的區域之外，或者可以與至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）的區域部分重疊。可以執行非均向性蝕刻製程以將光阻劑層中的開口的圖案轉移到矽層10的上部中。可以形成穿過氧化矽層20和矽層10的上部的溝渠11。至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）的側壁可以或可以不物理地暴露於溝渠11。溝渠11的深度可以在200 nm至10,000 nm的範圍內，例如從400 nm至5,000 nm，但是也可以使用更小和更大的厚度。
參考第1C圖，可以沉積含鍺材料在溝渠11中以填充溝渠11的整個體積。含鍺材料可以是半導體材料，其包含在0.1％至100％的原子百分比範圍內的鍺，例如1％至99.9％和/或10％至90％。在一個實施方式中，含鍺材料可以被p摻雜或n摻雜，其電摻雜物的原子濃度在1.0×10 15/cm 3至1.0×10 21/cm 3的範圍內，但是也可以是更小和更大的原子濃度。在一些實施方式中，含鍺材料可以僅包含鍺作為半導體元素。在其他實施方式中，含鍺材料可以包含矽鍺合金。含鍺材料可以沉積為單晶半導體材料、多晶半導體材料或非晶半導體材料。在一個實施方式中，矽層10可以包含單晶矽材料，並且含鍺材料可以包含外延生長地對準單晶矽材料的單晶含鍺材料。在一個實施方式中，可以藉由選擇性或非選擇性外延沉積製程來沉積含鍺材料，該沉積製程以與單晶矽材料外延取向的方式沉積含鍺材料。
可以藉由平坦化製程從包含氧化矽層20的頂面的水平面上方去除多餘的含鍺材料。舉例來說，可以執行化學機械拋光（CMP）製程以從包含氧化矽層20的頂面的水平面上方去除部分含鍺材料。溝渠11包含含鍺材料部16。在一個實施方式中，含鍺材料部16的頂面可以在包含氧化矽層20的頂面的水平面內（即，共平面）。含鍺材料部16的高度可以在100 nm至2,000 nm的範圍內，例如在150 nm至1,000 nm的範圍內，但是也可以使用更小和更大的高度。
通常，可以形成包含含鍺材料部16和至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）之一的p-n接面或p-i-n接面。p-n接面或p-i-n接面可用於提供第一例示性結構中的光伏打元件。在一個實施方式中，含鍺材料部16包含單晶矽鍺合金或單晶鍺材料部分，並且在矽層10內外延生長地對準於單晶矽材料。在一個實施方式中，含鍺材料部16的頂面可以與氧化矽層20的頂面的封閉周邊重合。
參考第1D圖，根據本揭露的一個實施方式，可以在含鍺材料部16上方形成不含鍺的覆蓋材料層18。覆蓋材料層18包含使在覆蓋材料層18和含鍺材料部16之間的界面處之暗電流最小化的材料。覆蓋材料層18可以不含鍺（即，不具有鍺），或者可以實質上不含鍺，即，可以包含原子濃度小於百萬分之一的鍺。在一個實施方式中，覆蓋材料層18可以包含和/或可以由矽覆蓋層組成，該矽覆蓋層包含原子濃度大於99％的矽。覆蓋材料層18中的矽的原子濃度可以大於99.9％。在一個實施方式中，覆蓋材料層18可以包含非晶矽、多晶矽或單晶矽。在一個實施方式中，覆蓋材料層18可包含應變矽。在一個實施方式中，覆蓋材料層18可以摻雜有電摻雜物，例如p型摻雜物或n型摻雜物。在一個實施方式中，可以對含鍺材料部16的頂部的材料組成進行分級，使得含鍺材料部16的頂部中的鍺的原子百分比小於含鍺材料部16的下層部分的鍺的原子百分比。在替代的實施方式中，覆蓋材料層18可以包含矽鍺合金或鍺化矽層和矽層的雙層堆疊。
在一個實施方式中，覆蓋材料層18可以具有均勻的厚度，並且可以覆蓋含鍺材料部16的整個頂面。在一個實施方式中，覆蓋材料層18的面積可以大於含鍺材料部16的頂面的面積。在一個實施方式中，覆蓋材料層18的外周邊可以與含鍺材料部16的外周邊橫向偏移一個橫向偏移至少100 nm的距離，例如可以在100 nm至1000 nm的範圍內。
在一個實施方式中，覆蓋材料層18可以包含藉由在含鍺材料部16的頂面上方選擇性地沉積矽而形成的矽覆蓋層。如果含鍺材料部16是單晶的矽覆蓋層，可以藉由選擇性外延形成，並且可以包含與含鍺材料部中的單晶含鍺材料外延生長地對準的單晶矽。在此實施方式中，覆蓋材料層18（可以是矽覆蓋層）的底面的外周邊可以接觸氧化矽層20的頂面，並且可以從氧化矽層20的頂面的外周邊橫向偏移。含鍺材料部16的均勻橫向偏移距離約為覆蓋材料層18（即，矽覆蓋層）的厚度。覆蓋材料層18（即，矽覆蓋層）的厚度可以在5 nm至200 nm的範圍內，例如在10 nm至100 nm的範圍內，但是也可以使用更小和更大的厚度。含鍺材料部16的厚度與覆蓋材料層18的厚度的比值可以在5至100的範圍內，例如在10至50的範圍內，但是也可以是更小和更大的比值。
在替代的實施方式中，覆蓋材料層18可以包含矽覆蓋層，其中矽覆蓋層是藉由在含鍺材料部16的頂面上非選擇性地沉積矽層並隨後對矽層進行圖案化而形成。可以對矽層進行圖案化以覆蓋含鍺材料部16的整個頂面。在一個實施方式中，覆蓋材料層18（可以是矽覆蓋層）的底面的外周邊可以與氧化矽層20的頂面接觸，並且可以藉由一個均勻或非均勻的橫向偏移距離相對於含鍺材料部16的頂面的周邊橫向偏移。矽覆蓋層（包含覆蓋材料層18）可以是單晶的、多晶的或非晶的，並且覆蓋材料層18（即，矽覆蓋層）的厚度可以在5 nm至200 nm的範圍內，例如10 nm至100 nm，但是也可以使用更小和更大的厚度。
參考第1E圖，可以在氧化矽層20和覆蓋材料層18上沉積第一介電材料層30。第一介電材料層30包含凸台區域M，凸台區域M從含鍺材料部16抬升一個覆蓋材料層18的厚度。第一介電材料層30包含介電材料，例如未摻雜矽酸鹽玻璃、摻雜矽酸鹽玻璃或有機矽酸鹽玻璃。第一介電材料層30的厚度可以在10 nm至100 nm的範圍內，但是也可以使用更小和更大的厚度。
第二介電材料層40可以沉積在第一介電材料層30上方。第二介電材料層40可以包含與第一介電材料層30的介電材料不同的介電材料。第二介電材料層40可以包含氮化矽。第二介電材料層40的厚度可以在10 nm至100 nm的範圍內，但是也可以使用更小和更大的厚度。
可以沉積第三介電材料層50在第二介電材料層40上。第三介電材料層50可以包含互連級介電（ILD）材料，例如未摻雜矽酸鹽玻璃、摻雜矽酸鹽玻璃或有機矽酸鹽玻璃。第三介電材料層50的厚度可以在200 nm至1,000 nm的範圍內，但是也可以使用更小和更大的厚度。
可以穿過第三介電材料層50直接在至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）中的相應一個的頂面上形成各種接觸連通柱結構80。可選地，第三介電材料層50的頂面可以被平坦化。
第1F圖繪示了第一例示性結構的第一替代配置，其中含鍺材料部16的頂面是凹面。在含鍺材料部16的橫向尺寸顯著大於含鍺材料部16的橫向尺寸(例如，為約0.7 微米)的實施方式中，可以在含鍺材料的化學機械拋光期間形成這樣的凹面。
第1G圖繪示了第一例示性結構的第二替代配置，其中含鍺材料部16的頂面是凸面。在含鍺材料部16的橫向尺寸顯著小於含鍺材料部16的橫向尺寸(例如，為約0.7 微米)的實施方式中，可以在含鍺材料的化學機械拋光期間形成這樣的凸面。
第1H圖繪示了第一例示性結構的第三替代配置，其中具有第一導電類型摻雜的第一摻雜矽部12接觸含鍺材料部16的側壁。藉由在第一摻雜矽部12和含鍺材料部16之間提供直接接觸，第一例示性結構的第三替代配置可以從第一例示性結構的任何先前描述的配置而得。含鍺材料部16可以是在第一摻雜矽部12和含鍺材料部16之間的界面上可以存在或可以不存在的本徵的、p摻雜或n摻雜、以及p-n接面、p-i接面或n-i接面。
第1I圖繪示了第一例示性結構的第四替代配置，其中具有第二導電類型摻雜的第二摻雜矽部14接觸含鍺材料部16的側壁。第一例示性結構的第四替代配置可以藉由在第二摻雜矽部14和含鍺材料部16之間提供直接接觸，可以從第一例示性結構的任何先前描述的配置得到含鍺材料部16。含鍺材料部16可以是在第二摻雜矽部14和含鍺材料部16之間的界面上可以存在或可以不存在本徵的、p摻雜或n摻雜、以及p-n接面、p-i接面或n-i接面。
參考第一例示性結構的所有配置，並且根據本揭露的各個實施方式提供了一種半導體元件，此半導體元件包含具有矽層10和由矽層10橫向包圍的含鍺材料部16的半導體基板；覆蓋在半導體基板上的氧化矽層20，其中含鍺材料部16被氧化矽層20橫向包圍；與含鍺材料部16的頂面接觸的矽覆蓋層（包含覆蓋材料層18）；第一介電材料層30覆蓋氧化矽層20和矽覆蓋層，並包含凸台區域M，此凸台區域M從含鍺材料部16升高一個矽覆蓋層的厚度。一般來說，至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）可以被嵌入在矽層10中，並且半導體元件可以包含位於至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）和含鍺材料部16之一之間的p-n接面或p-i-n接面。
第2A圖至第2E圖是根據本揭露的第二實施方式的第二例示性結構的序列垂直剖面圖。參考第2A圖，藉由形成包含隨後可以選擇性地去除含鍺材料部16和氧化矽層20的犧牲材料之覆蓋材料層118，根據本揭露的第二實施方式的第二例示性結構可以從如第1C圖所示的第一例示性結構得到。舉例來說，覆蓋材料層118可以包含和/或實質上由以下組成：矽（例如，非晶矽、多晶矽或單晶矽）、碳（例如，非晶碳或類金剛石碳（DLC））、聚合物材料（例如，矽基聚合物材料）、多孔有機矽酸鹽玻璃、硼矽酸鹽玻璃、氮化矽或介電金屬氧化物材料（例如，非晶氧化鋁）。在一個實施方式中，覆蓋材料層118可不含鍺。
覆蓋材料層118的材料可以藉由共形或非共形沉積製程沉積為覆蓋材料層（即，作為未圖案化的材料層），並且可以隨後被圖案化以覆蓋整個含鍺材料部16的頂面以及靠近含鍺材料部16的氧化矽層20的周邊區域。在一個實施方式中，覆蓋材料層118具有均勻的厚度，並覆蓋整個覆蓋材料層118的厚度可以在5 nm至200 nm的範圍內，例如在10 nm至100 nm的範圍內，但是也可以是更小和更大的厚度。含鍺材料部16的厚度與覆蓋材料層18的厚度的比值可以在5至100的範圍內，例如在10至50的範圍內，但是也可以是更小和更大的比值。
在一個實施方式中，矽層10包含單晶矽材料。在一個實施方式中，含鍺材料部16包含單晶矽鍺合金或單晶鍺材料部，並且與矽層10的單晶矽材料外延生長地對準。在一個實施方式中，含鍺材料部16的頂部周邊與氧化矽層20的頂面的封閉周邊重合。
參考第2B圖，可以形成第一介電材料層30在氧化矽層20和覆蓋材料層118上方。第一介電材料層30包含與覆蓋材料層118的犧牲材料不同的材料。第一介電材料層30包含凸台區域M，此凸台區域M從含鍺材料部16抬升一個覆蓋材料層118的厚度。第一介電材料層30包含介電材料(例如，未摻雜矽酸鹽玻璃或摻雜矽酸鹽玻璃)。第一介電材料層30的厚度可以在10 nm至100 nm的範圍內，但是也可以是更小和更大的厚度。
參考第2C圖，可以穿過第一介電材料層30形成至少一個通腔39。舉例來說，可以在第一介電材料層30上方施加光阻劑層（未繪示），並且可以對其進行光刻圖案化以形成覆蓋覆蓋材料層118的區域內的至少一個開口。可以執行非均向性蝕刻製程以穿過第一介電材料層30轉移光阻劑層中的圖案。隨後，例如藉由灰化去除光阻劑層。每個通腔39的橫向尺寸（例如直徑）可以在10 nm至50 nm的範圍內，但是也可以使用更小和更大的橫向尺寸。
參考第2D圖，可以藉由去除對含鍺材料部16、氧化矽層20和第一介電材料層30的材料有選擇性的覆蓋材料層118的犧牲材料來形成空腔119。可以例如藉由均向性蝕刻製程蝕刻對含鍺材料部16、氧化矽層20和第一介電材料層30的材料有選擇性地的犧牲材料來去除覆蓋材料層118的犧牲材料。均向性蝕刻製程可以使用濕式蝕刻製程或化學乾式蝕刻（CDE）製程。在說明性實施例中，如果覆蓋材料層118包含多孔有機矽酸鹽玻璃，則可以使用利用稀氫氟酸的濕式蝕刻製程。如果覆蓋材料層118包含氮化矽，則可以使用利用熱磷酸的濕式蝕刻製程。在覆蓋材料層118包含非晶碳或類金剛石碳的實施方式中，可以使用灰化製程代替均向性蝕刻製程。空腔119具有覆蓋材料層118被去除之後的體積。空腔119包含橫向延伸的空腔，此空腔覆蓋含鍺材料部16的頂面的整個區域和接近含鍺材料部16的氧化矽層20的周邊區域。
第二介電材料層40可以藉由非共形沉積製程來沉積，例如電漿增強化學氣相沉積（PECVD）製程或物理氣相沉積（PVD）製程。第二介電材料層40包含像是氮化矽、氧化矽或介電金屬氧化物的介電材料。用於沉積第二介電材料層40的非均向性沉積製程將介電材料沉積在至少一個通腔39的每個側壁上，使得每個通腔39被第二介電材料層40密封。一般來說，可以藉由非均向性地沉積第二介電材料層40來密封通腔39。至少一個通腔39中的每一個的頂部可以被第二介電材料層40密封。空腔119成為被含鍺材料部16、氧化矽層20、第一介電材料層30和第二介電材料層40密封的密封腔。空腔119具有橫向延伸部，此橫向延伸部覆蓋含鍺材料部16以及具有相應的通腔39的未填充體積之至少一個垂直凸出部。
第二介電材料層40的向下突出的部分可以接觸至少一個通腔39中的相應一個的側壁。穿過至少一個通腔39的第二介電材料層40之介電材料的部分可以沉積在空腔119的底部，以形成被封裝空腔119包圍的至少一個離散介電材料部42。每個離散介電材料部42可以具有與第二介電材料層40相同的材料成分，並且可以位於至少一個通腔39中的相應一個的下面。每個離散介電材料部42可以接觸氧化矽層20的頂面和/或含鍺材料部16的頂面。在一個實施方式中，封裝空腔119的橫向延伸部在含鍺材料部16的頂面和第一介電材料層30的凸台區域M的底面之間可以具有均勻的高度。
第三介電材料層50可以沉積在第二介電材料層40上方。第三介電材料層50可以包含互連級介電（ILD）材料，例如，未摻雜矽酸鹽玻璃、摻雜矽酸鹽玻璃或有機矽酸鹽玻璃。第三介電材料層50的厚度可以在200 nm至1,000 nm的範圍內，但是也可以使用更小和更大的厚度。
可以藉由第三介電材料層50直接在至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）中的相應一個的頂面上形成各種接觸連通柱結構80。可選地，第三介電材料層50的頂面可以被平坦化。
第2F圖繪示了第二例示性結構的第一替代配置，其中含鍺材料部16的頂面是凹面。在含鍺材料部16的橫向尺寸顯著大於橫向尺寸(例如，可以是大約0.7微米)的實施方式中，可以在含鍺材料的化學機械拋光過程中形成這樣的凹面。
第2G圖繪示了第二例示性結構的第二替代配置，其中含鍺材料部16的頂面是凸面。在含鍺材料部16的橫向尺寸顯著小於橫向尺寸(例如，可以是大約0.7微米)的實施方式中，可以在含鍺材料的化學機械拋光過程中形成這樣的凸面。
第2H圖繪示了第二例示性結構的第三替代配置，其中可以穿過第一介電材料層30形成多個通腔39。藉由形成穿過第一介電材料層30的通腔39，第一例示性結構的第三替代配置可以從任何先前描述的第二例示性結構的配置而得。通腔39可以作為用於導入均向性蝕刻劑以去除覆蓋材料層118的犧牲材料的導管。多個離散介電材料部42可以形成在通腔39的下方。封裝空腔119可以具有橫向延伸部和多個垂直凸出的通腔部分。
第2I圖繪示了第二例示性結構的第四替代配置，其中具有第一導電類型摻雜的第一摻雜矽部12接觸含鍺材料部16的側壁。藉由在第一摻雜矽部12和含鍺材料部16之間提供直接接觸，第二例示性結構的第四替代配置可以從任何先前描述的第二例示性結構的配置而得。含鍺材料部16可以是在第一摻雜矽部12和含鍺材料部16之間的界面上可以存在或可以不存在的本徵的、p摻雜或n摻雜、以及p-n接面、p-i接面或n-i接面。
第2J圖繪示了第二例示性結構的第五替代配置，其中具有第二導電類型摻雜的第二摻雜矽部14接觸含鍺材料部16的側壁。藉由在第二摻雜矽部14和含鍺材料部16之間提供直接接觸，第二例示性結構的第五替代配置可以從任何先前描述的第二例示性結構的配置而得。含鍺材料部16可以是在第二摻雜矽部14和含鍺材料部16之間的界面上可以存在或可以不存在本徵的、p摻雜或n摻雜、以及p-n接面、p-i接面或n-i接面。
第3A圖至第3B圖是根據本揭露的第三實施方式的第三例示性結構的序列垂直剖面圖。參考第3A圖，藉由將覆蓋材料層118從含鍺材料部16的頂部周邊橫向延伸大於覆蓋材料層118厚度的延伸距離，第三例示性結構可以從第二例示性結構的任何配置而得。在一個實施方式中，覆蓋材料層118可以藉由在含鍺材料部16和氧化矽層20上沉積犧牲材料作為覆蓋材料層，並藉由施加和圖案化光阻劑層在毯覆材料層上方來圖案化毯覆材料層，並藉由使用蝕刻製程（可以使用均向性蝕刻製程或非均向性蝕刻製程）透過毯覆材料層將光阻劑層中的圖案轉移。
隨後，可以形成第一介電材料層30在氧化矽層20和覆蓋材料層118上方。第一介電材料層30包含與覆蓋材料層118的犧牲材料不同的材料。第一介電材料層30具有凸台區域M，該凸台區域M從含鍺材料部16抬升一個覆蓋材料層118的厚度。第一介電材料層30具有介電材料，像是未摻雜矽酸鹽玻璃或摻雜矽酸鹽玻璃。第一介電材料層30的厚度可以在10 nm至100 nm的範圍內，但是也可以使用更小和更大的厚度。
至少一個通腔39可以穿過第一介電材料層30形成在含鍺材料部16的區域內和/或含鍺材料部16的區域外。舉例來說，光阻劑層（未繪示）可以被施加在第一介電材料層30上方，並且可以被光刻圖案化以在含鍺材料部16的區域內和/或在完全位於含鍺材料部16的外部的至少一個區域內形成至少一個開口。因此，可以在氧化矽層20的區域內或區域外形成光阻劑層中的每個開口。可以執行非均向性蝕刻製程穿過第一介電材料層30以在光阻劑層中轉移圖案。隨後，例如藉由灰化去除光阻劑層。每個通腔39的橫向尺寸（例如直徑）可以在10 nm至50 nm的範圍內，但是也可以使用更小和更大的橫向尺寸。每個通腔39可以完全形成在氧化矽層20的區域內。
第3C圖是在第3B圖的處理步驟中的第三例示性結構的平面圖。參考第3B圖和第3C圖，可以藉由去除對含鍺材料部16、氧化矽層20和第一介電材料層30的材料有選擇性的覆蓋材料層118的犧牲材料來形成空腔119。舉例來說，藉由均向性蝕刻製程對含鍺材料部16、氧化矽層20和第一介電材料層30的材料有選擇性的犧牲材料進行蝕刻，可以去除覆蓋材料層118的犧牲材料。均向性蝕刻製程可以使用濕式蝕刻製程或化學乾式蝕刻（CDE）製程。空腔119具有覆蓋材料層118被去除之後的體積。空腔119包含覆蓋含鍺材料部16的頂面的整個區域的橫向延伸空腔以及接近含鍺材料部16的氧化矽層20的周邊區域。覆蓋含鍺材料部16的面積和/或氧化矽層20的面積的通腔39將空腔119連接到位於第一介電材料層30以上的周圍。
第二介電材料層40可以藉由非共形沉積製程來沉積，例如電漿增強化學氣相沉積（PECVD）製程或物理氣相沉積（PVD）製程。第二介電材料層40具有像是氮化矽、氧化矽或介電金屬氧化物的介電材料。用於沉積第二介電材料層40的非均向性沉積製程將介電材料沉積在至少一個通腔39的每個側壁上，使得每個通腔39被第二介電材料層40密封。可以藉由非均向性地沉積第二介電材料層40來密封通腔39。至少一個通腔39中的每個的頂部可以由第二介電材料層40密封。空腔119成為被含鍺材料部16、氧化矽層20、第一介電材料層30和第二介電材料層40密封的密封腔。空腔119具有橫向延伸部，此橫向延伸部覆蓋含鍺材料部16以及具有相應的通腔39的未填充體積之至少一個垂直凸出部。
第二介電材料層40的向下突出的部分可以接觸至少一個通腔39中的相應一個的側壁。穿過至少一個通腔39的第二介電材料層40之介電材料的部分可以沉積在空腔119的底部，以形成被封裝空腔119包圍的至少一個離散介電材料部42。每個離散介電材料部42可以具有與第二介電材料層40相同的材料成分，並且可以位於至少一個通腔39中的相應一個的下面。每個離散介電材料部42可以接觸氧化矽層20的頂面和/或含鍺材料部16的頂面。在一個實施方式中，封裝空腔119的橫向延伸部在含鍺材料部16的頂面和第一介電材料層30的凸台區域M的底面之間可以具有均勻的高度。
第三介電材料層50可以沉積在第二介電材料層40上方。第三介電材料層50可以包含互連級介電（ILD）材料，例如未摻雜矽酸鹽玻璃、摻雜的矽酸鹽玻璃或有機矽酸鹽玻璃。第三介電材料層50的厚度可以在200 nm至1,000 nm的範圍內，但是也可以使用更小和更大的厚度。
可以穿過第三介電材料層50直接在至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）中的相應一個的頂面上形成各種接觸連通柱結構80。可選地，第三介電材料層50的頂面可以被平坦化。
第4A圖至第4D圖是根據本揭露的第四實施方式的第四例示性結構的序列垂直剖面圖。參考第4A圖，藉由省略穿過第一介電材料層30的通腔39的形成以及藉由省略覆蓋材料層118的去除，第四例示性結構可以從第二例示性結構或第三例示性結構的任何配置得到。覆蓋材料層118接觸含鍺材料部16的整個頂面和橫向包圍含鍺材料部16的氧化矽層20的周邊部分的頂面。第一介電材料層30包含從含鍺材料部16抬升一個覆蓋材料層18的厚度的凸台區域M。第一介電材料層30包含介電材料，例如未摻雜矽酸鹽玻璃、摻雜矽酸鹽玻璃或有機矽酸鹽玻璃。第一介電材料層30的厚度可以在10 nm至100 nm的範圍內，但是也可以使用更小和更大的厚度。第二介電材料層40和第三介電材料層50可以具有與第二或第三例示性結構中相同的材料組成和相同的厚度範圍。
參考第4B圖，可以穿過第三介電材料層50、第二介電材料層40和第一介電材料層30形成至少一個通腔139。舉例來說，可以在第三介電材料層50上方施加光阻劑層（未繪示），並且可以被光刻圖案化以在覆蓋材料層118上方的區域內形成至少一個開口。可以執行非均向性蝕刻製程以藉由第三介電材料層50轉移光阻劑層中的圖案。隨後，例如藉由灰化去除光阻劑層。每個通腔139的橫向尺寸（例如直徑）可以在從10 nm到50 nm的範圍內，但是也可以使用更小和更大的橫向尺寸。
參考第4C圖，可以藉由去除對含鍺材料部16、氧化矽層20、第三介電材料層50、第二介電材料層40和第一介電材料層30的材料有選擇性的覆蓋材料層118的犧牲材料來形成空腔119。舉例來說，藉由均向性蝕刻製程對含鍺材料部16、氧化矽層20和第一介電材料層30的材料有選擇性的犧牲材料進行蝕刻，可以去除覆蓋材料層118的犧牲材料。均向性蝕刻製程可以使用濕式蝕刻製程或化學乾式蝕刻（CDE）製程。在覆蓋材料層118具有非晶碳或類金剛石碳的實施方式中，可以使用灰化製程代替均向性蝕刻製程。空腔119具有覆蓋材料層118被去除之後的體積。空腔119包含橫向延伸的空腔，此空腔覆蓋含鍺材料部16的頂面的整個區域和接近含鍺材料部16的氧化矽層20的周邊區域。
參考第4D圖，可以藉由像是電漿增強化學氣相沉積（PECVD）製程或物理氣相沉積（PVD）製程的非共形沉積製程來沉積第四介電材料層60。第四介電材料層60包含像是氮化矽、氧化矽、碳化矽、碳氮化矽或介電金屬氧化物的介電材料。用於沉積第四介電材料層60的非均向性沉積製程將介電材料沉積在至少一個通腔139的每個側壁上，使得每個通腔139被第四介電材料層60密封。可以藉由非均向性地沉積第四介電材料層60來密封通腔139。可以藉由第四介電材料層60來密封至少一個通腔139中的每一個的頂部。空腔119成為被含鍺材料部16、氧化矽層20、第一介電材料層30、第二介電材料層40、第三介電材料層50和第四介電材料層60密封的封裝空腔。空腔119具有橫向延伸部，此橫向延伸部覆蓋含鍺材料部16以及具有相應的通腔139的未填充體積之至少一個垂直凸出部。
第四介電材料層60的向下突出的部分可以接觸至少一個通腔139中的相應一個的側壁。穿過至少一個通腔139的第四介電材料層60之介電材料的部分可以沉積在空腔119的底部，以形成被封裝空腔119包圍的至少一個離散介電材料部62。每個離散介電材料部62可以具有與第四介電材料層60相同的材料成分，並且可以位於至少一個通腔139中的相應一個的下面。每個離散介電材料部62可以接觸氧化矽層20的頂面和/或含鍺材料部16的頂面。在一個實施方式中，封裝空腔119的橫向延伸部在含鍺材料部16的頂面和第一介電材料層30的凸台區域M的底面之間可以具有均勻的高度。
可以穿過第四介電材料層60、第三介電材料層50、第二介電材料層40和第一介電材料層30，並穿過氧化矽層20直接在至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）相應的一個的頂面上形成各種接觸連通柱結構80。可選地，第四介電材料層60的頂面可以被平坦化。
第4E圖繪示了第四例示性結構的第一替代配置，其中在含鍺材料部16的區域外的氧化矽層20的區域上方形成通腔139。在此實施方式中，離散介電材料部62可以形成在氧化矽層20的頂面上。
第4F圖繪示了第四例示性結構的第二替代配置，其中具有第一導電類型摻雜的第一摻雜矽12接觸含鍺材料部16的側壁。藉由在第一摻雜矽部12和含鍺材料部16之間提供直接接觸，第四例示性結構的第二替代配置可以從任何先前描述的第四例示性結構的配置而得。含鍺材料部16可以是在第一摻雜矽部12和含鍺材料部16之間的界面上可以存在或可以不存在的本徵的、p摻雜或n摻雜、以及p-n接面、p-i接面或n-i接面。
第4G圖繪示了第四例示性結構的第三替代配置，其中具有第二導電類型摻雜的第二摻雜矽部14接觸含鍺材料部16的側壁。藉由在第二摻雜矽部14和含鍺材料部16之間提供直接接觸，第四例示性結構的第三替代配置可以從任何先前描述的第四例示性結構的配置而得。含鍺材料部16可以是在第二摻雜矽部14和含鍺材料部16之間的界面上可以存在或可以不存在本徵的、p摻雜或n摻雜、以及p-n接面、p-i接面或n-i接面。
在第四例示性結構的各種配置中，第二介電材料層40可以覆蓋第一介電材料層30，並且可以在凸台區域M上方從含鍺材料部16垂直地突出。換句話說，第二介電材料層40可以具有覆蓋第一介電材料層30的凸台區域M的另一凸台區域。第三介電材料層50覆蓋第二介電材料層40。第四介電材料層60覆蓋第三介電材料50。至少一個通腔139垂直延伸穿過第二介電材料層40和第三介電材料層50，並且第四介電材料層60的一部分接觸至少一個通腔139中的每個的側壁。
本揭露的例示性結構的不同配置的各種特徵可以結合以產生具有兩個或更多配置的多個特徵的所得配置。
共同參考第2A圖至第4F圖，並且根據本揭露的各種配置，提供了一種半導體元件，半導體元件包含：具有矽層10和被矽層10橫向包圍的含鍺材料部16的半導體基板；覆蓋半導體基板的氧化矽層20，其中含鍺材料部16被氧化矽層20橫向包圍；以及覆蓋氧化矽層20的第一介電材料層30，並且第一介電材料層30具有從含鍺材料部16凸起的凸台區域M，其中不含固相材料的封裝空腔119位於含鍺材料部16和第一介電材料層30的凸台區域M之間，並且封裝空腔119具有至少一個通腔39，該通腔39延伸到第一介電材料層30的凸台區域M中。一般來說，至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）可以被嵌入在矽層10中，並且半導體結構可以包含位於至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）之一和含鍺材料部16之間的p-n接面或p-i-n接面。
在一個實施方式中，封裝空腔119的橫向延伸部在含鍺材料部16的表面和第一介電材料層30的表面之間垂直延伸。在一個實施方式中，含鍺材料部16的頂部周邊與氧化矽層20的頂面的封閉周邊重合。在一個實施方式中，半導體元件還可以具有覆蓋第一介電材料層30的第二介電材料層40，其中第二介電材料層40的一部分接觸至少一個通腔139的側壁。在一個實施方式中，半導體元件還可以具有被封裝空腔119包圍的離散介電材料部42、62，其材料組成與第二介電材料層40相同，位於至少一個通腔39、139之一的下方，並與氧化矽層20的頂面或含鍺材料部16的頂面接觸。在一個實施方式中，半導體元件還可包含第二介電材料層40覆蓋在第一介電材料層30上並在凸台區域上方從含鍺材料部16垂直突出的第二介電材料層40；覆蓋第二介電材料層40的第三介電材料層50；以及覆蓋第三介電材料層50的第四介電材料層60，其中至少一個通腔139垂直延伸到第二介電材料層40和第三介電材料層50中，以及第四介電材料層60的一部分接觸至少一個通腔139的側壁。在一個實施方式中，半導體元件還可以具有至少一個摻雜矽區域(第一摻雜矽部12、第二摻雜矽部14)在矽層10中，其中半導體元件包含位於在至少一個摻雜矽區域(第一摻雜矽部12、第二摻雜矽部14)之一和含鍺材料部16之間的p-n接面或p-i-n接面。在一個實施方式中，矽層10包含單晶矽材料；以及含鍺材料部16包含單晶鍺化矽合金部或單晶鍺材料部，並且外延生長地對準單晶矽材料。
參考第5圖，其繪示了根據本揭露的實施方式的用於形成半導體元件的例示性製程序列的製程流程圖。參考步驟510和第1A圖，可以在半導體基板的矽層10中形成至少一個摻雜矽區域（第一摻雜矽部12、第二摻雜矽部14）。參考步驟520和第1B圖，可以在矽層10上方形成氧化矽層20。參考步驟530和第1B圖，可以形成通過氧化矽層20和矽層10的上部的溝渠11。參考步驟540和第1C圖、第1F圖至第1I圖、第2A圖、第2F圖至第2J圖、第3A圖、第4A圖和第4E圖至第4G圖，在溝渠11中形成含鍺材料部16。形成具有含鍺材料部16和至少一個摻雜矽區域（第一摻雜矽部12，第二摻雜矽部14）之一的p-n接面或p-i-n接面。參考步驟550和第1D圖、第1F圖至第1I圖、第2A圖、第2F圖至第2J圖、第3A圖、第4A圖和第4E圖至第4G圖，可以在含鍺材料部上方（並直接在其上）形成不含鍺的覆蓋材料層（18或118）。參考步驟560和第1E圖至第1I圖、第2B圖、第2F圖至第2J圖、第3A圖、第4A圖和第4E至第4G圖，可以在氧化矽層20和覆蓋材料層（18或118）上方形成第一介電材料層30。第一介電材料層30包含凸台區域M，此凸台區域M從含鍺材料部16抬升一個覆蓋材料層（18或118）的厚度。覆蓋材料層（18或118）可以形成作為永久性結構（例如，矽覆蓋層），也可以形成作為以空腔119代替的犧牲結構。
在一個實施方式中，含鍺材料部16的整個頂面與以大於99％的原子百分比的具有矽的矽覆蓋層接觸，或者與不含任何固相材料的空腔119接觸。從含鍺材料部16和矽覆蓋層之間的界面產生的暗電流非常小，並且在具有光伏打接面的半導體元件中最小化了不利的雜訊產生。此外，可以忽略從含鍺材料部16和空腔119之間的界面產生的暗電流。因此，本揭露的實施方式可以提供在光伏打元件中具有減少的暗電流產生並且具有更高訊噪比的半導體元件。
本文揭露的各種實施方式提供了具有含鍺材料部的半導體光電偵測器結構。各個實施方式包含矽蓋或氣隙作為鍺保護層。與鍺相比，矽蓋可以提供更好的晶格常數。其他實施方式利用氣蓋作為鍺保護層。氣蓋可提供較小的折射率以改善全反射。在各個實施方式中，矽蓋和/或氣蓋提供更好的反射特性，防止在常規的氮化矽蓋中發生接縫缺陷，並減少光損失和暗電流。
前述內容概述了幾個實施方式的特徵，使得本領域具有通常知識者可以更好地理解本揭露的各方面。本領域具有通常知識者應當理解，他們可以容易地將本揭露內容用作設計或修改其他製程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或實現相同的優點。本領域具有通常知識者還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以進行各種改變、替換和變更。
10:矽層 11:溝渠 12:第一摻雜矽部 14:第二摻雜矽部 16:含鍺材料部 18,118:覆蓋材料層 20:氧化矽層 30:第一介電材料層 39,139:通腔 40:第二介電材料層 42,62:離散介電材料部 50:第三介電材料層 60:第四介電材料層 80:接觸連通柱結構 119:空腔 510,520,530,540,550,560:步驟 M:凸台區域
當結合附圖閱讀時，得以自以下詳細描述最佳地理解本揭露。需強調的是，根據本領域之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚起見，可任意地增大或減小各種特徵之尺寸。 第1A圖至第1E圖是根據本揭露的第一實施方式的第一例示性結構的序列垂直剖面圖。 第1F圖至第1I圖是根據本揭露的第一實施方式的第一例示性結構的替代配置。 第2A圖至第2E圖是根據本揭露的第二實施方式的第二例示性結構的序列垂直剖面圖。 第2F圖至第2J圖是根據本揭露的第二實施方式的第二例示性結構的替代配置。 第3A圖至第3B圖是根據本揭露的第三實施方式的第三例示性結構的序列垂直剖面圖。 第3C圖是第3B圖的第三例示性結構的平面圖。 第4A圖至第4D圖是根據本揭露的第四實施方式的第四例示性結構的序列垂直剖面圖。 第4E圖至第4G圖是根據本揭露的第三實施方式的第四例示性結構的替代配置。 第5圖是根據本揭露的實施方式繪示的用於形成半導體結構的例示性製程順序的製程流程圖。
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510,520,530,540,550,560:步驟

Claims (20)

  1. 一種半導體元件，包含： 一半導體基板，包含一矽層以及被該矽層橫向圍繞之一含鍺材料部； 一氧化矽層，覆蓋該半導體基板，其中該含鍺材料部被該氧化矽層橫向圍繞；以及 一第一介電材料層，覆蓋該氧化矽層並且包含自該含鍺材料部凸起之一凸台區域，其中不含一固相材料之一封裝空腔位於該含鍺材料部以及該第一介電材料層之該凸台區域之間，並且該封裝空腔包含至少一通腔，該至少一通腔延伸至該第一介電材料層之該凸台區域中。
  2. 如請求項1所述之半導體元件，其中該封裝空腔之一橫向延伸部在該含鍺材料部之一表面以及該第一介電材料層之一表面之間垂直延伸。
  3. 如請求項2所述之半導體元件，其中該含鍺材料部之一頂部周邊與該氧化矽層之一頂面之一封閉周邊重合。
  4. 如請求項1所述之半導體元件，進一步包含覆蓋該第一介電材料層之一第二介電材料層，其中該第二介電材料層之一部位接觸該至少一通腔之一側壁。
  5. 如請求項4所述之半導體元件，進一步包含被該封裝空腔圍繞之一離散式介電材料部，該離散式介電材料部具有與該第二介電材料層相同之一材料組成、位於該至少一通腔之一者之下方且與該氧化矽層之一頂面或該含鍺材料部之一頂面接觸。
  6. 如請求項1所述之半導體元件，進一步包含： 一第二介電材料層，覆蓋該第一介電材料層並且於該凸台區域上方從該含鍺材料部垂直地突伸； 一第三介電材料層，覆蓋該第二介電材料層；以及 一第四介電材料層，覆蓋該第三介電材料層，其中該至少一通腔垂直延伸至該第二介電材料層以及該第三介電材料層中，並且該第四介電材料層之一部分與該至少一通腔之一側壁接觸。
  7. 如請求項1所述之半導體元件，進一步包含嵌入於該矽層中之至少一摻雜矽區域，其中該半導體元件包含位於該至少一摻雜矽區域之一者以及該含鍺材料部之間之一p-n接面或一p-i-n接面。
  8. 如請求項1所述之半導體元件，其中： 該矽層包含一單晶矽材料；以及 該含鍺材料部包含一單晶鍺化矽合金或一單晶鍺材料部，並外延生長地對準該單晶矽材料。
  9. 一種半導體元件，包含： 一半導體基板，包含一矽層以及被該矽層橫向圍繞之一含鍺材料部； 一氧化矽層，覆蓋該半導體基板，其中該含鍺材料部被該氧化矽層橫向圍繞； 一矽覆蓋層，與該含鍺材料部之一頂面接觸；以及 一第一介電材料層，覆蓋該氧化矽層以及該矽覆蓋層並且包含一凸台區域，該凸台區域自該含鍺材料部以該矽覆蓋層之一厚度凸起。
  10. 如請求項9所述之半導體元件，其中該矽覆蓋層接觸該含鍺材料部之該頂面之一整體。
  11. 如請求項10所述之半導體元件，其中該含鍺材料部之該頂面之一周邊與該氧化矽層之一頂面之一封閉周邊重合。
  12. 如請求項10所述之半導體元件，其中該矽覆蓋層之一底面之一周邊與該氧化矽層之一頂面接觸，並且相對於該含鍺材料部之該頂面之周邊橫向偏移一均勻橫向偏移距離。
  13. 如請求項9所述之半導體元件，進一步包含嵌入於該矽層中之至少一摻雜矽區域，其中該半導體元件包含位於該至少一摻雜矽區域之一者以及該含鍺材料部之間之一p-n接面或一p-i-n接面。
  14. 如請求項9所述之半導體元件，其中： 該矽層包含一單晶矽材料；以及 該含鍺材料部包含一單晶鍺化矽合金或一單晶鍺材料部，並外延生長地對準該單晶矽材料。
  15. 一種半導體元件的形成方法，包含： 形成至少一摻雜矽區域於一半導體基板之一矽層中； 形成一氧化矽層於該矽層上方； 形成一溝渠通過該氧化矽層以及該矽層之一上部； 形成一含鍺材料部於該溝渠中，其中具有該含鍺材料部以及該至少一摻雜矽區域之一者之一p-n接面或一p-i-n接面係形成； 形成不含鍺之一覆蓋材料層於該含鍺材料部上方；以及 形成一第一介電材料層於該氧化矽層以及該覆蓋材料層上方，其中該第一介電材料層包含一凸台區域，該凸台區域自該含鍺材料部以該覆蓋材料層之一厚度凸起。
  16. 如請求項15所述之半導體元件的形成方法，其中該覆蓋材料層接觸該含鍺材料部之該頂面之一整體。
  17. 如請求項15所述之半導體元件的形成方法，其中： 該矽層包含一單晶矽材料；以及 該含鍺材料部包含一單晶鍺化矽合金或一單晶鍺材料部，並外延生長地對準該單晶矽材料。
  18. 如請求項15所述之半導體元件的形成方法，其中： 形成至少一通腔通過該第一介電材料層；以及 藉由去除對於該含鍺材料部以及該第一介電材料層有選擇性之該覆蓋材料層形成一橫向延伸空腔。
  19. 如請求項18所述之半導體元件的形成方法，進一步包含藉由非均向性地沉積一附加介電材料層來密封該至少一通腔，其中每一該至少一通腔之一頂部被該附加介電材料層密封，並且被該含鍺材料部、該氧化矽層、該第一介電材料層以及該附加介電材料層封裝之一封裝空腔係形成。
  20. 如請求項15所述之半導體元件的形成方法，其中該覆蓋材料層包含一矽覆蓋層。
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