CN114530467A - 半导体元件及其形成方法 - Google Patents

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许隨赢
李玥瑩
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Abstract

一种半导体元件及其形成方法，在半导体基板的硅层中形成至少一个掺杂硅区域，并且在硅层上方形成氧化硅层。含锗材料部形成在半导体基板中，以提供p‑n结或p‑i‑n结。p‑n结或p‑i‑n结具有含锗材料部和至少一个掺杂硅区域之一。在含锗材料部上方形成不含锗的覆盖材料层。在氧化硅层和覆盖材料层上方形成第一介电材料层。第一介电材料层包括凸台区域。凸台区域从含锗材料部抬升一个覆盖材料层的厚度。覆盖材料层可以是硅覆盖层，或者可以随后被去除以形成空腔。含锗材料部的暗电流减少了。

Description

半导体元件及其形成方法
技术领域
本揭露是有关于一种半导体元件及其形成方法。
背景技术
锗用于形成各种半导体元件，例如互补金属氧化物半导体影像感测器(CIS)和电荷耦合元件(CCD)感测器。CIS和CCD用于以高帧频和/或在弱光条件下产生二维影像。锗可用于CIS或CCD以提供对光的高灵敏度。
发明内容
在本揭露的一些实施方式中，一种半导体元件包含半导体基板、氧化硅层以及第一介电材料层。半导体基板包含硅层以及被硅层横向围绕的含锗材料部。氧化硅层覆盖半导体基板，其中含锗材料部被氧化硅层横向围绕。第一介电材料层覆盖氧化硅层并且包含自含锗材料部凸起的凸台区域，其中不含固相材料的封装空腔位于含锗材料部以及第一介电材料层的凸台区域之间，并且封装空腔包含至少一通腔，至少一通腔延伸至第一介电材料层的凸台区域中。
在本揭露的一些实施方式中，一种半导体元件包含半导体基板、氧化硅层、硅覆盖层以及第一介电材料层。半导体基板包含硅层以及被硅层横向围绕的含锗材料部。氧化硅层覆盖半导体基板，其中含锗材料部被氧化硅层横向围绕。硅覆盖层与含锗材料部的顶面接触。第一介电材料层覆盖氧化硅层以及硅覆盖层并且包含凸台区域，凸台区域自含锗材料部以硅覆盖层的厚度凸起。
在本揭露的一些实施方式中，一种半导体元件的形成方法包含：形成至少一掺杂硅区域于半导体基板的硅层中；形成氧化硅层于硅层上方；形成沟渠通过氧化硅层以及硅层的上部；形成含锗材料部于沟渠中，其中具有含锗材料部以及至少一掺杂硅区域的一者的p-n结或p-i-n结是形成；形成不含锗的覆盖材料层于含锗材料部上方；以及形成第一介电材料层于氧化硅层以及覆盖材料层上方，其中第一介电材料层包含凸台区域，凸台区域自含锗材料部以覆盖材料层的厚度凸起。
附图说明
当结合附图阅读时，得以自以下详细描述最佳地理解本揭露。需强调的是，根据本领域的标准实务，各种特征并未按比例绘制且仅用于说明目的。事实上，为了论述清楚起见，可任意地增大或减小各种特征的尺寸。
图1A至图1E是根据本揭露的第一实施方式的第一例示性结构的序列垂直剖面图；
图1F至图1I是根据本揭露的第一实施方式的第一例示性结构的替代配置；
图2A至图2E是根据本揭露的第二实施方式的第二例示性结构的序列垂直剖面图；
图2F至图2J是根据本揭露的第二实施方式的第二例示性结构的替代配置；
图3A至图3B是根据本揭露的第三实施方式的第三例示性结构的序列垂直剖面图；
图3C是图3B的第三例示性结构的平面图；
图4A至图4D是根据本揭露的第四实施方式的第四例示性结构的序列垂直剖面图；
图4E至图4G是根据本揭露的第三实施方式的第四例示性结构的替代配置；
图5是根据本揭露的实施方式绘示的用于形成半导体结构的例示性制程顺序的制程流程图。
【符号说明】
10:硅层
11:沟渠
12:第一掺杂硅部
14:第二掺杂硅部
16:含锗材料部
18,118:覆盖材料层
20:氧化硅层
30:第一介电材料层
39,139:通腔
40:第二介电材料层
42,62:离散介电材料部
50:第三介电材料层
60:第四介电材料层
80:接触连通柱结构
119:空腔
510,520,530,540,550,560:步骤
M:凸台区域
具体实施方式
应当理解，以下揭露内容提供用于实施本揭露的不同特征的许多不同实施方式或实施例。以下描述部件及排列的特定实施方式以简化本揭露。当然，此些仅为实施方式，且并不意欲为限制。举例来说，在以下叙述中，形成第一特征在第二特征上方或之上可以包含第一和第二特征直接接触形成的实施方式，并且还可以包含在第一和第二特征之间形成附加特征的实施方式，使得第一和第二特征可以不直接接触。另外，本揭露可以在各个实施方式中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施方式和/或配置之间的关系。
另外，为了便于描述，可在本文中使用像是“在……下面”、“在……下方”、“下部”、“在……上方”、“上部”及其类似术语的空间相对术语，以描述如诸图中所绘示的一个元件或特征与另一(另一些)元件或特征的关系。除了诸图中所描绘的方向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同方向。元件可以其他方向(旋转90度或以其他方向)，且可同样相应地解释本文中所使用的空间相对描述词。
锗与硅相比具有较小的带隙。因此，与硅相比，锗提供了对光更强的光敏性。由于这个原因，含锗材料部被用于许多光伏打元件中，例如互补金属氧化物半导体影像感测器(CIS)和电荷耦合元件(CCD)感测器。然而，锗与绝缘材料层(例如氧化硅或氮化硅)之间的界面会产生高级别的暗电流，这会增加光伏打元件中的背景电子杂讯。暗电流是即使在没有光子进入元件时(即在黑暗中)流过光敏元件(例如，光电倍增管、光电二极管或电荷耦合元件(CCD元件))的相对较小的电流。当没有外部辐射进入侦测器时，暗电流可能由侦测器中产生的电荷组成。暗电流具有降低包含锗在内的光伏打元件的讯噪比的作用。
根据本揭露的一个方面，提供了包含含锗材料部的半导体元件，其中消除了含锗材料部和氮化硅之间的界面。在一个实施方式中，含锗材料部仅接触半导体基板内的硅或氧化硅。举例来说，含锗材料部可以被嵌入在硅层中，并且可以被硅覆盖层覆盖。或者，含锗材料部可以被嵌入在硅层中，并且可以被空腔覆盖以避免形成与介电材料层的界面。现在详细描述本揭露的各个方面。
图1A至图1E是根据本揭露的第一实施方式的第一例示性结构的序列垂直剖面图。参考图1A，其绘示了根据本揭露的第一实施方式的第一例示性结构，其包含具有硅层10的半导体基板。硅层10可以包含单晶硅或多晶硅，并且包含原子百分比大于98％的硅原子，例如大于99％和/或大于99.9％。在一个实施方式中，硅层10可以是可商购获得的硅晶圆的整体或一部分。硅层10可以是本征的，或者可以掺杂有第一导电类型的掺杂物，其中第一导电类型可以是p型或n型。在一个实施方式中，硅层10可以包含和/或可以实质上由单晶硅材料组成。在硅层10中掺杂有第一导电类型的掺杂物的实施方式中，第一导电类型的掺杂物的原子浓度可以在1.0×1013/cm3至1.0×1018/cm3的范围内，但是也可以使用更小和更大的原子浓度。硅层10的厚度可以在1微米至1毫米的范围内，但是也可以使用更小和更大的厚度。
可以形成至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)在半导体基板的硅层10中。至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)可以包含至少一个具有第一导电类型掺杂的第一掺杂硅区域(第一掺杂硅部)12和/或至少一个具有第二导电类型掺杂的第二掺杂硅区域(第二掺杂硅部)14。可以通过注入第一导电类型的掺杂物和/或第二导电类型(与第一导电类型相反)的掺杂物来形成至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)。在至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)中的电掺杂物的原子浓度可以在1.0×1015/cm3至1.0×1021/cm3的范围内，但是也可以使用更小和更大的原子浓度。可以基于随后形成的半导体元件的元件特性来选择至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)中的每一个的位置和深度，其中半导体元件可以包含使用p-n结或p-i-n结的光伏打元件。
参考图1B，可以在硅层10的顶面上方形成氧化硅层20。可以通过例如通过化学气相沉积的氧化硅材料的沉积来形成氧化硅层20，或者可以通过转化来形成氧化硅层20。例如通过热氧化将硅层10的表面部分和至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)制成氧化硅。氧化硅层20的厚度可以在10nm至200nm的范围内，但是也可以使用更小和更大的厚度。
可将光阻剂层(未绘示)施加在氧化硅层20上方，并且可被光刻图案化以在其中形成开口。光阻剂层中的开口可以位于至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)的区域之外，或者可以与至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)的区域部分重叠。可以执行非均向性蚀刻制程以将光阻剂层中的开口的图案转移到硅层10的上部中。可以形成穿过氧化硅层20和硅层10的上部的沟渠11。至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)的侧壁可以或可以不物理地暴露于沟渠11。沟渠11的深度可以在200nm至10,000nm的范围内，例如从400nm至5,000nm，但是也可以使用更小和更大的厚度。
参考图1C，可以沉积含锗材料在沟渠11中以填充沟渠11的整个体积。含锗材料可以是半导体材料，其包含在0.1％至100％的原子百分比范围内的锗，例如1％至99.9％和/或10％至90％。在一个实施方式中，含锗材料可以被p掺杂或n掺杂，其电掺杂物的原子浓度在1.0×1015/cm3至1.0×1021/cm3的范围内，但是也可以是更小和更大的原子浓度。在一些实施方式中，含锗材料可以仅包含锗作为半导体元素。在其他实施方式中，含锗材料可以包含硅锗合金。含锗材料可以沉积为单晶半导体材料、多晶半导体材料或非晶半导体材料。在一个实施方式中，硅层10可以包含单晶硅材料，并且含锗材料可以包含外延生长地对准单晶硅材料的单晶含锗材料。在一个实施方式中，可以通过选择性或非选择性外延沉积制程来沉积含锗材料，该沉积制程以与单晶硅材料外延取向的方式沉积含锗材料。
可以通过平坦化制程从包含氧化硅层20的顶面的水平面上方去除多余的含锗材料。举例来说，可以执行化学机械抛光(CMP)制程以从包含氧化硅层20的顶面的水平面上方去除部分含锗材料。沟渠11包含含锗材料部16。在一个实施方式中，含锗材料部16的顶面可以在包含氧化硅层20的顶面的水平面内(即，共平面)。含锗材料部16的高度可以在100nm至2,000nm的范围内，例如在150nm至1,000nm的范围内，但是也可以使用更小和更大的高度。
通常，可以形成包含含锗材料部16和至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)的一的p-n结或p-i-n结。p-n结或p-i-n结可用于提供第一例示性结构中的光伏打元件。在一个实施方式中，含锗材料部16包含单晶硅锗合金或单晶锗材料部分，并且在硅层10内外延生长地对准于单晶硅材料。在一个实施方式中，含锗材料部16的顶面可以与氧化硅层20的顶面的封闭周边重合。
参考图1D，根据本揭露的一个实施方式，可以在含锗材料部16上方形成不含锗的覆盖材料层18。覆盖材料层18包含使在覆盖材料层18和含锗材料部16之间的界面处的暗电流最小化的材料。覆盖材料层18可以不含锗(即，不具有锗)，或者可以实质上不含锗，即，可以包含原子浓度小于百万分之一的锗。在一个实施方式中，覆盖材料层18可以包含和/或可以由硅覆盖层组成，该硅覆盖层包含原子浓度大于99％的硅。覆盖材料层18中的硅的原子浓度可以大于99.9％。在一个实施方式中，覆盖材料层18可以包含非晶硅、多晶硅或单晶硅。在一个实施方式中，覆盖材料层18可包含应变硅。在一个实施方式中，覆盖材料层18可以掺杂有电掺杂物，例如p型掺杂物或n型掺杂物。在一个实施方式中，可以对含锗材料部16的顶部的材料组成进行分级，使得含锗材料部16的顶部中的锗的原子百分比小于含锗材料部16的下层部分的锗的原子百分比。在替代的实施方式中，覆盖材料层18可以包含硅锗合金或锗化硅层和硅层的双层堆叠。
在一个实施方式中，覆盖材料层18可以具有均匀的厚度，并且可以覆盖含锗材料部16的整个顶面。在一个实施方式中，覆盖材料层18的面积可以大于含锗材料部16的顶面的面积。在一个实施方式中，覆盖材料层18的外周边可以与含锗材料部16的外周边横向偏移一个横向偏移至少100nm的距离，例如可以在100nm至1000nm的范围内。
在一个实施方式中，覆盖材料层18可以包含通过在含锗材料部16的顶面上方选择性地沉积硅而形成的硅覆盖层。如果含锗材料部16是单晶的硅覆盖层，可以通过选择性外延形成，并且可以包含与含锗材料部中的单晶含锗材料外延生长地对准的单晶硅。在此实施方式中，覆盖材料层18(可以是硅覆盖层)的底面的外周边可以接触氧化硅层20的顶面，并且可以从氧化硅层20的顶面的外周边横向偏移。含锗材料部16的均匀横向偏移距离约为覆盖材料层18(即，硅覆盖层)的厚度。覆盖材料层18(即，硅覆盖层)的厚度可以在5nm至200nm的范围内，例如在10nm至100nm的范围内，但是也可以使用更小和更大的厚度。含锗材料部16的厚度与覆盖材料层18的厚度的比值可以在5至100的范围内，例如在10至50的范围内，但是也可以是更小和更大的比值。
在替代的实施方式中，覆盖材料层18可以包含硅覆盖层，其中硅覆盖层是通过在含锗材料部16的顶面上非选择性地沉积硅层并随后对硅层进行图案化而形成。可以对硅层进行图案化以覆盖含锗材料部16的整个顶面。在一个实施方式中，覆盖材料层18(可以是硅覆盖层)的底面的外周边可以与氧化硅层20的顶面接触，并且可以通过一个均匀或非均匀的横向偏移距离相对于含锗材料部16的顶面的周边横向偏移。硅覆盖层(包含覆盖材料层18)可以是单晶的、多晶的或非晶的，并且覆盖材料层18(即，硅覆盖层)的厚度可以在5nm至200nm的范围内，例如10nm至100nm，但是也可以使用更小和更大的厚度。
参考图1E，可以在氧化硅层20和覆盖材料层18上沉积第一介电材料层30。第一介电材料层30包含凸台区域M，凸台区域M从含锗材料部16抬升一个覆盖材料层18的厚度。第一介电材料层30包含介电材料，例如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃。第一介电材料层30的厚度可以在10nm至100nm的范围内，但是也可以使用更小和更大的厚度。
第二介电材料层40可以沉积在第一介电材料层30上方。第二介电材料层40可以包含与第一介电材料层30的介电材料不同的介电材料。第二介电材料层40可以包含氮化硅。第二介电材料层40的厚度可以在10nm至100nm的范围内，但是也可以使用更小和更大的厚度。
可以沉积第三介电材料层50在第二介电材料层40上。第三介电材料层50可以包含互连级介电(ILD)材料，例如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃。第三介电材料层50的厚度可以在200nm至1,000nm的范围内，但是也可以使用更小和更大的厚度。
可以穿过第三介电材料层50直接在至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)中的相应一个的顶面上形成各种接触连通柱结构80。可选地，第三介电材料层50的顶面可以被平坦化。
图1F绘示了第一例示性结构的第一替代配置，其中含锗材料部16的顶面是凹面。在含锗材料部16的横向尺寸显著大于含锗材料部16的横向尺寸(例如，为约0.7微米)的实施方式中，可以在含锗材料的化学机械抛光期间形成这样的凹面。
图1G绘示了第一例示性结构的第二替代配置，其中含锗材料部16的顶面是凸面。在含锗材料部16的横向尺寸显著小于含锗材料部16的横向尺寸(例如，为约0.7微米)的实施方式中，可以在含锗材料的化学机械抛光期间形成这样的凸面。
图1H绘示了第一例示性结构的第三替代配置，其中具有第一导电类型掺杂的第一掺杂硅部12接触含锗材料部16的侧壁。通过在第一掺杂硅部12和含锗材料部16之间提供直接接触，第一例示性结构的第三替代配置可以从第一例示性结构的任何先前描述的配置而得。含锗材料部16可以是在第一掺杂硅部12和含锗材料部16之间的界面上可以存在或可以不存在的本征的、p掺杂或n掺杂、以及p-n结、p-i结或n-i结。
图1I绘示了第一例示性结构的第四替代配置，其中具有第二导电类型掺杂的第二掺杂硅部14接触含锗材料部16的侧壁。第一例示性结构的第四替代配置可以通过在第二掺杂硅部14和含锗材料部16之间提供直接接触，可以从第一例示性结构的任何先前描述的配置得到含锗材料部16。含锗材料部16可以是在第二掺杂硅部14和含锗材料部16之间的界面上可以存在或可以不存在本征的、p掺杂或n掺杂、以及p-n结、p-i结或n-i结。
参考第一例示性结构的所有配置，并且根据本揭露的各个实施方式提供了一种半导体元件，此半导体元件包含具有硅层10和由硅层10横向包围的含锗材料部16的半导体基板；覆盖在半导体基板上的氧化硅层20，其中含锗材料部16被氧化硅层20横向包围；与含锗材料部16的顶面接触的硅覆盖层(包含覆盖材料层18)；第一介电材料层30覆盖氧化硅层20和硅覆盖层，并包含凸台区域M，此凸台区域M从含锗材料部16升高一个硅覆盖层的厚度。一般来说，至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)可以被嵌入在硅层10中，并且半导体元件可以包含位于至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)和含锗材料部16之一之间的p-n结或p-i-n结。
图2A至图2E是根据本揭露的第二实施方式的第二例示性结构的序列垂直剖面图。参考图2A，通过形成包含随后可以选择性地去除含锗材料部16和氧化硅层20的牺牲材料的覆盖材料层118，根据本揭露的第二实施方式的第二例示性结构可以从如图1C所示的第一例示性结构得到。举例来说，覆盖材料层118可以包含和/或实质上由以下组成：硅(例如，非晶硅、多晶硅或单晶硅)、碳(例如，非晶碳或类金刚石碳(DLC))、聚合物材料(例如，硅基聚合物材料)、多孔有机硅酸盐玻璃、硼硅酸盐玻璃、氮化硅或介电金属氧化物材料(例如，非晶氧化铝)。在一个实施方式中，覆盖材料层118可不含锗。
覆盖材料层118的材料可以通过共形或非共形沉积制程沉积为覆盖材料层(即，作为未图案化的材料层)，并且可以随后被图案化以覆盖整个含锗材料部16的顶面以及靠近含锗材料部16的氧化硅层20的周边区域。在一个实施方式中，覆盖材料层118具有均匀的厚度，并覆盖整个覆盖材料层118的厚度可以在5nm至200nm的范围内，例如在10nm至100nm的范围内，但是也可以是更小和更大的厚度。含锗材料部16的厚度与覆盖材料层18的厚度的比值可以在5至100的范围内，例如在10至50的范围内，但是也可以是更小和更大的比值。
在一个实施方式中，硅层10包含单晶硅材料。在一个实施方式中，含锗材料部16包含单晶硅锗合金或单晶锗材料部，并且与硅层10的单晶硅材料外延生长地对准。在一个实施方式中，含锗材料部16的顶部周边与氧化硅层20的顶面的封闭周边重合。
参考图2B，可以形成第一介电材料层30在氧化硅层20和覆盖材料层118上方。第一介电材料层30包含与覆盖材料层118的牺牲材料不同的材料。第一介电材料层30包含凸台区域M，此凸台区域M从含锗材料部16抬升一个覆盖材料层118的厚度。第一介电材料层30包含介电材料(例如，未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)。第一介电材料层30的厚度可以在10nm至100nm的范围内，但是也可以是更小和更大的厚度。
参考图2C，可以穿过第一介电材料层30形成至少一个通腔39。举例来说，可以在第一介电材料层30上方施加光阻剂层(未绘示)，并且可以对其进行光刻图案化以形成覆盖覆盖材料层118的区域内的至少一个开口。可以执行非均向性蚀刻制程以穿过第一介电材料层30转移光阻剂层中的图案。随后，例如通过灰化去除光阻剂层。每个通腔39的横向尺寸(例如直径)可以在10nm至50nm的范围内，但是也可以使用更小和更大的横向尺寸。
参考图2D，可以通过去除对含锗材料部16、氧化硅层20和第一介电材料层30的材料有选择性的覆盖材料层118的牺牲材料来形成空腔119。可以例如通过均向性蚀刻制程蚀刻对含锗材料部16、氧化硅层20和第一介电材料层30的材料有选择性地的牺牲材料来去除覆盖材料层118的牺牲材料。均向性蚀刻制程可以使用湿式蚀刻制程或化学干式蚀刻(CDE)制程。在说明性实施例中，如果覆盖材料层118包含多孔有机硅酸盐玻璃，则可以使用利用稀氢氟酸的湿式蚀刻制程。如果覆盖材料层118包含氮化硅，则可以使用利用热磷酸的湿式蚀刻制程。在覆盖材料层118包含非晶碳或类金刚石碳的实施方式中，可以使用灰化制程代替均向性蚀刻制程。空腔119具有覆盖材料层118被去除之后的体积。空腔119包含横向延伸的空腔，此空腔覆盖含锗材料部16的顶面的整个区域和接近含锗材料部16的氧化硅层20的周边区域。
第二介电材料层40可以通过非共形沉积制程来沉积，例如电浆增强化学气相沉积(PECVD)制程或物理气相沉积(PVD)制程。第二介电材料层40包含像是氮化硅、氧化硅或介电金属氧化物的介电材料。用于沉积第二介电材料层40的非均向性沉积制程将介电材料沉积在至少一个通腔39的每个侧壁上，使得每个通腔39被第二介电材料层40密封。一般来说，可以通过非均向性地沉积第二介电材料层40来密封通腔39。至少一个通腔39中的每一个的顶部可以被第二介电材料层40密封。空腔119成为被含锗材料部16、氧化硅层20、第一介电材料层30和第二介电材料层40密封的密封腔。空腔119具有横向延伸部，此横向延伸部覆盖含锗材料部16以及具有相应的通腔39的未填充体积的至少一个垂直凸出部。
第二介电材料层40的向下突出的部分可以接触至少一个通腔39中的相应一个的侧壁。穿过至少一个通腔39的第二介电材料层40的介电材料的部分可以沉积在空腔119的底部，以形成被封装空腔119包围的至少一个离散介电材料部42。每个离散介电材料部42可以具有与第二介电材料层40相同的材料成分，并且可以位于至少一个通腔39中的相应一个的下面。每个离散介电材料部42可以接触氧化硅层20的顶面和/或含锗材料部16的顶面。在一个实施方式中，封装空腔119的横向延伸部在含锗材料部16的顶面和第一介电材料层30的凸台区域M的底面之间可以具有均匀的高度。
第三介电材料层50可以沉积在第二介电材料层40上方。第三介电材料层50可以包含互连级介电(ILD)材料，例如，未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃。第三介电材料层50的厚度可以在200nm至1,000nm的范围内，但是也可以使用更小和更大的厚度。
可以通过第三介电材料层50直接在至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)中的相应一个的顶面上形成各种接触连通柱结构80。可选地，第三介电材料层50的顶面可以被平坦化。
图2F绘示了第二例示性结构的第一替代配置，其中含锗材料部16的顶面是凹面。在含锗材料部16的横向尺寸显著大于横向尺寸(例如，可以是大约0.7微米)的实施方式中，可以在含锗材料的化学机械抛光过程中形成这样的凹面。
图2G绘示了第二例示性结构的第二替代配置，其中含锗材料部16的顶面是凸面。在含锗材料部16的横向尺寸显著小于横向尺寸(例如，可以是大约0.7微米)的实施方式中，可以在含锗材料的化学机械抛光过程中形成这样的凸面。
图2H绘示了第二例示性结构的第三替代配置，其中可以穿过第一介电材料层30形成多个通腔39。通过形成穿过第一介电材料层30的通腔39，第一例示性结构的第三替代配置可以从任何先前描述的第二例示性结构的配置而得。通腔39可以作为用于导入均向性蚀刻剂以去除覆盖材料层118的牺牲材料的导管。多个离散介电材料部42可以形成在通腔39的下方。封装空腔119可以具有横向延伸部和多个垂直凸出的通腔部分。
图2I绘示了第二例示性结构的第四替代配置，其中具有第一导电类型掺杂的第一掺杂硅部12接触含锗材料部16的侧壁。通过在第一掺杂硅部12和含锗材料部16之间提供直接接触，第二例示性结构的第四替代配置可以从任何先前描述的第二例示性结构的配置而得。含锗材料部16可以是在第一掺杂硅部12和含锗材料部16之间的界面上可以存在或可以不存在的本征的、p掺杂或n掺杂、以及p-n结、p-i结或n-i结。
图2J绘示了第二例示性结构的第五替代配置，其中具有第二导电类型掺杂的第二掺杂硅部14接触含锗材料部16的侧壁。通过在第二掺杂硅部14和含锗材料部16之间提供直接接触，第二例示性结构的第五替代配置可以从任何先前描述的第二例示性结构的配置而得。含锗材料部16可以是在第二掺杂硅部14和含锗材料部16之间的界面上可以存在或可以不存在本征的、p掺杂或n掺杂、以及p-n结、p-i结或n-i结。
图3A至图3B是根据本揭露的第三实施方式的第三例示性结构的序列垂直剖面图。参考图3A，通过将覆盖材料层118从含锗材料部16的顶部周边横向延伸大于覆盖材料层118厚度的延伸距离，第三例示性结构可以从第二例示性结构的任何配置而得。在一个实施方式中，覆盖材料层118可以通过在含锗材料部16和氧化硅层20上沉积牺牲材料作为覆盖材料层，并通过施加和图案化光阻剂层在毯覆材料层上方来图案化毯覆材料层，并通过使用蚀刻制程(可以使用均向性蚀刻制程或非均向性蚀刻制程)透过毯覆材料层将光阻剂层中的图案转移。
随后，可以形成第一介电材料层30在氧化硅层20和覆盖材料层118上方。第一介电材料层30包含与覆盖材料层118的牺牲材料不同的材料。第一介电材料层30具有凸台区域M，该凸台区域M从含锗材料部16抬升一个覆盖材料层118的厚度。第一介电材料层30具有介电材料，像是未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。第一介电材料层30的厚度可以在10nm至100nm的范围内，但是也可以使用更小和更大的厚度。
至少一个通腔39可以穿过第一介电材料层30形成在含锗材料部16的区域内和/或含锗材料部16的区域外。举例来说，光阻剂层(未绘示)可以被施加在第一介电材料层30上方，并且可以被光刻图案化以在含锗材料部16的区域内和/或在完全位于含锗材料部16的外部的至少一个区域内形成至少一个开口。因此，可以在氧化硅层20的区域内或区域外形成光阻剂层中的每个开口。可以执行非均向性蚀刻制程穿过第一介电材料层30以在光阻剂层中转移图案。随后，例如通过灰化去除光阻剂层。每个通腔39的横向尺寸(例如直径)可以在10nm至50nm的范围内，但是也可以使用更小和更大的横向尺寸。每个通腔39可以完全形成在氧化硅层20的区域内。
图3C是在图3B的处理步骤中的第三例示性结构的平面图。参考图3B和图3C，可以通过去除对含锗材料部16、氧化硅层20和第一介电材料层30的材料有选择性的覆盖材料层118的牺牲材料来形成空腔119。举例来说，通过均向性蚀刻制程对含锗材料部16、氧化硅层20和第一介电材料层30的材料有选择性的牺牲材料进行蚀刻，可以去除覆盖材料层118的牺牲材料。均向性蚀刻制程可以使用湿式蚀刻制程或化学干式蚀刻(CDE)制程。空腔119具有覆盖材料层118被去除之后的体积。空腔119包含覆盖含锗材料部16的顶面的整个区域的横向延伸空腔以及接近含锗材料部16的氧化硅层20的周边区域。覆盖含锗材料部16的面积和/或氧化硅层20的面积的通腔39将空腔119连接到位于第一介电材料层30以上的周围。
第二介电材料层40可以通过非共形沉积制程来沉积，例如电浆增强化学气相沉积(PECVD)制程或物理气相沉积(PVD)制程。第二介电材料层40具有像是氮化硅、氧化硅或介电金属氧化物的介电材料。用于沉积第二介电材料层40的非均向性沉积制程将介电材料沉积在至少一个通腔39的每个侧壁上，使得每个通腔39被第二介电材料层40密封。可以通过非均向性地沉积第二介电材料层40来密封通腔39。至少一个通腔39中的每个的顶部可以由第二介电材料层40密封。空腔119成为被含锗材料部16、氧化硅层20、第一介电材料层30和第二介电材料层40密封的密封腔。空腔119具有横向延伸部，此横向延伸部覆盖含锗材料部16以及具有相应的通腔39的未填充体积的至少一个垂直凸出部。
第二介电材料层40的向下突出的部分可以接触至少一个通腔39中的相应一个的侧壁。穿过至少一个通腔39的第二介电材料层40的介电材料的部分可以沉积在空腔119的底部，以形成被封装空腔119包围的至少一个离散介电材料部42。每个离散介电材料部42可以具有与第二介电材料层40相同的材料成分，并且可以位于至少一个通腔39中的相应一个的下面。每个离散介电材料部42可以接触氧化硅层20的顶面和/或含锗材料部16的顶面。在一个实施方式中，封装空腔119的横向延伸部在含锗材料部16的顶面和第一介电材料层30的凸台区域M的底面之间可以具有均匀的高度。
第三介电材料层50可以沉积在第二介电材料层40上方。第三介电材料层50可以包含互连级介电(ILD)材料，例如未掺杂硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃。第三介电材料层50的厚度可以在200nm至1,000nm的范围内，但是也可以使用更小和更大的厚度。
可以穿过第三介电材料层50直接在至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)中的相应一个的顶面上形成各种接触连通柱结构80。可选地，第三介电材料层50的顶面可以被平坦化。
图4A至图4D是根据本揭露的第四实施方式的第四例示性结构的序列垂直剖面图。参考图4A，通过省略穿过第一介电材料层30的通腔39的形成以及通过省略覆盖材料层118的去除，第四例示性结构可以从第二例示性结构或第三例示性结构的任何配置得到。覆盖材料层118接触含锗材料部16的整个顶面和横向包围含锗材料部16的氧化硅层20的周边部分的顶面。第一介电材料层30包含从含锗材料部16抬升一个覆盖材料层18的厚度的凸台区域M。第一介电材料层30包含介电材料，例如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃。第一介电材料层30的厚度可以在10nm至100nm的范围内，但是也可以使用更小和更大的厚度。第二介电材料层40和第三介电材料层50可以具有与第二或第三例示性结构中相同的材料组成和相同的厚度范围。
参考图4B，可以穿过第三介电材料层50、第二介电材料层40和第一介电材料层30形成至少一个通腔139。举例来说，可以在第三介电材料层50上方施加光阻剂层(未绘示)，并且可以被光刻图案化以在覆盖材料层118上方的区域内形成至少一个开口。可以执行非均向性蚀刻制程以通过第三介电材料层50转移光阻剂层中的图案。随后，例如通过灰化去除光阻剂层。每个通腔139的横向尺寸(例如直径)可以在从10nm到50nm的范围内，但是也可以使用更小和更大的横向尺寸。
参考图4C，可以通过去除对含锗材料部16、氧化硅层20、第三介电材料层50、第二介电材料层40和第一介电材料层30的材料有选择性的覆盖材料层118的牺牲材料来形成空腔119。举例来说，通过均向性蚀刻制程对含锗材料部16、氧化硅层20和第一介电材料层30的材料有选择性的牺牲材料进行蚀刻，可以去除覆盖材料层118的牺牲材料。均向性蚀刻制程可以使用湿式蚀刻制程或化学干式蚀刻(CDE)制程。在覆盖材料层118具有非晶碳或类金刚石碳的实施方式中，可以使用灰化制程代替均向性蚀刻制程。空腔119具有覆盖材料层118被去除之后的体积。空腔119包含横向延伸的空腔，此空腔覆盖含锗材料部16的顶面的整个区域和接近含锗材料部16的氧化硅层20的周边区域。
参考图4D，可以通过像是电浆增强化学气相沉积(PECVD)制程或物理气相沉积(PVD)制程的非共形沉积制程来沉积第四介电材料层60。第四介电材料层60包含像是氮化硅、氧化硅、碳化硅、碳氮化硅或介电金属氧化物的介电材料。用于沉积第四介电材料层60的非均向性沉积制程将介电材料沉积在至少一个通腔139的每个侧壁上，使得每个通腔139被第四介电材料层60密封。可以通过非均向性地沉积第四介电材料层60来密封通腔139。可以通过第四介电材料层60来密封至少一个通腔139中的每一个的顶部。空腔119成为被含锗材料部16、氧化硅层20、第一介电材料层30、第二介电材料层40、第三介电材料层50和第四介电材料层60密封的封装空腔。空腔119具有横向延伸部，此横向延伸部覆盖含锗材料部16以及具有相应的通腔139的未填充体积的至少一个垂直凸出部。
第四介电材料层60的向下突出的部分可以接触至少一个通腔139中的相应一个的侧壁。穿过至少一个通腔139的第四介电材料层60的介电材料的部分可以沉积在空腔119的底部，以形成被封装空腔119包围的至少一个离散介电材料部62。每个离散介电材料部62可以具有与第四介电材料层60相同的材料成分，并且可以位于至少一个通腔139中的相应一个的下面。每个离散介电材料部62可以接触氧化硅层20的顶面和/或含锗材料部16的顶面。在一个实施方式中，封装空腔119的横向延伸部在含锗材料部16的顶面和第一介电材料层30的凸台区域M的底面之间可以具有均匀的高度。
可以穿过第四介电材料层60、第三介电材料层50、第二介电材料层40和第一介电材料层30，并穿过氧化硅层20直接在至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)相应的一个的顶面上形成各种接触连通柱结构80。可选地，第四介电材料层60的顶面可以被平坦化。
图4E绘示了第四例示性结构的第一替代配置，其中在含锗材料部16的区域外的氧化硅层20的区域上方形成通腔139。在此实施方式中，离散介电材料部62可以形成在氧化硅层20的顶面上。
图4F绘示了第四例示性结构的第二替代配置，其中具有第一导电类型掺杂的第一掺杂硅12接触含锗材料部16的侧壁。通过在第一掺杂硅部12和含锗材料部16之间提供直接接触，第四例示性结构的第二替代配置可以从任何先前描述的第四例示性结构的配置而得。含锗材料部16可以是在第一掺杂硅部12和含锗材料部16之间的界面上可以存在或可以不存在的本征的、p掺杂或n掺杂、以及p-n结、p-i结或n-i结。
图4G绘示了第四例示性结构的第三替代配置，其中具有第二导电类型掺杂的第二掺杂硅部14接触含锗材料部16的侧壁。通过在第二掺杂硅部14和含锗材料部16之间提供直接接触，第四例示性结构的第三替代配置可以从任何先前描述的第四例示性结构的配置而得。含锗材料部16可以是在第二掺杂硅部14和含锗材料部16之间的界面上可以存在或可以不存在本征的、p掺杂或n掺杂、以及p-n结、p-i结或n-i结。
在第四例示性结构的各种配置中，第二介电材料层40可以覆盖第一介电材料层30，并且可以在凸台区域M上方从含锗材料部16垂直地突出。换句话说，第二介电材料层40可以具有覆盖第一介电材料层30的凸台区域M的另一凸台区域。第三介电材料层50覆盖第二介电材料层40。第四介电材料层60覆盖第三介电材料50。至少一个通腔139垂直延伸穿过第二介电材料层40和第三介电材料层50，并且第四介电材料层60的一部分接触至少一个通腔139中的每个的侧壁。
本揭露的例示性结构的不同配置的各种特征可以结合以产生具有两个或更多配置的多个特征的所得配置。
共同参考图2A至图4F，并且根据本揭露的各种配置，提供了一种半导体元件，半导体元件包含：具有硅层10和被硅层10横向包围的含锗材料部16的半导体基板；覆盖半导体基板的氧化硅层20，其中含锗材料部16被氧化硅层20横向包围；以及覆盖氧化硅层20的第一介电材料层30，并且第一介电材料层30具有从含锗材料部16凸起的凸台区域M，其中不含固相材料的封装空腔119位于含锗材料部16和第一介电材料层30的凸台区域M之间，并且封装空腔119具有至少一个通腔39，该通腔39延伸到第一介电材料层30的凸台区域M中。一般来说，至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)可以被嵌入在硅层10中，并且半导体结构可以包含位于至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)之一和含锗材料部16之间的p-n结或p-i-n结。
在一个实施方式中，封装空腔119的横向延伸部在含锗材料部16的表面和第一介电材料层30的表面之间垂直延伸。在一个实施方式中，含锗材料部16的顶部周边与氧化硅层20的顶面的封闭周边重合。在一个实施方式中，半导体元件还可以具有覆盖第一介电材料层30的第二介电材料层40，其中第二介电材料层40的一部分接触至少一个通腔139的侧壁。在一个实施方式中，半导体元件还可以具有被封装空腔119包围的离散介电材料部42、62，其材料组成与第二介电材料层40相同，位于至少一个通腔39、139之一的下方，并与氧化硅层20的顶面或含锗材料部16的顶面接触。在一个实施方式中，半导体元件还可包含第二介电材料层40覆盖在第一介电材料层30上并在凸台区域上方从含锗材料部16垂直突出的第二介电材料层40；覆盖第二介电材料层40的第三介电材料层50；以及覆盖第三介电材料层50的第四介电材料层60，其中至少一个通腔139垂直延伸到第二介电材料层40和第三介电材料层50中，以及第四介电材料层60的一部分接触至少一个通腔139的侧壁。在一个实施方式中，半导体元件还可以具有至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)在硅层10中，其中半导体元件包含位于在至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)之一和含锗材料部16之间的p-n结或p-i-n结。在一个实施方式中，硅层10包含单晶硅材料；以及含锗材料部16包含单晶锗化硅合金部或单晶锗材料部，并且外延生长地对准单晶硅材料。
参考图5，其绘示了根据本揭露的实施方式的用于形成半导体元件的例示性制程序列的制程流程图。参考步骤510和图1A，可以在半导体基板的硅层10中形成至少一个掺杂硅区域(第一掺杂硅部12、第二掺杂硅部14)。参考步骤520和图1B，可以在硅层10上方形成氧化硅层20。参考步骤530和图1B，可以形成通过氧化硅层20和硅层10的上部的沟渠11。参考步骤540和图1C、图1F至图1I、图2A、图2F至图2J、图3A、图4A和图4E至图4G，在沟渠11中形成含锗材料部16。形成具有含锗材料部16和至少一个掺杂硅区域(第一掺杂硅部12，第二掺杂硅部14)之一的p-n结或p-i-n结。参考步骤550和图1D、图1F至图1I、图2A、图2F至图2J、图3A、图4A和图4E至图4G，可以在含锗材料部上方(并直接在其上)形成不含锗的覆盖材料层(18或118)。参考步骤560和图1E至图1I、图2B、图2F至图2J、图3A、图4A和图4E至图4G，可以在氧化硅层20和覆盖材料层(18或118)上方形成第一介电材料层30。第一介电材料层30包含凸台区域M，此凸台区域M从含锗材料部16抬升一个覆盖材料层(18或118)的厚度。覆盖材料层(18或118)可以形成作为永久性结构(例如，硅覆盖层)，也可以形成作为以空腔119代替的牺牲结构。
在一个实施方式中，含锗材料部16的整个顶面与以大于99％的原子百分比的具有硅的硅覆盖层接触，或者与不含任何固相材料的空腔119接触。从含锗材料部16和硅覆盖层之间的界面产生的暗电流非常小，并且在具有光伏打结的半导体元件中最小化了不利的杂讯产生。此外，可以忽略从含锗材料部16和空腔119之间的界面产生的暗电流。因此，本揭露的实施方式可以提供在光伏打元件中具有减少的暗电流产生并且具有更高讯噪比的半导体元件。
本文揭露的各种实施方式提供了具有含锗材料部的半导体光电侦测器结构。各个实施方式包含硅盖或气隙作为锗保护层。与锗相比，硅盖可以提供更好的晶格常数。其他实施方式利用气盖作为锗保护层。气盖可提供较小的折射率以改善全反射。在各个实施方式中，硅盖和/或气盖提供更好的反射特性，防止在常规的氮化硅盖中发生接缝缺陷，并减少光损失和暗电流。
在一些实施方式中，一种半导体元件包含半导体基板、氧化硅层以及第一介电材料层。半导体基板包含硅层以及被硅层横向围绕的含锗材料部。氧化硅层覆盖半导体基板，其中含锗材料部被氧化硅层横向围绕。第一介电材料层覆盖氧化硅层并且包含自含锗材料部凸起的凸台区域，其中不含固相材料的封装空腔位于含锗材料部以及第一介电材料层的凸台区域之间，并且封装空腔包含至少一通腔，至少一通腔延伸至第一介电材料层的凸台区域中。
在一些实施方式中，封装空腔的横向延伸部在含锗材料部的表面以及第一介电材料层的表面之间垂直延伸。在一些实施方式中，含锗材料部的顶部周边与氧化硅层的顶面的封闭周边重合。在一些实施方式中，半导体元件进一步包含覆盖第一介电材料层的第二介电材料层，其中第二介电材料层的部位接触至少一通腔的侧壁。在一些实施方式中，半导体元件进一步包含被封装空腔围绕的离散式介电材料部，离散式介电材料部具有与第二介电材料层相同的材料组成、位于至少一通腔的一者的下方且与氧化硅层的顶面或含锗材料部的顶面接触。在一些实施方式中，半导体元件进一步包含第二介电材料层、第三介电材料层以及第四介电材料层。第二介电材料层覆盖第一介电材料层并且于凸台区域上方从含锗材料部垂直地突伸。第三介电材料层覆盖第二介电材料层。第四介电材料层覆盖第三介电材料层，其中至少一通腔垂直延伸至第二介电材料层以及第三介电材料层中，并且第四介电材料层的部分与至少一通腔的侧壁接触。在一些实施方式中，半导体元件进一步包含嵌入于硅层中的至少一掺杂硅区域，其中半导体元件包含位于至少一掺杂硅区域的一者以及含锗材料部之间的p-n结或p-i-n结。在一些实施方式中，硅层包含单晶硅材料，并且含锗材料部包含单晶锗化硅合金或单晶锗材料部，并外延生长地对准单晶硅材料。
在一些实施方式中，一种半导体元件包含半导体基板、氧化硅层、硅覆盖层以及第一介电材料层。半导体基板包含硅层以及被硅层横向围绕的含锗材料部。氧化硅层覆盖半导体基板，其中含锗材料部被氧化硅层横向围绕。硅覆盖层与含锗材料部的顶面接触。第一介电材料层覆盖氧化硅层以及硅覆盖层并且包含凸台区域，凸台区域自含锗材料部以硅覆盖层的厚度凸起。
在一些实施方式中，硅覆盖层接触含锗材料部的顶面的整体。在一些实施方式中，含锗材料部的顶面的周边与氧化硅层的顶面的封闭周边重合。在一些实施方式中，硅覆盖层的底面的周边与氧化硅层的顶面接触，并且相对于含锗材料部的顶面的周边横向偏移均匀横向偏移距离。在一些实施方式中，半导体元件进一步包含嵌入于硅层中的至少一掺杂硅区域，其中半导体元件包含位于至少一掺杂硅区域的一者以及含锗材料部之间的p-n结或p-i-n结。在一些实施方式中，硅层包含单晶硅材料，并且含锗材料部包含单晶锗化硅合金或单晶锗材料部，并外延生长地对准单晶硅材料。
在一些实施方式中，一种半导体元件的形成方法包含：形成至少一掺杂硅区域于半导体基板的硅层中；形成氧化硅层于硅层上方；形成沟渠通过氧化硅层以及硅层的上部；形成含锗材料部于沟渠中，其中具有含锗材料部以及至少一掺杂硅区域的一者的p-n结或p-i-n结是形成；形成不含锗的覆盖材料层于含锗材料部上方；以及形成第一介电材料层于氧化硅层以及覆盖材料层上方，其中第一介电材料层包含凸台区域，凸台区域自含锗材料部以覆盖材料层的厚度凸起。
在一些实施方式中，覆盖材料层接触含锗材料部的顶面的整体。在一些实施方式中，硅层包含单晶硅材料，并且含锗材料部包含单晶锗化硅合金或单晶锗材料部，并外延生长地对准单晶硅材料。在一些实施方式中，形成至少一通腔通过第一介电材料层，并且通过去除对于含锗材料部以及第一介电材料层有选择性的覆盖材料层形成横向延伸空腔。在一些实施方式中，半导体元件的形成方法进一步包含通过非均向性地沉积附加介电材料层来密封至少一通腔，其中每一至少一通腔的顶部被附加介电材料层密封，并且被含锗材料部、氧化硅层、第一介电材料层以及附加介电材料层封装的封装空腔是形成。在一些实施方式中，覆盖材料层包含硅覆盖层。
前述内容概述了几个实施方式的特征，使得本领域具有通常知识者可以更好地理解本揭露的各方面。本领域具有通常知识者应当理解，他们可以容易地将本揭露内容用作设计或修改其他制程和结构的基础，以实现与本文介绍的实施方式相同的目的和/或实现相同的优点。本领域具有通常知识者还应该认识到，这样的等效构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以进行各种改变、替换和变更。

Claims (10)

1.一种半导体元件，其特征在于，包含：
一半导体基板，包含一硅层以及被该硅层横向围绕的一含锗材料部；
一氧化硅层，覆盖该半导体基板，其中该含锗材料部被该氧化硅层横向围绕；以及
一第一介电材料层，覆盖该氧化硅层并且包含自该含锗材料部凸起的一凸台区域，其中不含一固相材料的一封装空腔位于该含锗材料部以及该第一介电材料层的该凸台区域之间，并且该封装空腔包含至少一通腔，该至少一通腔延伸至该第一介电材料层的该凸台区域中。
2.根据权利要求1所述的半导体元件，其特征在于，该封装空腔的一横向延伸部在该含锗材料部的一表面以及该第一介电材料层的一表面之间垂直延伸。
3.根据权利要求1所述的半导体元件，其特征在于，进一步包含覆盖该第一介电材料层的一第二介电材料层，其中该第二介电材料层的一部位接触该至少一通腔的一侧壁。
4.根据权利要求1所述的半导体元件，其特征在于，进一步包含：
一第二介电材料层，覆盖该第一介电材料层并且于该凸台区域上方从该含锗材料部垂直地突伸；
一第三介电材料层，覆盖该第二介电材料层；以及
一第四介电材料层，覆盖该第三介电材料层，其中该至少一通腔垂直延伸至该第二介电材料层以及该第三介电材料层中，并且该第四介电材料层的一部分与该至少一通腔的一侧壁接触。
5.根据权利要求1所述的半导体元件，其特征在于，进一步包含嵌入于该硅层中的至少一掺杂硅区域，其中该半导体元件包含位于该至少一掺杂硅区域的一者以及该含锗材料部之间的一p-n结或一p-i-n结。
6.一种半导体元件，其特征在于，包含：
一半导体基板，包含一硅层以及被该硅层横向围绕的一含锗材料部；
一氧化硅层，覆盖该半导体基板，其中该含锗材料部被该氧化硅层横向围绕；
一硅覆盖层，与该含锗材料部的一顶面接触；以及
一第一介电材料层，覆盖该氧化硅层以及该硅覆盖层并且包含一凸台区域，该凸台区域自该含锗材料部以该硅覆盖层的一厚度凸起。
7.根据权利要求6所述的半导体元件，其特征在于，该硅覆盖层接触该含锗材料部的该顶面的一整体。
8.一种半导体元件的形成方法，其特征在于，包含：
形成至少一掺杂硅区域于一半导体基板的一硅层中；
形成一氧化硅层于该硅层上方；
形成一沟渠通过该氧化硅层以及该硅层的一上部；
形成一含锗材料部于该沟渠中，其中具有该含锗材料部以及该至少一掺杂硅区域的一者的一p-n结或一p-i-n结是形成；
形成不含锗的一覆盖材料层于该含锗材料部上方；以及
形成一第一介电材料层于该氧化硅层以及该覆盖材料层上方，其中该第一介电材料层包含一凸台区域，该凸台区域自该含锗材料部以该覆盖材料层的一厚度凸起。
9.根据权利要求8所述的半导体元件的形成方法，其特征在于：
形成至少一通腔通过该第一介电材料层；以及
通过去除对于该含锗材料部以及该第一介电材料层有选择性的该覆盖材料层形成一横向延伸空腔。
10.根据权利要求8所述的半导体元件的形成方法，其特征在于，该覆盖材料层包含一硅覆盖层。
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