TW202038452A - 用於數位及射頻應用之半導體結構 - Google Patents

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Abstract

本發明係關於一種絕緣體上半導體多層結構，其包含： 一堆疊，稱作背部堆疊，係以下列層自該結構之一背側至一前側之堆疊： 一半導體載體基材，其電阻率介於500Ω.cm與30 kΩ.cm之間， 一第一電氣絕緣層， 一第一半導體層， 至少一個渠溝隔離件，其經由該背部堆疊至少向下延伸至該第一電氣絕緣層，且電氣隔離該多層結構之兩個鄰近區， 該多層結構主要特徵在於其另外包含至少一個FD-SOI第一區及至少一個RF-SOI第二區。

Description

用於數位及射頻應用之半導體結構
發明領域
本發明係關於一種用於數位及射頻應用之絕緣體上半導體結構。本發明亦係關於一種用於經由將層自稱作「供體基材」之第一基材轉印至稱作「接收基材」之第二基材來製造此類結構的方法。
發明背景
絕緣體上半導體結構為多層結構，其包括：一基材，其通常由矽製成；一電氣絕緣層，其配置於該基材之頂部上，通常為諸如一氧化矽層之一氧化物層；以及一半導體層，其配置於該絕緣層之頂部上，其中電晶體之源極、通道及汲極係在該半導體層中產生，且該半導體層通常為一矽層。
在半導體為矽時，絕緣體上半導體(SeOI)結構稱為「絕緣體上矽」(SOI)結構。
在現有SOI結構中，全空乏絕緣體上矽(FD-SOI)結構通常用於數位應用。FD-SOI結構之特徵在於，存在配置於矽基材上之薄氧化物層及配置於氧化物層上之被稱作SOI層的極薄半導體層。
該氧化物層位於基材與SOI層之間。該氧化物層接著據稱為「內埋式」，且對於內埋氧化物被稱作「BOX」。
SOI層允許在FD-SOI結構中形成導電通道。
因為BOX層及SOI層之小厚度及均勻性，所以不必摻雜導電通道，且因此該結構能夠在全空乏模式中操作。
FD-SOI結構相對於無BOX層之結構具有改良之靜電特性。BOX層降低源極與汲極之間的寄生電容，且亦允許電子自導電通道洩漏至基材以結合電子至導電通道之流動而顯著降低，因此減小電流損失且改良結構之效能。
FD-SOI結構可與射頻(RF)應用相容，然而，其會在該基材中出現電氣損失。
為補償此等電氣損失且改良RF效能，已知使用具有高電阻率之基材，特定而言為SOI基材，此類型之基材對於高電阻率基材通常被稱作「HR基材」。後者有利地與電荷捕獲層，亦即，富陷阱層組合。然而，此類型之基材與電晶體之使用不相容，該等電晶體之臨限電壓可經由背側閘極(背部偏壓電壓)控制。
具體而言，含有被捕獲電荷之此層的存在會阻礙背部偏壓(將電位差施加至背側)，且可另外導致摻雜劑之加速擴散，因此由於接面洩漏之問題而防止產生高品質PN接面。
除包含一個BOX層的FD-SOI結構之外，已產生包含兩個BOX層的FD-SOI結構，其稱作「雙BOX」結構。
在FD-SOI結構包含雙閘極電晶體之狀況下，雙BOX技術為有利的，該等雙閘極電晶體之閘極電極形成於導電通道上方及下方。因此，背閘極之SOI層(其被稱作背閘極SOI層)藉由第一BOX層與前閘極之SOI層(其被稱作前閘極SOI層)電氣分離，且亦藉由第二BOX層與基底基材電氣分離。
文件US 2010/0176482描述用於CMOS技術之包含二個BOX層的此FD-SOI結構之實例。
根據此文件，使用最佳化製程製造具有高k閘極介電質且閘極長度小至30 nm的CMOS結構，從而允許裝置與待獲得的背閘極之間的良好隔離。
現有雙BOX技術用於數位應用，而非用於射頻應用及數位應用二者。
發明概要
本發明之一個目標為提供一種允許克服前述缺陷之絕緣體上半導體結構。本發明旨在提供允許組合數位應用與射頻應用之此類結構。
為此目的，本發明提供一種絕緣體上半導體結構，其包含： - 一堆疊，稱作背部堆疊，係以下列層自該結構之一背側至一前側之堆疊： · 一半導體載體基材，其電阻率介於500Ω.cm與30 kΩ.cm之間， · 一第一電氣絕緣層， · 一第一半導體層， - 至少一個渠溝隔離件，其經由該背部堆疊至少向下延伸至該第一電氣絕緣層，且電氣隔離該多層結構之兩個鄰近區， 該多層結構之特徵在於其另外包含： - 至少一個FD-SOI第一區，其包含一堆疊，稱作前部堆疊，其配置於該背部堆疊上，該前部堆疊包含： · 一第二電氣絕緣層，其配置於該第一半導體層上， · 一第二半導體層，稱作作用層，其配置於該第二電氣絕緣層上， 其中該第一電氣絕緣層具有之厚度大於該第二電氣絕緣層之厚度，且該第一半導體層具有之厚度大於該作用層之厚度，該FD-SOI第一區另外包含在該作用層中之至少一個數位組件， - 至少一個RF-SOI第二區，其藉由一渠溝隔離件與該FD-SOI區電氣隔離，包含與該第一電氣絕緣層垂直的至少一個射頻組件。 根據其他態樣，所提議結構具有以下各種特徵，其可單獨地或以其技術上可行的組合實施： - 該背部堆疊另外包含配置於該載體基材與該第一電氣絕緣層之間的一電荷捕獲層； - 該電荷捕獲層係由多晶矽或多孔矽製成； - 該射頻組件配置於該第一半導體層中； - 該RF-SOI第二區包含配置於該背部堆疊上的該前部堆疊，且其中該射頻組件配置於該作用層中； - 該第一半導體層係由結晶材料製成； - 該第一半導體層係由非晶形材料製成； - 該第二半導體層係由結晶材料製成； - 該第一電氣絕緣層為一氧化矽層； - 該第二電氣絕緣層為一氧化矽層； - 該第一電氣絕緣層具有一厚度介於50 nm與1500 nm之間； - 該第二電氣絕緣層具有一厚度介於10 nm與100 nm之間； - 該第一半導體層具有一厚度介於10 nm與200 nm之間； - 該作用層具有一厚度介於3 nm與30 nm之間。
本發明亦係關於一種用於製造絕緣體上半導體多層結構之方法，其包含以下步驟： - 提供一第一供體基材， - 在該第一供體基材中形成一弱化區，以便劃定一第一半導體層， - 將該第一半導體層轉印至一半導體載體基材，一第一電氣絕緣層位於該供體基材與該載體基材之間的界面處以便形成包含該載體基材、該第一電氣絕緣層及該經轉印第一半導體層的一背部堆疊， - 提供一第二供體基材， - 在該第二供體基材中形成一弱化區，以便劃定稱作該作用層之一第二半導體層， - 將該半導體層轉印至該背部堆疊，一第二電氣絕緣層位於該第二供體基材與該背部堆疊之間的界面處，以便形成包含該第二電氣絕緣層及該經轉印第二半導體層之一前部堆疊， - 形成至少一個渠溝隔離件，其經由該前部堆疊及該背部堆疊至少向下延伸至該第一電氣絕緣層，以便電氣隔離包括至少一個FD-SOI區及至少一個RF-SOI區的兩個鄰近區， - 產生： ·  在該FD-SOI區中在該作用層中之至少一個數位組件，及 ·  與該第一電氣絕緣層垂直之至少一個射頻組件。
本發明亦係關於一種用於製造絕緣體上半導體多層結構之方法，其包含以下步驟： - 藉由在覆蓋有一第一電氣絕緣層之一載體基材上沈積一第一半導體層而形成一背部堆疊， - 提供一供體基材， - 在該供體基材中形成一弱化區，以便劃定一第二半導體層， - 將該第二半導體層轉印至該背部堆疊，一第二電氣絕緣層位於該第二供體基材與該背部堆疊之間的界面處，以便在該背部堆疊上形成一前部堆疊， - 形成至少一個渠溝隔離件，其經由該前部堆疊及該背部堆疊至少向下延伸至該第一電氣絕緣層，以便電氣隔離包括至少一個FD-SOI區及至少一個RF-SOI區的兩個鄰近區， - 產生： ·  在該FD-SOI區中在該作用層中之至少一個數位組件，及 ·  與該第一電氣絕緣層垂直之至少一個射頻組件。
根據其他態樣，所提議方法具有以下各種特徵，其可單獨地或以其技術上可行的組合實施： - 該方法包含在產生該射頻組件之前，選擇性地移除該RF-SOI區之該作用層及該第二電氣絕緣層之步驟，且其中該射頻組件接著形成於該第一半導體層中；
-  該方法另外包含，在轉印步驟之前，在接收基材上形成一電荷捕獲層，該電荷捕獲層配置於該載體基材與該第一電氣絕緣層之間。
本發明之多層結構充當用於製造電晶體，詳言之用於製造MOSFET之載體。MOSFET為包含三個主動電極之半導體裝置，即稱作閘極之輸入電極、稱作汲極之輸出電極及稱作源極之第三電極。此等電晶體允許借助於閘極控制汲極上之電壓(或電流)輸出。
在本文中，「在……上」一詞在與第一層相對於第二層之位置或組件相對於層之位置有關時未必暗示該第一層與該第二層直接接觸或該組件與該層直接接觸。除非另外指定，否則此術語並不排除一或多個其他層位於該第一層與該第二層中間或位於該組件與該層中間。
較佳實施例之詳細說明
本發明之第一主題係關於可用於數位應用及射頻應用二者之絕緣體上半導體多層結構。
圖1說明根據本發明之此類多層結構1的第一實施例。
參考圖1，多層結構1包含半導體載體基材2、第一電氣絕緣層3及第一半導體層4自該結構之背側至前側的堆疊，其稱作背部堆疊。
半導體載體基材2為高電阻基材，亦即，其具有介於500Ω.cm與30 kΩ.cm之間且較佳介於1 kΩ.cm與10 kΩ.cm之間的電阻率。高電阻率使得載體基材能夠限制電氣損失且改良結構效能。
第一電氣絕緣層3允許載體基材2與第一半導體層4及上鄰該第一半導體層之層絕緣。
第一電氣絕緣層3較佳為氧化物層。由於此層在載體基材2與第一半導體層4之間內埋於該結構中，因此其亦可稱作「第一BOX」。其較佳為氧化矽層。
第一電氣絕緣層3之厚度相對較大，且較佳介於50 nm (奈米)與1500 nm之間。具體而言，過小的厚度，特定而言小於50 nm之厚度，將產生擊穿第一電氣絕緣層之風險。
視情況，結構1亦包含配置於載體基材2與第一電氣絕緣層3之間的電荷捕獲層7，其較佳由多晶矽或多孔矽製成。此電荷捕獲層允許捕獲積聚於第一電氣絕緣層3下方之電荷。
第一半導體層4為配置於第一電氣絕緣層3與第二電氣絕緣層5之間的中間層，其在下文更詳細地描述於本發明之正文中。其較佳具有介於10 nm與200 nm之間的厚度。
半導體層4有利地由結晶材料或非晶形材料製成，其可視情況在FD-SOI區中經摻雜。此材料經選擇以使得FD-SOI區中之半導體層可被加偏壓以便控制電晶體之臨限電壓(背部偏壓電壓)。
較佳地，半導體層4之材料在RF-SOI區中不經摻雜，以便最佳化背部堆疊之電阻率且因此限制電氣損失。
半導體層4之材料較佳選自：單晶矽、多晶矽，及矽-鍺。
多層結構1包含意欲用於不同應用之多個區，包括用於數位應用之至少一個FD-SOI區及用於射頻應用之至少一個RF-SOI區。
為了能夠將FD-SOI區及RF-SOI區組合在同一個結構中，位於第一半導體層上的堆疊(稱作前部堆疊)之構成層之性質取決於該堆疊是否形成FD-SOI區或RF-SOI區之部分而不同。
根據圖1中所說明的第一實施例，兩個FD-SOI區與該RF-SOI區包含相同前部堆疊。此前部堆疊包含配置於第一半導體層4上的第二電氣絕緣層5及配置於第二電氣絕緣層5上的第二半導體層6 (稱作作用層)。
結構1另外包含自作用層6之自由表面延伸穿過結構之厚度的渠溝隔離件8。渠溝通過前部堆疊之作用層6及第二電氣絕緣層5，且經由背部堆疊至少向下延伸至第一電氣絕緣層3。渠溝可較深地延伸至背部堆疊中，以便在存在電荷捕獲層7時通過該電荷捕獲層且通過載體基材2。
每一渠溝隔離件電氣隔離結構1之兩個鄰近區。渠溝因此分隔兩個FD-SOI區或兩個RF-SOI區，或實際上分隔一個FD-SOI區與一個RF-SOI區。
在圖1之結構中，第二電氣絕緣層5在第一半導體層4上延伸至FD-SOI區及RF-SOI區兩者中。
第二電氣絕緣層5允許作用層6與第一半導體層4及下鄰中間層之層絕緣。
第二電氣絕緣層5較佳為氧化物層。由於此層在第一半導體層4與作用層6之間內埋於該結構中，因此其亦可稱作「第二BOX」。其較佳為氧化矽層。
第二電氣絕緣層5具有相對較小且小於第一電氣絕緣層3之厚度的厚度。此小厚度使得有可能能夠經由下鄰的第一半導體層之合適偏壓來控制電晶體之臨限電壓。為此目的，將第二電氣絕緣層5之厚度選擇為較佳介於10 nm與100 nm之間。
第二半導體層6稱作作用層係因為其意欲用於產生數位組件9及射頻組件10二者，該等組件取決於結構所希望之數位應用及射頻應用而產生。
作用層6較佳由結晶材料製成，且更佳為單晶矽層。
作用層6之厚度較佳介於3 nm與30 nm之間，且更佳介於5 nm與20 nm之間。較佳地，作用層之厚度在材料之所有範圍上為均勻的，亦即，其厚度變化為1 nm或小於1 nm，以便在全空乏模式中最佳化FD-SOI區之操作。
根據圖1中展示的第一實施例，射頻組件係在前部堆疊及作用層6上產生。
圖2說明根據本發明之多層結構1的第二實施例。
此第二實施例不同於第一實施例，不同之處在於上文所描述的前部堆疊僅存在於FD-SOI區中，且射頻組件直接配置於RF-SOI區之第一半導體層4中。
參考圖2，RF-SOI區因此既不包含配置於第一半導體層4上的第二電氣絕緣層5，亦不包含配置於第二電氣絕緣層5上的作用層6。具體言之，第一電氣絕緣層3已經允許在不存在第二電氣絕緣層5的情況下獲得具有足夠電阻以限制電氣損失的結構。
現將描述用於製造諸如上文所描述之多層結構1的方法之三個實施例。
根據第一實施例 ，首先提供第一供體基材20。
參考圖3A，在此基材中形成弱化區21，以便劃定第一半導體層4。弱化區21以大體上對應於待轉印之半導體層之厚度的預定義深度形成於供體基材中。較佳地，藉由將氫及/或氦原子植入至供體基材20中來產生弱化區21。
接著，藉由經由第一電氣絕緣層3將供體基材20接合至載體基材，接著沿著弱化區21拆離供體基材來將第一半導體層4轉印至為接收基材之半導體載體基材2(智慧Cut™方法)。第一電氣絕緣層可形成於供體基材或載體基材上。
或者，可藉由將供體基材21自其與接合至載體基材2之側相對的側薄化直至獲得第一半導體層4所要之厚度來達成轉印。
視情況，在接合步驟之前，在載體基材與第一電氣絕緣層3之間在載體基材2上形成電荷捕獲層7。
接著獲得諸如上文所描述且在圖3B中所展示之背部堆疊，其包含載體基材2、電荷捕獲層7 (若存在)、第一電氣絕緣層3及經轉印第一半導體層4。
此外，提供第二供體基材30。
參考圖3C，在此基材中形成弱化區31，以便劃定第二半導體層6。該弱化區可以用於劃定第一半導體層之相同方式形成。
接著，藉由經由第二電氣絕緣層5將第二供體基材接合至背部堆疊，接著沿著弱化區拆離供體基材來將第二半導體層6轉印至形成接收基材之背部堆疊(智慧Cut™方法)。第二電氣絕緣層5可形成於供體基材或接收基材上。
參考圖3D，接著獲得前部堆疊，其定位於背部堆疊上且包含第二電氣絕緣層5及第二半導體層6。
或者，可藉由使第二供體基材30自其與接合至背部堆疊的側相對的側薄化，直至獲得第二半導體層6所需之厚度來達成轉印。
視情況，在轉印步驟之前，有可能進行第一半導體層之自由表面的處理以便減小其粗糙度。此表面處理改良第二電氣絕緣層至第一半導體層之接合。
參考圖3E，接著形成渠溝隔離件8，其經由前部堆疊及背部堆疊至少向下延伸至第一電氣絕緣層3，以便電氣隔離兩個鄰近區，詳言之電氣隔離FD-SOI區與RF-SOI區。
在需要獲得圖2之結構的情況下，在產生射頻組件10之前且較佳在產生數位組件9之前，選擇性地移除RF-SOI區之作用層6及第二電氣絕緣層5的一部分以便形成空腔11。此情形展示於圖4A中。
局部移除可有利地藉由蝕刻進行。為此目的，將微影遮罩沈積於作用層6上。該遮罩具備至少一個孔隙。接著經由遮罩之孔隙蝕刻作用層6以便形成空腔11。適合於此目的之任何已知蝕刻技術係可用的，諸如(例如)利用鹽酸之乾式蝕刻。
在為作用層上之第二半導體層6上產生數位組件9。此允許獲得FD-SOI區。
亦在第一半導體層上產生射頻組件10。可在作用層6 (圖1)或第一半導體層4 (圖2及圖4B)中產生射頻組件。此允許獲得RF-SOI區。
剛剛描述之第一實施例包含劃定半導體層及轉印半導體層的二個步驟。在第一半導體層為結晶層之情況下，此為最特別有利的。此層自供體基材之轉印允許在最終結構保留其晶體品質。
在不需要最佳化第一半導體層之晶體品質時，例如在後者非晶形時，有可能藉由在第一電氣絕緣層上沈積而形成第一半導體層。此方法接著僅使用單一轉印步驟，亦即，轉印作用層之步驟，且因此更經濟。
此方法對應於現將描述之第二實施例。
根據第二實施例 ，藉由在預先覆蓋有第一電氣絕緣層3的載體基材2上沈積第一半導體層4而形成背部堆疊。圖3B中說明此背部堆疊。
第一半導體層4可藉由在載體基材上之磊晶而形成，或替代地沈積於該載體基材上(詳言之，藉由化學氣相沈積(CVD))。
視情況，在沈積第一半導體層之前，電荷捕獲層7在載體基材與第一電氣絕緣層3之間形成於載體基材2上。
此外，提供供體基材30。
參考圖3C，在此供體基材中形成弱化區31，以便劃定第二半導體層6。該弱化區可以用於第一實施例之相同方式形成。
接著，藉由經由第二電氣絕緣層5將供體基材接合至背部堆疊，接著沿著弱化區拆離供體基材來將第二半導體層6轉印至背部堆疊(智慧Cut™方法)。
參考圖3D，接著獲得前部堆疊，其定位於背部堆疊上且包含第二電氣絕緣層5及第二半導體層6。
或者，可藉由使供體基材30自其與接合至背部堆疊的側相對的側薄化，直至獲得第二半導體層6所需之厚度來達成轉印。
視情況，在轉印步驟之前，有可能進行第一半導體層之自由表面的處理以便減小其粗糙度。此表面處理改良第二電氣絕緣層至第一半導體層之接合，此在第一半導體層係藉由沈積而非智慧Cut™轉印形成時(如在本發明實施例中)特別有利。
參考圖3E，接著形成渠溝隔離件8，其經由前部堆疊及背部堆疊至少向下延伸至第一電氣絕緣層3，以便電氣隔離兩個鄰近區，詳言之電氣隔離FD-SOI區與RF-SOI區。
在需要獲得圖2之結構的情況下，在產生射頻組件10之前且較佳在產生數位組件9之前，選擇性地移除RF-SOI區之作用層6及第二電氣絕緣層5的一部分以便形成空腔11。此情形展示於圖4A中。
類似於第一實施例，局部移除可有利地藉由蝕刻進行。
在為作用層上之第二半導體層6上產生數位組件9。此允許獲得FD-SOI區。
亦在第一半導體層上產生射頻組件10。可在作用層6 (圖1)或第一半導體層4 (圖2及圖4B)中產生射頻組件。此允許獲得RF-SOI區。
根據第三實施例，製造製程包含與第一實施例或第二實施例之步驟相同的步驟，以便形成圖1之結構，其包含半導體載體基材2、第一電氣絕緣層3、第一半導體層4、第二電氣絕緣層5及作用層6。此結構展示於圖5A中。
然而，與此等兩個實施例相反，局部移除第一半導體層4的一部分。可在射頻組件10及視情況數位組件產生於作用層6之前或實際上在射頻組件10及視情況數位組件已產生於作用層6之後(亦即，在製造電晶體期間)進行此局部移除。詳言之，其可能為MOS電晶體之問題，諸如CMOS電晶體之問題。
根據此第三實施例，參考圖5A，在距結構之邊緣所界定距離處挖出渠溝8，以使得渠溝自作用層6之自由表面經由第二電氣絕緣層5及第一半導體層4向下延伸至第一電氣絕緣層3。此允許由渠溝8劃定之側向部分實體上與結構之其餘部分隔離。
參考圖5B，接著局部移除側向部分中之第一半導體層4以便形成空腔12。
空腔12為側向空腔，位於有用區之邊緣上，且通向結構之外部。其在結構之厚度上由第一電氣絕緣層3及第二電氣絕緣層5定界，且在側向上由渠溝8定界。
參看圖5C，接著在空腔12中沈積第三電氣絕緣層13以便填充該空腔。
可接著在作用層6上產生與第三電氣絕緣層13垂直之一或多個射頻組件10。接著在結構邊緣上獲得RF-SOI區域。與組件相對於結構內之層之位置有關的表述「與…垂直(plumb with)」意謂該組件及該層在結構之厚度的方向上面向彼此。換言之，延伸穿過結構之厚度且與組件相交的任何軸線亦與與此組件垂直之層相交。
在用於製造電晶體之方法期間產生第三電氣絕緣層的優點為使得有可能使用此方法之蝕刻遮罩，且因此受益於結構之各種層的最佳對準。
根據第四實施例(未展示)，移除局部作用層6、第二電氣絕緣層5及第一半導體層4，以便形成空腔。
渠溝8可預先在結構中挖出，以使得渠溝自作用層6之自由表面經由第二電氣絕緣層5及第一半導體層4向下延伸至第一電氣絕緣層3。此允許由渠溝8劃定之部分實體上與結構之其餘部分隔離。
接下來，用氧化物填充空腔，接著在所形成之氧化物層上產生被動射頻組件(電感器、電容器、導電線)。
此等被動射頻組件不需要諸如矽之半導體。其係用金屬線(例如介電層中之金屬線)在電路之背部堆疊中產生。鑒於此等被動RF組件受導電材料之不利影響，因此其極大地得益於高電阻率基材及電荷捕獲層以及半導體層之移除。
根據第五實施例(未展示)，在結構中挖出渠溝8，以使得渠溝自作用層6之自由表面經由第二電氣絕緣層5及第一半導體層4向下延伸至第一電氣絕緣層3。此允許由渠溝8劃定之部分實體上與結構之其餘部分隔離。
局部移除作用層6、第二電氣絕緣層5及第一半導體層4，以便形成空腔。
接下來，在渠溝中產生被動射頻組件。為此目的，較佳使作用層6及第二電氣絕緣層5不過厚。作用層6之介於3 nm與30 nm之間的厚度及第二電氣絕緣層5之介於10 nm與100 nm之間的厚度適合於此目的。
正如第三實施例，此等實施例具有使用該方法之蝕刻遮罩用於製造電晶體之優點，且因此受益於結構之各層的最佳對準。
1:多層結構 2:載體基材 3:第一電氣絕緣層 4:第一半導體層 5:第二電氣絕緣層 6:第二半導體層 7:電荷捕獲層 8:渠溝隔離件 9:數位組件 10:射頻組件 11,12:空腔 13:第三電氣絕緣層 20:第一供體基材 21:弱化區 30:供體基材 31:弱化區
本發明之其他優點及特徵在參考以下隨附圖式閱讀藉助於說明性及非限制性實例給出之以下描述後將變得顯而易見： 圖1為根據本發明之多層結構之第一實施例的示意圖，其包含兩個FD-SOI區及一個RF-SOI區，其中數位組件係在FD-SOI區之作用層中產生，且射頻組件係在RF-SOI區之作用層中產生； 圖2為根據本發明之多層結構之第二實施例的示意圖，其包含兩個FD-SOI區及一個RF-SOI區，其中數位組件係在FD-SOI區之作用層中產生，且射頻組件係在RF-SOI區之第一半導體層中產生； 圖3A為說明在第一供體基材中形成弱化區之示意圖； 圖3B為在將第一半導體層接合至接收基材之後獲得的背部堆疊之示意圖； 圖3C為說明在第二供體基材中形成弱化區之示意圖； 圖3D為在將第二半導體層接合至背部堆疊之後獲得的結構之示意圖； 圖3E展示使用根據第一實施例之製造製程獲得的多層結構； 圖4A展示一多層結構，其中作用層及第二電氣絕緣層的一部分已局部移除以形成空腔； 圖4B展示使用根據第二實施例之製造製程獲得的圖4A之結構； 圖5A展示配備有渠溝隔離件之結構； 圖5B展示根據製造製程之第三實施例的圖5A之結構，其中第一半導體層之側向部分已局部移除以便形成空腔； 圖5C展示圖5B之結構，其中空腔已用第三電氣絕緣層填充。
1:多層結構
2:載體基材
3:第一電氣絕緣層
4:第一半導體層
5:第二電氣絕緣層
6:第二半導體層
7:電荷捕獲層
8:渠溝隔離件
9:數位組件
10:射頻組件

Claims (18)

  1. 一種絕緣體上半導體多層結構，其包含： 一堆疊，稱作背部堆疊，係以下列層自該結構之一背側至一前側之堆疊： 一半導體載體基材，其電阻率介於500Ω.cm與30 kΩ.cm之間， 一第一電氣絕緣層， 一第一半導體層， 至少一個渠溝隔離件，其經由該背部堆疊至少向下延伸至該第一電氣絕緣層，且電氣隔離該多層結構之兩個鄰近區， 該多層結構之特徵在於其另外包含： 至少一個FD-SOI第一區，其包含一堆疊，稱作前部堆疊，其配置於該背部堆疊上，該前部堆疊包含： 一第二電氣絕緣層，其配置於該第一半導體層上， 一第二半導體層，稱作作用層，其配置於該第二電氣絕緣層上， 其中該第一電氣絕緣層具有之厚度大於該第二電氣絕緣層之厚度，且該第一半導體層具有之厚度大於該作用層之厚度，該FD-SOI第一區另外包含在該作用層中之至少一個數位組件， 至少一個RF-SOI第二區，其藉由一渠溝隔離件與該FD-SOI區電氣隔離，包含與該第一電氣絕緣層垂直的至少一個射頻組件。
  2. 如請求項1之結構，其中該背部堆疊另外包含配置於該載體基材與該第一電氣絕緣層之間的一電荷捕獲層。
  3. 如請求項2之結構，其中該電荷捕獲層係由多晶矽或多孔矽製成。
  4. 如請求項1至3中任一項之結構，其中該射頻組件配置於該第一半導體層中。
  5. 如請求項1至3中任一項之結構，其中該RF-SOI第二區包含配置於該背部堆疊上的該前部堆疊，且其中該射頻組件配置於該作用層中。
  6. 如前述請求項中任一項之結構，其中該第一半導體層係由結晶材料製成。
  7. 如請求項1至5中任一項之結構，其中該第一半導體層係由非晶形材料製成。
  8. 如前述請求項中任一項之結構，其中該第二半導體層係由結晶材料製成。
  9. 如前述請求項中任一項之結構，其中該第一電氣絕緣層為一氧化矽層。
  10. 如前述請求項中任一項之結構，其中該第二電氣絕緣層為一氧化矽層。
  11. 如前述請求項中任一項之結構，其中該第一電氣絕緣層具有一厚度介於50 nm與1500 nm之間。
  12. 如前述請求項中任一項之結構，其中該第二電氣絕緣層具有一厚度介於10 nm與100 nm之間。
  13. 如前述請求項中任一項之結構，其中該第一半導體層具有一厚度介於10 nm與200 nm之間。
  14. 如前述請求項中任一項之結構，其中該作用層具有一厚度介於3 nm與30 nm之間。
  15. 一種用於製造一絕緣體上半導體多層結構之方法，其包含以下步驟： 提供一第一供體基材， 在該第一供體基材中形成一弱化區，以便劃定一第一半導體層， 將該第一半導體層轉印至一半導體載體基材，一第一電氣絕緣層位於該供體基材與該載體基材之間的界面處以便形成包含該載體基材、該第一電氣絕緣層及該經轉印第一半導體層的一背部堆疊， 提供一第二供體基材， 在該第二供體基材中形成一弱化區，以便劃定稱作作用層之一第二半導體層， 將該半導體層轉印至該背部堆疊，一第二電氣絕緣層位於該第二供體基材與該背部堆疊之間的界面處，以便形成包含該第二電氣絕緣層及該經轉印第二半導體層之一前部堆疊， 形成至少一個渠溝隔離件，其經由該前部堆疊及該背部堆疊至少向下延伸至該第一電氣絕緣層，以便電氣隔離包括至少一個FD-SOI區及至少一個RF-SOI區的兩個鄰近區， 產生： 在該FD-SOI區中在該作用層中之至少一個數位組件，及 與該第一電氣絕緣層垂直之至少一個射頻組件。
  16. 一種用於製造一絕緣體上半導體多層結構之方法，其包含以下步驟： 藉由在覆蓋有一第一電氣絕緣層之一載體基材上沈積一第一半導體層而形成一背部堆疊， 提供一供體基材， 在該供體基材中形成一弱化區，以便劃定一第二半導體層， 將該第二半導體層轉印至該背部堆疊，一第二電氣絕緣層位於該第二供體基材與該背部堆疊之間的界面處，以便在該背部堆疊上形成一前部堆疊， 形成至少一個渠溝隔離件，其經由該前部堆疊及該背部堆疊至少向下延伸至該第一電氣絕緣層，以便電氣隔離包括至少一個FD-SOI區及至少一個RF-SOI區的兩個鄰近區， 產生： 在該FD-SOI區中在該作用層中之至少一個數位組件，及 在該第一半導體層上的至少一個射頻組件。
  17. 如請求項15或請求項16之方法，其包含在產生該射頻組件之前，選擇性地移除該RF-SOI區之該作用層及該第二電氣絕緣層之一步驟，且其中該射頻組件接著形成於該第一半導體層中。
  18. 如請求項15至17中任一項之方法，其另外包含在該轉印步驟之前，在接收基材上形成一電荷捕獲層，該電荷捕獲層配置於該載體基材與該第一電氣絕緣層之間。
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