JP2002118264A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002118264A JP2002118264A JP2000306139A JP2000306139A JP2002118264A JP 2002118264 A JP2002118264 A JP 2002118264A JP 2000306139 A JP2000306139 A JP 2000306139A JP 2000306139 A JP2000306139 A JP 2000306139A JP 2002118264 A JP2002118264 A JP 2002118264A
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Abstract
(57)【要約】
【課題】 ＳＯＩデバイスの占有面積の増加を抑えつ
つ、ＳＯＩデバイスにおけるインパクトイオン化に伴う
基板浮遊効果を十分に抑制できる半導体装置及びその製
造方法を提供する。 【解決手段】 本発明に係る半導体装置は、支持基板
２、その上に形成された絶縁膜３及びその上に形成され
た単結晶Ｓｉ層４を有するＳＯＩ基板１と、単結晶Ｓｉ
層４の表面に形成されたゲート酸化膜６と、このゲート
酸化膜上に形成されたゲート電極７と、単結晶Ｓｉ層４
に形成され、ゲート電極７の側壁側の下方に形成された
ソース／ドレイン領域の拡散層１６，１７と、上記絶縁
膜３に形成された、ゲート電極７の下方に位置するピン
ホール３ａと、を具備する。
つ、ＳＯＩデバイスにおけるインパクトイオン化に伴う
基板浮遊効果を十分に抑制できる半導体装置及びその製
造方法を提供する。 【解決手段】 本発明に係る半導体装置は、支持基板
２、その上に形成された絶縁膜３及びその上に形成され
た単結晶Ｓｉ層４を有するＳＯＩ基板１と、単結晶Ｓｉ
層４の表面に形成されたゲート酸化膜６と、このゲート
酸化膜上に形成されたゲート電極７と、単結晶Ｓｉ層４
に形成され、ゲート電極７の側壁側の下方に形成された
ソース／ドレイン領域の拡散層１６，１７と、上記絶縁
膜３に形成された、ゲート電極７の下方に位置するピン
ホール３ａと、を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ構造を有す
る半導体装置及びその製造方法に関する。特には、基板
浮遊効果を十分に抑制できる半導体装置及びその製造方
法に関する。
る半導体装置及びその製造方法に関する。特には、基板
浮遊効果を十分に抑制できる半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】絶縁膜上の単結晶半導体層にトランジス
タを構成する手法はＳＯＩ(Silicon On Insulator)構造
として公知である。以下、ＳＯＩ基板に形成されたＭＯ
Ｓトランジスタについて説明する。
タを構成する手法はＳＯＩ(Silicon On Insulator)構造
として公知である。以下、ＳＯＩ基板に形成されたＭＯ
Ｓトランジスタについて説明する。
【０００３】図３（ａ），（ｂ）は、従来の半導体装置
の製造方法を示す断面図である。まず、ＳＯＩ基板１０
１を準備する。このＳＯＩ基板１０１は、単結晶シリコ
ンからなる支持基板１０２と、この支持基板１０２上に
形成された絶縁膜１０３と、この絶縁膜１０３上に形成
された単結晶Ｓｉ層１０４と、から構成されている。な
お、ＳＯＩ基板１０１は、種々の製造方法により製造す
ることが可能であり、例えば、張り合わせ法、ＳＩＭＯ
Ｘ(separation by Implanted oxygen)などにより製造す
ることも可能である。張り合わせ法とは、表面に絶縁膜
を有するシリコン基板を２つ準備し、これらのシリコン
基板の絶縁膜を互いに張り合わせることによりＳＯＩ基
板を製造する方法である。ＳＩＭＯＸとは、単結晶シリ
コン基板中に酸素を高濃度にイオン注入してシリコン基
板内部に酸化膜を形成することによりＳＯＩ基板を製造
する方法である。
の製造方法を示す断面図である。まず、ＳＯＩ基板１０
１を準備する。このＳＯＩ基板１０１は、単結晶シリコ
ンからなる支持基板１０２と、この支持基板１０２上に
形成された絶縁膜１０３と、この絶縁膜１０３上に形成
された単結晶Ｓｉ層１０４と、から構成されている。な
お、ＳＯＩ基板１０１は、種々の製造方法により製造す
ることが可能であり、例えば、張り合わせ法、ＳＩＭＯ
Ｘ(separation by Implanted oxygen)などにより製造す
ることも可能である。張り合わせ法とは、表面に絶縁膜
を有するシリコン基板を２つ準備し、これらのシリコン
基板の絶縁膜を互いに張り合わせることによりＳＯＩ基
板を製造する方法である。ＳＩＭＯＸとは、単結晶シリ
コン基板中に酸素を高濃度にイオン注入してシリコン基
板内部に酸化膜を形成することによりＳＯＩ基板を製造
する方法である。
【０００４】次に、図３（ａ）に示すように、単結晶Ｓ
ｉ層１０４にトレンチを形成し、このトレンチ内にシリ
コン酸化膜を埋め込む。これにより、絶縁膜１０３上の
素子分離領域にはシリコン酸化膜からなる素子分離膜１
０５が形成される。次に、単結晶Ｓｉ層１０４にＰ型不
純物をイオン注入する。
ｉ層１０４にトレンチを形成し、このトレンチ内にシリ
コン酸化膜を埋め込む。これにより、絶縁膜１０３上の
素子分離領域にはシリコン酸化膜からなる素子分離膜１
０５が形成される。次に、単結晶Ｓｉ層１０４にＰ型不
純物をイオン注入する。
【０００５】この後、単結晶Ｓｉ層１０４の表面に熱酸
化法によりゲート酸化膜１０６を形成する。次に、この
ゲート酸化膜１０６を含む全面上にポリシリコン膜を堆
積し、このポリシリコン膜をパターニングすることによ
り、ゲート酸化膜上にゲート電極１０７が形成される。
化法によりゲート酸化膜１０６を形成する。次に、この
ゲート酸化膜１０６を含む全面上にポリシリコン膜を堆
積し、このポリシリコン膜をパターニングすることによ
り、ゲート酸化膜上にゲート電極１０７が形成される。
【０００６】次に、ＳＯＩ基板１０１を回転させなが
ら、単結晶Ｓｉ層１０４の底部で濃度が最大となるよう
な条件で高エネルギーのＡｒイオン１０９を斜めにイオ
ン注入する。これにより、ゲート電極の下方に位置する
単結晶Ｓｉ層１０４の底部に結晶欠陥からなるダメージ
層１１１が形成される。このダメージ層１１１は、ＳＯ
Ｉデバイスにおけるインパクトイオン化に伴う基板浮遊
効果を抑制するためのものである。つまり、ダメージ層
が無い場合は、単結晶Ｓｉ層１０４が支持基板１０２か
ら絶縁されているので、ドレイン強電界等により発生し
た少数キャリア（正孔）が単結晶Ｓｉ層内に過渡的に蓄
積され、これにより閾値電圧が変動するが、ダメージ層
１１１がある場合は、単結晶Ｓｉ層内に発生した正孔の
再結合を促し、正孔のライフタイムを短くすることによ
り、単結晶Ｓｉ層内に正孔が蓄積されるのを抑制するこ
とができ、基板浮遊効果を抑制することができる。
ら、単結晶Ｓｉ層１０４の底部で濃度が最大となるよう
な条件で高エネルギーのＡｒイオン１０９を斜めにイオ
ン注入する。これにより、ゲート電極の下方に位置する
単結晶Ｓｉ層１０４の底部に結晶欠陥からなるダメージ
層１１１が形成される。このダメージ層１１１は、ＳＯ
Ｉデバイスにおけるインパクトイオン化に伴う基板浮遊
効果を抑制するためのものである。つまり、ダメージ層
が無い場合は、単結晶Ｓｉ層１０４が支持基板１０２か
ら絶縁されているので、ドレイン強電界等により発生し
た少数キャリア（正孔）が単結晶Ｓｉ層内に過渡的に蓄
積され、これにより閾値電圧が変動するが、ダメージ層
１１１がある場合は、単結晶Ｓｉ層内に発生した正孔の
再結合を促し、正孔のライフタイムを短くすることによ
り、単結晶Ｓｉ層内に正孔が蓄積されるのを抑制するこ
とができ、基板浮遊効果を抑制することができる。
【０００７】この後、図３（ｂ）に示すように、ゲート
電極１０７をマスクとして低濃度のＮ型不純物イオンを
イオン注入する。次に、ゲート電極１０７を含む全面上
にＣＶＤ（Chemical Vapor Deposition）法によりシリ
コン酸化膜を堆積し、このシリコン酸化膜を全面エッチ
ングすることにより、ゲート電極１０７の側壁にはシリ
コン酸化膜からなるサイドウォール１１３が形成され
る。
電極１０７をマスクとして低濃度のＮ型不純物イオンを
イオン注入する。次に、ゲート電極１０７を含む全面上
にＣＶＤ（Chemical Vapor Deposition）法によりシリ
コン酸化膜を堆積し、このシリコン酸化膜を全面エッチ
ングすることにより、ゲート電極１０７の側壁にはシリ
コン酸化膜からなるサイドウォール１１３が形成され
る。
【０００８】次に、サイドウォール１１３及びゲート電
極１０７をマスクとしてＮ型不純物イオンをイオン注入
する。この後、ＳＯＩ基板１０１にアニールを施すこと
により、単結晶Ｓｉ層１０４には低濃度のＮ型拡散層１
１５及びソース／ドレイン領域のＮ型拡散層１１６，１
１７が形成される。
極１０７をマスクとしてＮ型不純物イオンをイオン注入
する。この後、ＳＯＩ基板１０１にアニールを施すこと
により、単結晶Ｓｉ層１０４には低濃度のＮ型拡散層１
１５及びソース／ドレイン領域のＮ型拡散層１１６，１
１７が形成される。
【０００９】ところで、上記従来の半導体装置の製造方
法では、Ａｒイオン１０９をイオン注入する際、単結晶
Ｓｉ層１０４の底部で濃度が最大となるような条件とす
ることにより、単結晶Ｓｉ層の底部に結晶欠陥からなる
ダメージ層１１１が形成されるようにしている。このた
め、結晶欠陥の濃度は単結晶Ｓｉ層の底部が最も高くな
る。しかし、この結晶欠陥は、単結晶Ｓｉ層の底部より
濃度は低いが、結晶欠陥が形成されて欲しくない場所で
あるソース／ドレイン領域の拡散層１１６，１１７にも
形成されてしまう。これにより、例えばＮチャンネルＭ
ＯＳトランジスタの場合、多数キャリア（電子）がソー
ス／ドレイン領域の結晶欠陥（ダメージ部分）にトラッ
プされてしまい、所望のトランジスタ性能を発揮するこ
とができなくなる。
法では、Ａｒイオン１０９をイオン注入する際、単結晶
Ｓｉ層１０４の底部で濃度が最大となるような条件とす
ることにより、単結晶Ｓｉ層の底部に結晶欠陥からなる
ダメージ層１１１が形成されるようにしている。このた
め、結晶欠陥の濃度は単結晶Ｓｉ層の底部が最も高くな
る。しかし、この結晶欠陥は、単結晶Ｓｉ層の底部より
濃度は低いが、結晶欠陥が形成されて欲しくない場所で
あるソース／ドレイン領域の拡散層１１６，１１７にも
形成されてしまう。これにより、例えばＮチャンネルＭ
ＯＳトランジスタの場合、多数キャリア（電子）がソー
ス／ドレイン領域の結晶欠陥（ダメージ部分）にトラッ
プされてしまい、所望のトランジスタ性能を発揮するこ
とができなくなる。
【００１０】図４は、他の従来の半導体装置を示す平面
図である。この半導体装置は、ドレイン強電界等により
発生した少数キャリア（正孔）を単結晶Ｓｉ層に接続し
ているボディコンタクト部から抜き取ることにより、基
板浮遊効果を抑制するものである。
図である。この半導体装置は、ドレイン強電界等により
発生した少数キャリア（正孔）を単結晶Ｓｉ層に接続し
ているボディコンタクト部から抜き取ることにより、基
板浮遊効果を抑制するものである。
【００１１】半導体装置はＳＯＩ基板を有し、このＳＯ
Ｉ基板は、単結晶シリコンからなる支持基板、この支持
基板上に形成された絶縁膜、及び、この絶縁膜上に形成
された単結晶Ｓｉ層１０４から構成されている。
Ｉ基板は、単結晶シリコンからなる支持基板、この支持
基板上に形成された絶縁膜、及び、この絶縁膜上に形成
された単結晶Ｓｉ層１０４から構成されている。
【００１２】単結晶Ｓｉ層１０４には素子分離膜１０５
が形成されている。素子分離膜１０５は絶縁膜上の素子
分離領域に位置している。単結晶Ｓｉ層１０４にはＰ型
不純物が導入されている。単結晶Ｓｉ層１０４の表面に
はゲート酸化膜（図示せず）が形成されており、このゲ
ート酸化膜上にはゲート電極１０７が形成されている。
また、単結晶Ｓｉ層にはソース／ドレイン領域のＮ型拡
散層１１６，１１７が形成されている。単結晶Ｓｉ層１
０４にはボディコンタクト部１２１〜１２３が形成され
ている。
が形成されている。素子分離膜１０５は絶縁膜上の素子
分離領域に位置している。単結晶Ｓｉ層１０４にはＰ型
不純物が導入されている。単結晶Ｓｉ層１０４の表面に
はゲート酸化膜（図示せず）が形成されており、このゲ
ート酸化膜上にはゲート電極１０７が形成されている。
また、単結晶Ｓｉ層にはソース／ドレイン領域のＮ型拡
散層１１６，１１７が形成されている。単結晶Ｓｉ層１
０４にはボディコンタクト部１２１〜１２３が形成され
ている。
【００１３】上述した他の従来の半導体装置の製造方法
では、単結晶Ｓｉ層内に発生した正孔をボディコンタク
ト部１２１〜１２３から引き抜くことにより、単結晶Ｓ
ｉ層内に正孔が蓄積されるのを抑えて基板浮遊効果を抑
制することができる。
では、単結晶Ｓｉ層内に発生した正孔をボディコンタク
ト部１２１〜１２３から引き抜くことにより、単結晶Ｓ
ｉ層内に正孔が蓄積されるのを抑えて基板浮遊効果を抑
制することができる。
【００１４】しかしながら、単結晶Ｓｉ層１０４にボデ
ィコンタクト部１２１〜１２３を形成すると、基板浮遊
効果を抑制することはできるが、図４に示すように、ボ
ディコンタクト部を形成するための領域が必要となるの
で、デバイスの占有面積が増加する原因となる。
ィコンタクト部１２１〜１２３を形成すると、基板浮遊
効果を抑制することはできるが、図４に示すように、ボ
ディコンタクト部を形成するための領域が必要となるの
で、デバイスの占有面積が増加する原因となる。
【００１５】
【発明が解決しようとする課題】上記従来の半導体装置
の製造方法では、結晶欠陥が形成されて欲しくない場所
であるソース／ドレイン領域の拡散層１１６，１１７に
も形成されてしまい、それにより、多数キャリアがソー
ス／ドレイン領域の結晶欠陥にトラップされてしまう。
その結果、所望のトランジスタ性能を発揮することがで
きなくなる。また、上記他の従来の半導体装置では、ボ
ディコンタクト部を形成するための領域が必要となるの
で、デバイスの占有面積が増加するという問題がある。
の製造方法では、結晶欠陥が形成されて欲しくない場所
であるソース／ドレイン領域の拡散層１１６，１１７に
も形成されてしまい、それにより、多数キャリアがソー
ス／ドレイン領域の結晶欠陥にトラップされてしまう。
その結果、所望のトランジスタ性能を発揮することがで
きなくなる。また、上記他の従来の半導体装置では、ボ
ディコンタクト部を形成するための領域が必要となるの
で、デバイスの占有面積が増加するという問題がある。
【００１６】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、ＳＯＩデバイスの占有面
積の増加を抑えつつ、ＳＯＩデバイスにおけるインパク
トイオン化に伴う基板浮遊効果を十分に抑制できる半導
体装置及びその製造方法を提供することにある。
れたものであり、その目的は、ＳＯＩデバイスの占有面
積の増加を抑えつつ、ＳＯＩデバイスにおけるインパク
トイオン化に伴う基板浮遊効果を十分に抑制できる半導
体装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、支持基板、その上に形
成された絶縁膜及びその上に形成された単結晶Ｓｉ層を
有するＳＯＩ基板と、単結晶Ｓｉ層の表面に形成された
ゲート絶縁膜と、このゲート絶縁膜上に形成されたゲー
ト電極と、単結晶Ｓｉ層に形成され、ゲート電極の側壁
側の下方に形成されたソース／ドレイン領域の拡散層
と、上記絶縁膜に形成された、ゲート電極の下方に位置
するピンホールと、を具備することを特徴とする。
め、本発明に係る半導体装置は、支持基板、その上に形
成された絶縁膜及びその上に形成された単結晶Ｓｉ層を
有するＳＯＩ基板と、単結晶Ｓｉ層の表面に形成された
ゲート絶縁膜と、このゲート絶縁膜上に形成されたゲー
ト電極と、単結晶Ｓｉ層に形成され、ゲート電極の側壁
側の下方に形成されたソース／ドレイン領域の拡散層
と、上記絶縁膜に形成された、ゲート電極の下方に位置
するピンホールと、を具備することを特徴とする。
【００１８】上記半導体装置によれば、ゲート電極及び
ソース／ドレイン領域の拡散層からなるトランジスタを
ＳＯＩ基板に形成し、そのＳＯＩ基板の絶縁膜にゲート
電極の下方に位置するピンホールを設けている。これに
より、単結晶Ｓｉ層内に発生したインパクトイオン化に
伴う正孔をピンホールから支持基板側へ効率的に引き抜
くことができる。従って、正孔のライフタイムが短くな
り、単結晶Ｓｉ層内に正孔が蓄積されるのを抑制でき、
基板浮遊効果を十分に抑制することができる。
ソース／ドレイン領域の拡散層からなるトランジスタを
ＳＯＩ基板に形成し、そのＳＯＩ基板の絶縁膜にゲート
電極の下方に位置するピンホールを設けている。これに
より、単結晶Ｓｉ層内に発生したインパクトイオン化に
伴う正孔をピンホールから支持基板側へ効率的に引き抜
くことができる。従って、正孔のライフタイムが短くな
り、単結晶Ｓｉ層内に正孔が蓄積されるのを抑制でき、
基板浮遊効果を十分に抑制することができる。
【００１９】また、本発明に係る半導体装置において
は、上記ピンホールが複数形成されていることも可能で
ある。これにより、単結晶Ｓｉ層内に発生したインパク
トイオン化に伴う正孔をピンホールから支持基板側へ引
き抜く効率をさらに上げることができる。
は、上記ピンホールが複数形成されていることも可能で
ある。これにより、単結晶Ｓｉ層内に発生したインパク
トイオン化に伴う正孔をピンホールから支持基板側へ引
き抜く効率をさらに上げることができる。
【００２０】また、本発明に係る半導体装置において
は、上記絶縁膜に形成された、上記ソース／ドレイン領
域の拡散層の下に位置するピンホールをさらに含むこと
も可能である。これにより、単結晶Ｓｉ層内に発生した
インパクトイオン化に伴う正孔をピンホールから支持基
板側へ引き抜く効率をさらに上げることができる。
は、上記絶縁膜に形成された、上記ソース／ドレイン領
域の拡散層の下に位置するピンホールをさらに含むこと
も可能である。これにより、単結晶Ｓｉ層内に発生した
インパクトイオン化に伴う正孔をピンホールから支持基
板側へ引き抜く効率をさらに上げることができる。
【００２１】本発明に係る半導体装置の製造方法は、支
持基板上に形成された第１絶縁膜と、第１絶縁膜に形成
された第１ピンホールと、を有する第１の基板を準備す
る工程と、単結晶Ｓｉ層上に形成された第２絶縁膜と、
第２絶縁膜に形成された第２ピンホールと、を有する第
２の基板を準備する工程と、第１ピンホールと第２ピン
ホールがつながるように位置合わせして第１絶縁膜と第
２絶縁膜を張り合わせることにより、支持基板、その上
に形成された絶縁膜及びその上に形成された単結晶Ｓｉ
層を有するＳＯＩ基板を形成する工程と、単結晶Ｓｉ層
の表面にゲート絶縁膜を形成する工程と、このゲート絶
縁膜上に、第１ピンホールと第２ピンホールとの上方に
位置するゲート電極を形成する工程と、ゲート電極をマ
スクとして単結晶Ｓｉ層に不純物イオンを注入する工程
と、単結晶Ｓｉ層にアニールを施すことにより、単結晶
Ｓｉ層にソース／ドレイン領域の拡散層を形成する工程
と、を具備することを特徴とする。
持基板上に形成された第１絶縁膜と、第１絶縁膜に形成
された第１ピンホールと、を有する第１の基板を準備す
る工程と、単結晶Ｓｉ層上に形成された第２絶縁膜と、
第２絶縁膜に形成された第２ピンホールと、を有する第
２の基板を準備する工程と、第１ピンホールと第２ピン
ホールがつながるように位置合わせして第１絶縁膜と第
２絶縁膜を張り合わせることにより、支持基板、その上
に形成された絶縁膜及びその上に形成された単結晶Ｓｉ
層を有するＳＯＩ基板を形成する工程と、単結晶Ｓｉ層
の表面にゲート絶縁膜を形成する工程と、このゲート絶
縁膜上に、第１ピンホールと第２ピンホールとの上方に
位置するゲート電極を形成する工程と、ゲート電極をマ
スクとして単結晶Ｓｉ層に不純物イオンを注入する工程
と、単結晶Ｓｉ層にアニールを施すことにより、単結晶
Ｓｉ層にソース／ドレイン領域の拡散層を形成する工程
と、を具備することを特徴とする。
【００２２】本発明に係る半導体装置の製造方法は、支
持基板上に形成された第１絶縁膜と、第１絶縁膜に形成
された第１ピンホール及び第２ピンホールと、を有する
第１の基板を準備する工程と、単結晶Ｓｉ層上に形成さ
れた第２絶縁膜と、第２絶縁膜に形成された第３ピンホ
ール及び第４ピンホールと、を有する第２の基板を準備
する工程と、第１ピンホールと第３ピンホールがつなが
ると共に第２ピンホールと第４ピンホールがつながるよ
うに位置合わせして第１絶縁膜と第２絶縁膜を張り合わ
せることにより、支持基板、その上に形成された絶縁膜
及びその上に形成された単結晶Ｓｉ層を有するＳＯＩ基
板を形成する工程と、単結晶Ｓｉ層の表面にゲート絶縁
膜を形成する工程と、このゲート絶縁膜上に、第１ピン
ホールと第３ピンホールとの上方に位置するゲート電極
を形成する工程と、ゲート電極をマスクとして単結晶Ｓ
ｉ層に不純物イオンを注入する工程と、単結晶Ｓｉ層に
アニールを施すことにより、単結晶Ｓｉ層に、第２ピン
ホールと第４ピンホールの上方に位置するソース／ドレ
イン領域の拡散層を形成する工程と、を具備することを
特徴とする。
持基板上に形成された第１絶縁膜と、第１絶縁膜に形成
された第１ピンホール及び第２ピンホールと、を有する
第１の基板を準備する工程と、単結晶Ｓｉ層上に形成さ
れた第２絶縁膜と、第２絶縁膜に形成された第３ピンホ
ール及び第４ピンホールと、を有する第２の基板を準備
する工程と、第１ピンホールと第３ピンホールがつなが
ると共に第２ピンホールと第４ピンホールがつながるよ
うに位置合わせして第１絶縁膜と第２絶縁膜を張り合わ
せることにより、支持基板、その上に形成された絶縁膜
及びその上に形成された単結晶Ｓｉ層を有するＳＯＩ基
板を形成する工程と、単結晶Ｓｉ層の表面にゲート絶縁
膜を形成する工程と、このゲート絶縁膜上に、第１ピン
ホールと第３ピンホールとの上方に位置するゲート電極
を形成する工程と、ゲート電極をマスクとして単結晶Ｓ
ｉ層に不純物イオンを注入する工程と、単結晶Ｓｉ層に
アニールを施すことにより、単結晶Ｓｉ層に、第２ピン
ホールと第４ピンホールの上方に位置するソース／ドレ
イン領域の拡散層を形成する工程と、を具備することを
特徴とする。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は、本発明の第１の実
施の形態による半導体装置を示す断面図である。
施の形態について説明する。図１は、本発明の第１の実
施の形態による半導体装置を示す断面図である。
【００２４】半導体装置は、ＳＯＩ基板１を有し、この
ＳＯＩ基板１は、単結晶シリコンからなる支持基板２、
この支持基板２上に形成された絶縁膜（ＢＯＸ層）３、
及び、この絶縁膜３上に形成された単結晶Ｓｉ層４から
構成されている。ＢＯＸ層３には、後記ゲート電極７の
下方に位置するピンホール３ａが形成されている。この
ピンホール３ａの内径は１〜１０ｎｍ程度が好ましい。
その理由は、内径が大きすぎるとリーク電流が大きくな
り、逆に小さすぎると効率的に正孔を引き抜くことがで
きなくなるからである。
ＳＯＩ基板１は、単結晶シリコンからなる支持基板２、
この支持基板２上に形成された絶縁膜（ＢＯＸ層）３、
及び、この絶縁膜３上に形成された単結晶Ｓｉ層４から
構成されている。ＢＯＸ層３には、後記ゲート電極７の
下方に位置するピンホール３ａが形成されている。この
ピンホール３ａの内径は１〜１０ｎｍ程度が好ましい。
その理由は、内径が大きすぎるとリーク電流が大きくな
り、逆に小さすぎると効率的に正孔を引き抜くことがで
きなくなるからである。
【００２５】単結晶Ｓｉ層４には素子分離膜５が形成さ
れている。素子分離膜５はＢＯＸ層３上の素子分離領域
に位置している。単結晶Ｓｉ層４にはＰ型不純物が導入
されている。単結晶Ｓｉ層４の表面にはゲート酸化膜６
が形成されており、このゲート酸化膜６上にはゲート電
極７が形成されている。また、単結晶Ｓｉ層には、低濃
度のＮ型拡散層１５及びソース／ドレイン領域のＮ型拡
散層１６，１７が形成されている。
れている。素子分離膜５はＢＯＸ層３上の素子分離領域
に位置している。単結晶Ｓｉ層４にはＰ型不純物が導入
されている。単結晶Ｓｉ層４の表面にはゲート酸化膜６
が形成されており、このゲート酸化膜６上にはゲート電
極７が形成されている。また、単結晶Ｓｉ層には、低濃
度のＮ型拡散層１５及びソース／ドレイン領域のＮ型拡
散層１６，１７が形成されている。
【００２６】次に、上記半導体装置の製造方法について
説明する。まず、ＳＯＩ基板１を準備する。このＳＯＩ
基板１は、単結晶シリコンからなる支持基板２と、この
支持基板２上に形成された絶縁膜（ＢＯＸ層）３と、こ
の絶縁膜３上に形成された単結晶Ｓｉ層４と、から構成
されている。ＢＯＸ層３にはピンホール３ａが形成され
ており、このピンホール３ａは後記ゲート電極の下方に
位置している。なお、ＳＯＩ基板１は、種々の製造方法
により製造することが可能であるが、張り合わせ法、Ｓ
ＩＭＯＸなどにより製造することも可能である。張り合
わせ法の場合、表面に絶縁膜を有するシリコン基板を２
つ準備し、両方の絶縁膜に予めピンホールを形成してお
き、両方のピンホールがつながるように位置合わせして
両方の絶縁膜を互いに張り合わせることにより、絶縁膜
（ＢＯＸ層）３にピンホール３ａを備えたＳＯＩ基板１
を製造する。
説明する。まず、ＳＯＩ基板１を準備する。このＳＯＩ
基板１は、単結晶シリコンからなる支持基板２と、この
支持基板２上に形成された絶縁膜（ＢＯＸ層）３と、こ
の絶縁膜３上に形成された単結晶Ｓｉ層４と、から構成
されている。ＢＯＸ層３にはピンホール３ａが形成され
ており、このピンホール３ａは後記ゲート電極の下方に
位置している。なお、ＳＯＩ基板１は、種々の製造方法
により製造することが可能であるが、張り合わせ法、Ｓ
ＩＭＯＸなどにより製造することも可能である。張り合
わせ法の場合、表面に絶縁膜を有するシリコン基板を２
つ準備し、両方の絶縁膜に予めピンホールを形成してお
き、両方のピンホールがつながるように位置合わせして
両方の絶縁膜を互いに張り合わせることにより、絶縁膜
（ＢＯＸ層）３にピンホール３ａを備えたＳＯＩ基板１
を製造する。
【００２７】次に、図１に示すように、単結晶Ｓｉ層４
にトレンチを形成し、このトレンチ内を含む全面上にＣ
ＶＤ法によりシリコン酸化膜を堆積する。この後、単結
晶Ｓｉ層４の上に存在するシリコン酸化膜をエッチバッ
ク又はＣＭＰ（Chemical Mechanical Polishing）研磨
により除去する。これにより、トレンチ内にシリコン酸
化膜が埋め込まれ、ＢＯＸ層３上の素子分離領域にはシ
リコン酸化膜からなる素子分離膜５が形成される。次
に、単結晶Ｓｉ層４にＰ型不純物をイオン注入する。
にトレンチを形成し、このトレンチ内を含む全面上にＣ
ＶＤ法によりシリコン酸化膜を堆積する。この後、単結
晶Ｓｉ層４の上に存在するシリコン酸化膜をエッチバッ
ク又はＣＭＰ（Chemical Mechanical Polishing）研磨
により除去する。これにより、トレンチ内にシリコン酸
化膜が埋め込まれ、ＢＯＸ層３上の素子分離領域にはシ
リコン酸化膜からなる素子分離膜５が形成される。次
に、単結晶Ｓｉ層４にＰ型不純物をイオン注入する。
【００２８】この後、単結晶Ｓｉ層４の表面に熱酸化法
によりゲート酸化膜６を形成する。次に、このゲート酸
化膜６を含む全面上にＣＶＤ法によりポリシリコン膜を
堆積し、このポリシリコン膜をパターニングすることに
より、ゲート酸化膜上にゲート電極７が形成される。こ
のゲート電極７はピンホール３ａの上方に位置してい
る。
によりゲート酸化膜６を形成する。次に、このゲート酸
化膜６を含む全面上にＣＶＤ法によりポリシリコン膜を
堆積し、このポリシリコン膜をパターニングすることに
より、ゲート酸化膜上にゲート電極７が形成される。こ
のゲート電極７はピンホール３ａの上方に位置してい
る。
【００２９】次に、ゲート電極７をマスクとして低濃度
のＮ型不純物イオンをイオン注入する。次に、ゲート電
極７を含む全面上にＣＶＤ法によりシリコン酸化膜を堆
積し、このシリコン酸化膜を全面エッチングすることに
より、ゲート電極７の側壁にはシリコン酸化膜からなる
サイドウォール１３が形成される。
のＮ型不純物イオンをイオン注入する。次に、ゲート電
極７を含む全面上にＣＶＤ法によりシリコン酸化膜を堆
積し、このシリコン酸化膜を全面エッチングすることに
より、ゲート電極７の側壁にはシリコン酸化膜からなる
サイドウォール１３が形成される。
【００３０】この後、サイドウォール１３及びゲート電
極７をマスクとしてＮ型不純物イオンをイオン注入し、
ＳＯＩ基板１にアニールを施す。これにより、単結晶Ｓ
ｉ層４には低濃度のＮ型拡散層１５及びソース／ドレイ
ン領域のＮ型拡散層１６，１７が形成される。
極７をマスクとしてＮ型不純物イオンをイオン注入し、
ＳＯＩ基板１にアニールを施す。これにより、単結晶Ｓ
ｉ層４には低濃度のＮ型拡散層１５及びソース／ドレイ
ン領域のＮ型拡散層１６，１７が形成される。
【００３１】上記第１の実施の形態によれば、ゲート電
極７及びソース／ドレイン領域のＮ型拡散層１６，１７
からなるトランジスタをＳＯＩ基板１に形成し、そのＳ
ＯＩ基板１のＢＯＸ層３にゲート電極７の下方に位置す
るピンホール３ａを設けている。これにより、ＳＯＩデ
バイスにおけるインパクトイオン化に伴う基板浮遊効果
を効率的に抑制することができる。つまり、ＢＯＸ層３
にピンホール３ａを設けていない場合は、単結晶Ｓｉ層
４が支持基板２から絶縁されているので、ドレイン強電
界等により発生した少数キャリア（正孔）が単結晶Ｓｉ
層内に過渡的に蓄積され、これにより閾値電圧が変動す
るが、ピンホール３ａを設けることにより、単結晶Ｓｉ
層内に発生したインパクトイオン化に伴う正孔をピンホ
ール３ａから支持基板２側へ効率的に引き抜くことがで
きる。従って、正孔のライフタイムが短くなり、単結晶
Ｓｉ層内に正孔が蓄積されるのを抑制でき、基板浮遊効
果を抑制することができる。
極７及びソース／ドレイン領域のＮ型拡散層１６，１７
からなるトランジスタをＳＯＩ基板１に形成し、そのＳ
ＯＩ基板１のＢＯＸ層３にゲート電極７の下方に位置す
るピンホール３ａを設けている。これにより、ＳＯＩデ
バイスにおけるインパクトイオン化に伴う基板浮遊効果
を効率的に抑制することができる。つまり、ＢＯＸ層３
にピンホール３ａを設けていない場合は、単結晶Ｓｉ層
４が支持基板２から絶縁されているので、ドレイン強電
界等により発生した少数キャリア（正孔）が単結晶Ｓｉ
層内に過渡的に蓄積され、これにより閾値電圧が変動す
るが、ピンホール３ａを設けることにより、単結晶Ｓｉ
層内に発生したインパクトイオン化に伴う正孔をピンホ
ール３ａから支持基板２側へ効率的に引き抜くことがで
きる。従って、正孔のライフタイムが短くなり、単結晶
Ｓｉ層内に正孔が蓄積されるのを抑制でき、基板浮遊効
果を抑制することができる。
【００３２】また、本実施の形態では、上述したように
ＢＯＸ層３にピンホール３ａを設けることにより基板浮
遊効果を抑制している。このため、前述した従来の半導
体装置のような多数キャリアがソース／ドレイン領域の
結晶欠陥にトラップされることがない。さらに、前述し
た他の従来の半導体装置のようなデバイスの占有面積が
増加することもない。
ＢＯＸ層３にピンホール３ａを設けることにより基板浮
遊効果を抑制している。このため、前述した従来の半導
体装置のような多数キャリアがソース／ドレイン領域の
結晶欠陥にトラップされることがない。さらに、前述し
た他の従来の半導体装置のようなデバイスの占有面積が
増加することもない。
【００３３】図２は、本発明の第２の実施の形態による
半導体装置を示す断面図であり、図１と同一部分には同
一符号を付し、異なる部分についてのみ説明する。
半導体装置を示す断面図であり、図１と同一部分には同
一符号を付し、異なる部分についてのみ説明する。
【００３４】絶縁膜（ＢＯＸ層）３には、ゲート電極７
の下方に位置するピンホール３ａ、及び、ソース／ドレ
イン領域のＮ型拡散層１６，１７それぞれの下方に位置
するピンホール３ｂ，３ｃが形成されている。
の下方に位置するピンホール３ａ、及び、ソース／ドレ
イン領域のＮ型拡散層１６，１７それぞれの下方に位置
するピンホール３ｂ，３ｃが形成されている。
【００３５】ＳＯＩ基板を張り合わせ法により製造する
場合、表面に絶縁膜を有するシリコン基板を２つ準備
し、両方の絶縁膜に予めピンホールを形成しておき、両
方のピンホールがつながるように位置合わせして両方の
絶縁膜を互いに張り合わせることにより、ＢＯＸ層３に
ピンホール３ａ〜３ｃを備えたＳＯＩ基板１を製造す
る。
場合、表面に絶縁膜を有するシリコン基板を２つ準備
し、両方の絶縁膜に予めピンホールを形成しておき、両
方のピンホールがつながるように位置合わせして両方の
絶縁膜を互いに張り合わせることにより、ＢＯＸ層３に
ピンホール３ａ〜３ｃを備えたＳＯＩ基板１を製造す
る。
【００３６】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができ、しかも、ＢＯ
Ｘ層３にところどころピンホール３ａ〜３ｃを空けてい
るため、単結晶Ｓｉ層内に発生したインパクトイオン化
に伴う正孔をピンホール３ａ〜３ｃから支持基板２側へ
引き抜く効率をさらに上げることができる。
施の形態と同様の効果を得ることができ、しかも、ＢＯ
Ｘ層３にところどころピンホール３ａ〜３ｃを空けてい
るため、単結晶Ｓｉ層内に発生したインパクトイオン化
に伴う正孔をピンホール３ａ〜３ｃから支持基板２側へ
引き抜く効率をさらに上げることができる。
【００３７】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
ピンホールの形状や大きさは適宜変更可能である。
ず、種々変更して実施することが可能である。例えば、
ピンホールの形状や大きさは適宜変更可能である。
【００３８】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極及びソース／ドレイン領域の拡散層からなるト
ランジスタをＳＯＩ基板に形成し、そのＳＯＩ基板の絶
縁膜にゲート電極の下方に位置するピンホールを設けて
いる。したがって、ＳＯＩデバイスの占有面積の増加を
抑えつつ、ＳＯＩデバイスにおけるインパクトイオン化
に伴う基板浮遊効果を十分に抑制できる半導体装置及び
その製造方法を提供することができる。
ート電極及びソース／ドレイン領域の拡散層からなるト
ランジスタをＳＯＩ基板に形成し、そのＳＯＩ基板の絶
縁膜にゲート電極の下方に位置するピンホールを設けて
いる。したがって、ＳＯＩデバイスの占有面積の増加を
抑えつつ、ＳＯＩデバイスにおけるインパクトイオン化
に伴う基板浮遊効果を十分に抑制できる半導体装置及び
その製造方法を提供することができる。
【図１】本発明の第１の実施の形態による半導体装置を
示す断面図である。
示す断面図である。
【図２】本発明の第２の実施の形態による半導体装置を
示す断面図である。
示す断面図である。
【図３】（ａ），（ｂ）は、従来の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図４】他の従来の半導体装置を示す平面図である。
１，１０１ ＳＯＩ基板 ２，１０２ 支持基板 ３，１０３ 絶縁膜（ＢＯＸ層） ３ａ〜３ｃ ピンホール ４，１０４ 単結晶Ｓｉ層 ５，１０５ 素子分離膜 ６，１０６ ゲート酸化膜 ７，１０７ ゲート電極 １３，１１３ サイドウォール １５，１１５ 低濃度のＮ型拡散層 １６，１１６ ソース拡散層 １７，１１７ ドレイン拡散層 １０９ Ａｒイオン １１１ ダメージ層 １２１〜１２３ ボディコンタクト部
Claims (5)
- 【請求項１】 支持基板、その上に形成された絶縁膜及
びその上に形成された単結晶Ｓｉ層を有するＳＯＩ基板
と、 単結晶Ｓｉ層の表面に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 単結晶Ｓｉ層に形成され、ゲート電極の側壁側の下方に
形成されたソース／ドレイン領域の拡散層と、 上記絶縁膜に形成された、ゲート電極の下方に位置する
ピンホールと、 を具備することを特徴とする半導体装置。 - 【請求項２】 上記ピンホールが複数形成されているこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 上記絶縁膜に形成された、上記ソース／
ドレイン領域の拡散層の下に位置するピンホールをさら
に含むことを特徴とする請求項１又は２記載の半導体装
置。 - 【請求項４】 支持基板上に形成された第１絶縁膜と、
第１絶縁膜に形成された第１ピンホールと、を有する第
１の基板を準備する工程と、 単結晶Ｓｉ層上に形成された第２絶縁膜と、第２絶縁膜
に形成された第２ピンホールと、を有する第２の基板を
準備する工程と、 第１ピンホールと第２ピンホールがつながるように位置
合わせして第１絶縁膜と第２絶縁膜を張り合わせること
により、支持基板、その上に形成された絶縁膜及びその
上に形成された単結晶Ｓｉ層を有するＳＯＩ基板を形成
する工程と、 単結晶Ｓｉ層の表面にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上に、第１ピンホールと第２ピンホー
ルとの上方に位置するゲート電極を形成する工程と、 ゲート電極をマスクとして単結晶Ｓｉ層に不純物イオン
を注入する工程と、 単結晶Ｓｉ層にアニールを施すことにより、単結晶Ｓｉ
層にソース／ドレイン領域の拡散層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項５】 支持基板上に形成された第１絶縁膜と、
第１絶縁膜に形成された第１ピンホール及び第２ピンホ
ールと、を有する第１の基板を準備する工程と、 単結晶Ｓｉ層上に形成された第２絶縁膜と、第２絶縁膜
に形成された第３ピンホール及び第４ピンホールと、を
有する第２の基板を準備する工程と、 第１ピンホールと第３ピンホールがつながると共に第２
ピンホールと第４ピンホールがつながるように位置合わ
せして第１絶縁膜と第２絶縁膜を張り合わせることによ
り、支持基板、その上に形成された絶縁膜及びその上に
形成された単結晶Ｓｉ層を有するＳＯＩ基板を形成する
工程と、 単結晶Ｓｉ層の表面にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上に、第１ピンホールと第３ピンホー
ルとの上方に位置するゲート電極を形成する工程と、 ゲート電極をマスクとして単結晶Ｓｉ層に不純物イオン
を注入する工程と、 単結晶Ｓｉ層にアニールを施すことにより、単結晶Ｓｉ
層に、第２ピンホールと第４ピンホールの上方に位置す
るソース／ドレイン領域の拡散層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000306139A JP2002118264A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000306139A JP2002118264A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002118264A true JP2002118264A (ja) | 2002-04-19 |
Family
ID=18786878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000306139A Withdrawn JP2002118264A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002118264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183987A (ja) * | 2003-12-19 | 2005-07-07 | Samsung Electronics Co Ltd | 非対称埋没絶縁膜を採択して二つの異なる動作を有する半導体素子及びその製造方法 |
| US7361956B2 (en) | 2003-11-07 | 2008-04-22 | Samsung Electronics Co., Ltd. | Semiconductor device having partially insulated field effect transistor (PiFET) and method of fabricating the same |
-
2000
- 2000-10-05 JP JP2000306139A patent/JP2002118264A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7361956B2 (en) | 2003-11-07 | 2008-04-22 | Samsung Electronics Co., Ltd. | Semiconductor device having partially insulated field effect transistor (PiFET) and method of fabricating the same |
| JP2005183987A (ja) * | 2003-12-19 | 2005-07-07 | Samsung Electronics Co Ltd | 非対称埋没絶縁膜を採択して二つの異なる動作を有する半導体素子及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080108 |