TW202025155A - 半導體記憶體裝置及製造半導體記憶體裝置之方法 - Google Patents

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Abstract

本文中所描述之實施例涉及一種半導體記憶體裝置及一種製造一半導體記憶體裝置之方法。 根據一實施例之一半導體記憶體裝置包括第一及第二導電層及一支柱。該支柱穿過該等第一導電層及該等第二半導體層。該支柱包括第一及第二半導體層、一第三導電層及一閘極絕緣膜。該第一半導體層面向該等第一導電層。該第二半導體層面向該等第二導電層。該第三導電層設置於該第二半導體層與該等第二導電層之間。該閘極絕緣膜設置於該第二半導體層與該第三導電層之間。該第三導電層電耦合至該等第二導電層。

Description

半導體記憶體裝置及製造半導體記憶體裝置之方法
本文中所描述之實施例涉及一種半導體記憶體裝置及一種製造半導體記憶體裝置之方法。
能夠以非揮發性方式儲存資料之NAND型快閃記憶體係眾所周知的。
大體而言，根據一個實施例，半導體記憶體裝置包括多個第一導電層、多個第二導電層及支柱。第一導電層設置在基板上方。第一導電層在第一方向上彼此隔開地堆疊。第二導電層設置在第一導電層上方。第二導電層在第一方向上彼此隔開地堆疊。支柱穿過第一導電層及第二導電層。支柱包括第一半導體層、第二半導體層、第三導電層及閘極絕緣膜。第一半導體層在第一方向上延伸且面向第一導電層。第二半導體層在第一方向上延伸且面向第二導電層。第三導電層在第一方向上延伸且設置於第二半導體層與第二導電層之間。閘極絕緣膜設置於第二半導體層與第三導電層之間。支柱及第一導電層中之一者的相交部分充當記憶體胞元電晶體。支柱及第二導電層中之一者的相交部分充當選擇電晶體。第三導電層電耦合至第二導電層。
根據實施例，可增加半導體記憶體裝置之儲存容量。
在下文中，將參考附圖來解釋實施例。每個實施例例示體現本發明之技術理念的裝置及方法。應注意，附圖係示意性或概念性的，且附圖之尺寸及比例不一定與實際產品之尺寸及比例相同。本發明之技術理念不由結構元件之形狀、結構、配置等指定。
在下面之解釋中，具有相同功能及組態之結構元件將表示為相同參考符號。在構成參考符號之字母之後的數值用於區分由包括相同字母之參考符號表示且具有類似組態之元件。若不需要彼此區分由包括相同字母之參考符號表示的元件，則相同元件由僅包括字母之參考符號表示。 [1] 第一實施例
在下文中，將解釋根據第一實施例之半導體記憶體裝置1。 [1-1] 半導體記憶體裝置1之組態 [1-1-1] 半導體記憶體裝置1之總體組態
圖1示出根據第一實施例之半導體記憶體裝置1的組態實例。半導體記憶體裝置1為能夠以非揮發性方式儲存資料之NAND型快閃記憶體，並且受外部記憶體控制器2控制。半導體記憶體裝置1及記憶體控制器2之間的通信支援(例如)NAND介面標準。
如圖1所示，半導體記憶體裝置1包括(例如)記憶體胞元陣列10、命令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15及感測放大器模組16。
記憶體胞元陣列10包括多個區塊BLK0至BLKn(n為大於等於1之整數)。區塊BLK為一組能夠以非揮發性方式儲存資料之多個記憶體胞元，並且用作(例如)資料抹除單元。在記憶體胞元陣列10中，提供多個位元線及多個字線。每個記憶體胞元與(例如)一個位元線及一個字線相關聯。隨後將描述記憶體胞元陣列10之詳細組態。
命令暫存器11保存由半導體記憶體裝置1自記憶體控制器2接收之命令CMD。命令CMD包括(例如)使定序器13執行讀取操作、寫入操作及抹除操作之命令。
位址暫存器12保存由半導體記憶體裝置1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD包括(例如)區塊位址BA、頁位址PA及行位址CA。例如，區塊位址BA、頁位址PA及行位址CA分別用於選擇區塊BLK、字線及位元線。
定序器13控制半導體記憶體裝置1之整個操作。例如，定序器13基於保存在命令暫存器11中之命令CMD藉由控制驅動器模組14、列解碼器模組15及感測放大器模組16等來執行讀取操作、寫入操作及抹除操作。
驅動器模組14產生將在讀取操作、寫入操作及抹除操作等中使用之電壓。驅動器模組14向信號線施加所產生電壓，該信號線對應於基於(例如)保存在位址暫存器12中之頁位址PA選擇的字線。
列解碼器模組15基於保存在位址暫存器12中之區塊位址BA在對應記憶體胞元陣列10中選擇一個區塊BLK。列解碼器模組15將(例如)施加至對應於所選擇字線之信號線的電壓傳輸至所選擇區塊BLK中之所選擇字線。
在寫入操作中，感測放大器模組16根據自記憶體控制器2接收之寫入資料DAT向每個位元線施加所要電壓。在讀取操作中，感測放大器模組16基於位元線之電壓判定儲存於記憶體胞元中之資料，並將判定結果作為讀取資料DAT傳輸至記憶體控制器2。
如上文所描述之半導體記憶體裝置1及記憶體控制器2可組合以構成一個半導體裝置。此類半導體裝置可為(例如)儲存卡(例如，SD™卡)及固態驅動器(SSD)。 [1-1-2] 記憶體胞元陣列10之電路組態
圖2藉由自包括在記憶體胞元陣列10中之多個區塊BLK中提取出一個區塊BLK而示出根據第一實施例之半導體記憶體裝置1中的記憶體胞元陣列10之電路組態的實例。如圖2所示，區塊BLK包括(例如)四個字串單元SU0至SU3。
每個字串單元SU包括分別與位元線BL0至BLm相關聯之多個NAND字串NS(其中m為等於或大於1之整數)。每個NAND字串NS包括(例如)記憶體胞元電晶體MT0至MT7以及選擇電晶體ST1及ST2。每個記憶體胞元電晶體MT包括控制閘極及電荷儲存層，並且以非揮發性方式保存資料。選擇電晶體ST1及ST2中之每一者用於在各個操作中選擇字串單元SU。
在每個NAND字串NS中，記憶體胞元電晶體MT0至MT7串聯耦合。選擇電晶體ST1之汲極耦合至相關聯之位元線BL，且選擇電晶體ST1之源極耦合至串聯耦合之記憶體胞元電晶體MT0至MT7的一端。選擇電晶體ST2之汲極耦合至串聯耦合之記憶體胞元電晶體MT0至MT7的另一端。選擇電晶體ST2之源極耦合至源極線SL。
在相同區塊BLK中，記憶體胞元電晶體MT0至MT7之控制閘極一致地分別耦合至字線WL0至WL7。在字串單元SU0至SU3中，選擇電晶體ST1之閘極一致地分別耦合至選擇閘極線SGD0至SGD3。選擇電晶體ST2之閘極一致耦合至選擇閘極線SGS。
在上方解釋的記憶體胞元陣列10之電路組態中，位元線BL由在每個字串單元SU中被分配相同行位址之NAND字串NS共用。源極線SL(例如)在多個區塊BLK當中共用。
耦合至一個字串單元SU之公共字線WL的一組多個記憶體胞元電晶體MT被稱作(例如)胞元單元CU。例如，包括各自儲存1位資料之記憶體胞元電晶體MT的胞元單元CU之儲存容量被定義為「一頁資料」。根據儲存於記憶體胞元電晶體MT中的資料位元數目，胞元單元CU之儲存容量可為兩頁資料或更多。
包括在根據第一實施例之半導體記憶體裝置1中的記憶體胞元陣列10之電路組態不限於上文所描述之組態。例如，可視需要判定包括在每個NAND字串NS中之記憶體胞元電晶體MT的數目以及選擇電晶體ST1及ST2之數目。可視需要判定包括在每個區塊BLK中之字串單元SU的數目。 [1-1-3] 記憶體胞元陣列10之結構
下面將解釋根據第一實施例之記憶體胞元陣列10的結構之實例。
在下文參考之附圖中，X方向對應於位元線BL之延伸方向，Y方向對應於字線WL之延伸方向，Z方向對應於垂直於其中形成半導體記憶體裝置1之半導體基板20的表面之方向。在平面圖中，為了更好查看，視需要應用陰影線。施加至平面圖之陰影線不一定與應用陰影線之結構元件的材料或特性有關。為了查看，在橫截面圖中，適當地省略了例如絕緣層(層間絕緣膜)、佈線及觸點之結構元件。
圖3為包括在根據第一實施例之半導體記憶體裝置1中的記憶體胞元陣列10之平面佈局的實例，並提取包括對應於字串單元SU0至SU3之結構的區域。如圖3所示，記憶體胞元陣列10包括(例如)縫隙SLT及SHE、記憶體支柱MP、觸點CV及位元線BL。
多個縫隙SLT分別在Y方向上延伸且在X方向上配置。多個縫隙SHE分別在Y方向上延伸，且在X方向上配置在相鄰縫隙SLT之間。縫隙SLT(例如)比縫隙SHE寬。縫隙SLT及SHE中之每一者包括絕緣體。縫隙SLT分開(例如)對應於字線WL之佈線層、對應於選擇閘極線SGD之佈線層及對應於選擇閘極線SGS之佈線層中之每一者。縫隙SHE分開對應於選擇閘極線SGD之佈線層。
由縫隙SLT及SHE間隔開之區域對應於一個字串單元SU。確切而言，例如，字串單元SU0至SU3設置於在X方向上相鄰之縫隙SLT之間。在縫隙SLT之間由縫隙SHE間隔開之四個區域分別對應於字串單元SU0至SU3。亦即，根據第一實施例之半導體記憶體裝置1包括***於縫隙SHE之間的字串單元SU。在記憶體胞元陣列10中，例如，在X方向上重複配置類似佈局。
例如，多個記憶體支柱MP在相鄰縫隙SLT之間的區域中以z字形方式配置成16行。每一個記憶體支柱MP具有在記憶體孔MH中形成之部分及在SGD孔SH中形成之部分。SGD孔SH設置在記憶體孔MH上方的層中，且具有比記憶體孔MH小之直徑。
在平面圖中，一組對應記憶體孔MH及SGD孔SH包括重疊部分。在平面圖中，對應記憶體孔MH之中心及SGD孔SH之中心可重疊亦可不重疊。配置在縫隙SHE附近之記憶體支柱MP具有與縫隙SHE重疊之部分。根據第一實施例之半導體記憶體裝置1可設計成具有一佈局，在該佈局中，縫隙SHE及記憶體支柱MP能夠接觸。
多個位元線BL分別在X方向上延伸且在Y方向上配置。每一個位元線BL經配置以針對每一字串單元SU與至少一個SGD孔SH重疊。例如，兩個位元線BL與每一個SGD孔SH重疊。觸點CV設置於與SGD孔SH重疊之多個位元線BL當中的一個位元線BL與SGD孔SH之間。SGD孔SH中之結構通過觸點CV電耦合至對應位元線BL。
上方解釋之記憶體胞元陣列10的平面佈局僅為實例，因此不限於此。例如，可視需要判定配置於相鄰縫隙SLT之間的縫隙SHE之數目。基於縫隙SHE之數目來改變相鄰縫隙SLT之間的字串單元SU之數目。可視需要判定記憶體支柱MP之數目及其配置。可視需要判定與每一個記憶體支柱MP重疊之位元線BL的數目。
圖4為沿著圖3之線IV-IV截得的橫截面圖，並且示出了包括在根據第一實施例之半導體記憶體裝置1中的記憶體胞元陣列10之橫截面結構的實例。如圖4所示，記憶體胞元陣列10進一步包括(例如)導電層21至25。導電層21至25設置在半導體基板20上方。
確切而言，導電層21通過絕緣層設置在半導體基板20上方。儘管例如在半導體基板20與導電層21之間的絕緣層中未示出，但可設置例如感測放大器模組16之電路。例如，導電層21形成為沿著XY平面延伸之板狀形狀，並且用作源極線SL。導電層21包括(例如)矽(Si)。
導電層22通過絕緣層設置在導電層21上方。例如，導電層22形成為沿著XY平面延伸之板狀形狀，並且用作選擇閘極線SGS。導電層22包括(例如)矽(Si)。
絕緣層及導電層23交替地堆疊在導電層22上方。例如，導電層23形成為沿著XY平面延伸之板狀形狀。例如，自半導體基板20側看，多個堆疊導電層23依序分別用作字線WL0至WL7。導電層23包括(例如)鎢(W)。
例如，四個導電層24通過絕緣層堆疊在最上部導電層23上方。在Z方向上最上部導電層23與最底部導電層24之間的間隔大於在Z方向上相鄰導電層23之間的間隔。換言之，最上部導電層23與最底部導電層24之間的絕緣層之厚度比相鄰導電層23之間的絕緣層之厚度厚。
絕緣層設置於相鄰導電層24之間。例如，導電層24形成為沿著XY平面延伸之板狀形狀，並且用作選擇閘極線SGD。在下文中，自半導體基板20側看，堆疊之四個導電層24將依序分別稱為選擇閘極線SGDa、SGDb、SGDc及SGDd。一組重疊選擇閘極線SGDa、SGDb、SGDc及SGDd用作選擇閘極線SGD。例如，導電層24包括鎢(W)。
導電層25設置在最上部導電層24上方，其間***有絕緣層。例如，導電層25形成為沿著X方向延伸之線性形狀，並且用作位元線BL。亦即，多個導電層25在未示出之區域中沿著Y方向配置。導電層25包括(例如)銅(Cu)。
記憶體支柱MP沿著Z方向延伸，並穿過導電層22至24。確切而言，對應於記憶體支柱MP之記憶體孔MH的部分穿過導電層22及23，而且底部部分接觸導電層21。對應於記憶體支柱MP之SGD孔SH的部分設置在對應於記憶體孔MH之部分上方，並穿過堆疊導電層24。包括記憶體孔MH與SGD孔SH之間的邊界之層包括在最上部導電層23與最底部導電層24之間的層中。
此外，記憶體支柱MP包括(例如)核心部件30、半導體層31、堆疊膜32、核心部件40、半導體層41、絕緣層42、導電層43及半導體部分44。核心部件30、半導體層31及堆疊膜32包括在對應於記憶體孔MH之部分中。核心部件40、半導體層41、絕緣層42、導電層43及半導體部分44包括在對應於SGD孔SH之部分中。
核心部件30沿著Z方向延伸。核心部件30之上端包括在(例如)其中設置最上部導電層23之層上方的層中，且核心部件30之下端包括在(例如)其中設置導電層21之層中。核心部件30包括絕緣體，例如氧化矽(SiO2 )。
半導體層31覆蓋核心部件30。半導體層31包括(例如)設置為圓柱形之部分。例如，半導體層31之底部部分接觸導電層21。設置於核心部件30之側表面及底表面上的半導體層31及設置於核心部件30之頂部上的半導體層31由不同過程形成。
除了導電層21與半導體層31接觸之部分，堆疊膜32在記憶體孔MH中覆蓋半導體層31之側表面及底表面。堆疊膜32包括(例如)設置為圓柱形之部分。隨後將描述堆疊膜32之詳細層結構。
核心部件40沿著Z方向延伸。例如，核心部件40之上端包括在其中設置最上部導電層24之層上方的層中，且核心部件40之下端包括在最上部導電層23與最底部導電層24之間的層中。核心部件40包括絕緣體，例如氧化矽。
半導體層41包括覆蓋核心部件40之側表面及底表面之第一部分，及在Z方向上自核心部件40之底部部分延伸的第二部分。半導體層41之第一部分包括(例如)設置為圓柱形之部分。例如，半導體層41之第一部分的上端包括在其中設置最上部導電層24之層上方的層中，且半導體層41之第一部分的下端包括在最上部導電層23與最底部導電層24之間的層中。半導體層41之第二部分在對應記憶體孔MH中接觸半導體層31之上表面。
絕緣層42覆蓋半導體層41之第一部分的側表面及底表面。絕緣層42包括(例如)設置為圓柱形之部分。例如，絕緣層42之上端包括在其中設置最上部導電層24之層上方的層中，且絕緣層42之下端包括在最上部導電層23與最底部導電層24之間的層中。絕緣層42包括絕緣體，例如氧化矽。
導電層43覆蓋絕緣層42之側表面的一部分。導電層43包括設置為圓柱形之部分。例如，導電層43之上端包括在其中設置最上部導電層24之層上方的層中，且導電層43之下端包括在最上部導電層23與最底部導電層24之間的層中。導電層43電耦合至其穿過之選擇閘極線SGDa、SGDb、SGDc及SGDd。
半導體部分44通過其側表面接觸半導體層41之內壁，並且通過其底表面接觸核心部件40及半導體層41。半導體部分44包括在最上部導電層24上方的層中。半導體部分44由例如與半導體層41相同之材料提供。
在上方解釋的SGD孔SH中之結構中，半導體層41及絕緣層42具有沿著導電層43之上端設置的部分。絕緣層42之側表面的一部分及導電層43之側表面接觸SGD孔SH之內壁。例如，半導體層41、絕緣層42及半導體部分44之上端對齊。
柱狀觸點CV在記憶體支柱MP中設置於半導體層41及半導體部分44之上表面上。在示出之區域中，示出了對應於八個記憶體支柱MP當中之四個記憶體支柱MP的觸點CV。在上述區域中未耦合至觸點CV之記憶體支柱MP在未示出之區域中耦合至觸點CV。觸點CV之上表面接觸一個導電層25，亦即一個位元線BL。一個觸點CV在由縫隙SLT及SHE分割之每一個空間中耦合至一個位元線BL。
縫隙SLT形成為(例如)沿著YZ平面延伸之板狀形狀，並分開導電層22至24。縫隙SLT之上端包括在最上部導電層24與導電層25之間的層中。縫隙SLT之下端包括在(例如)其中設置導電層21之層中。縫隙SLT包括絕緣體，例如氧化矽。
縫隙SHE形成為(例如)沿著YZ平面延伸之板狀形狀，並分開堆疊導電層24。縫隙SHE之上端包括在最上部導電層24與導電層25之間的層中。縫隙SHE之下端包括(例如)在其中設置最上部導電層23之層與其中設置最底部導電層24之層之間的層中。縫隙SHE包括絕緣體，例如氧化矽。
縫隙SLT之上端及縫隙SHE之上端對齊。記憶體支柱MP之上端以及縫隙SLT及SHE之上端可對齊亦可不對齊。導電層43之下端及縫隙SHE之下端可對齊亦可不對齊。
圖5為沿著圖4之線V-V截得的橫截面圖，並示出了根據第一實施例之半導體記憶體裝置1中的記憶體支柱MP之橫截面結構的實例。更確切而言，圖5示出對應於在平行於半導體基板20之表面且包括導電層23之層中的記憶體支柱MP之記憶體孔MH的部分之橫截面結構。
如圖5所示，在包括導電層23之層中，例如，核心部件30設置在記憶體支柱MP之中心處。半導體層31圍繞核心部件30之側表面。堆疊膜32圍繞半導體層31之側表面。確切而言，堆疊膜32包括(例如)穿隧絕緣膜33、絕緣膜34及區塊絕緣膜35。
穿隧絕緣膜33圍繞半導體層31之側表面。絕緣膜34圍繞穿隧絕緣膜33之側表面。區塊絕緣膜35圍繞絕緣薄膜34之側表面。導電層23圍繞區塊絕緣膜35之側表面。穿隧絕緣膜33及區塊絕緣膜35中之每一者包括(例如)氧化矽。絕緣膜34包括(例如)氮化矽(SiN)。
圖6為沿著圖4之線VI-VI截得的橫截面圖，並且示出了根據第一實施例之半導體記憶體裝置1中的記憶體支柱MP之橫截面結構的實例。更確切而言，圖6示出對應於在平行於半導體基板20之表面且包括導電層24之層中的記憶體支柱MP之SGD孔SH的部分之橫截面結構。此外，在圖6所示之區域中，記憶體支柱MP與縫隙SHE接觸。
如圖6所示，在包括導電層24之層中，例如，核心部件40設置在SGD孔SH之中心處。半導體層41圍繞核心部件40之側表面。絕緣層42圍繞半導體層41之側表面。導電層43圍繞絕緣層42之側表面。導電層43之側表面接觸(例如)導電層24及縫隙SHE中之每一者。
在上方解釋的記憶體支柱MP之結構中，記憶體支柱MP與導電層22相交之部分充當選擇電晶體ST2。記憶體支柱MP與導電層23相交之部分充當記憶體胞元電晶體MT。記憶體支柱MP與導電層24相交之部分充當選擇電晶體ST1。
換言之，半導體層31用作記憶體胞元電晶體MT及選擇電晶體ST2中之每一者的通道。絕緣膜34用作記憶體胞元電晶體MT之電荷儲存層。半導體層41用作選擇電晶體ST1之通道。絕緣層42用作選擇電晶體ST1之閘極絕緣膜。以此方式，每一個記憶體支柱MP充當(例如)一個NAND字串NS。
上方解釋的記憶體胞元陣列10之結構僅為實例；因此，記憶體胞元陣列10可具有其他結構。例如，導電層23之數目基於字線WL之數目而判定。設置在多個層中之多個導電層22可分配作為選擇閘極線SGS。若選擇閘極線SGS設置在多個層中，則可使用不同於導電層22之導體。針對對應於選擇閘極線SGD之導電層24，提供至少兩個層。記憶體支柱MP可通過兩個或更多個觸點或通過其他佈線電耦合至導電層25。縫隙SLT可組態成包括多種類型之絕緣體。例如，在縫隙SLT用氧化矽填充之前，氮化矽可形成為縫隙SLT之側壁。 [1-2] 半導體記憶體裝置1之製造方法
在下文中，將根據需要參考圖7解釋自形成對應於字線WL之堆疊結構至形成根據第一實施例之半導體記憶體裝置1中的縫隙SLT之一連串製造過程的實例。圖7為示出根據第一實施例之半導體記憶體裝置1的製造方法之實例的流程圖。圖8至圖25中之每一者示出包括對應於根據第一實施例之半導體記憶體裝置1的製造過程中之記憶體胞元陣列10的結構之橫截面結構的實例。在下面提及的製造過程之橫截面圖包括平行於半導體基板20之表面的橫截面及垂直於半導體基板20之表面的橫截面。此外，在每一個製造過程之橫截面圖中表示之區域包括其中形成多個記憶體支柱MP中之每一者以及縫隙SLT及SHE之區域。
首先，執行步驟S101之處理，其中以圖8中所示之方式堆疊字線部分之犧牲部件53。確切而言，首先，在半導體基板20上依序堆疊絕緣層50、導電層21、絕緣層51及導電層22。儘管未示出，但在絕緣層50中形成對應於感測放大器模組16等之電路。隨後，在導電層22上交替地堆疊絕緣層52及犧牲部件53，且在犧牲部件53之最上部層上形成絕緣層54。
導電層21用作源極線SL，且導電層22用作選擇閘極線SGS。導電層21及22中之每一者包括(例如)矽(Si)。絕緣層51、52及54中之每一者包括(例如)氧化矽(SiO2 )。例如，其中形成犧牲部件53之層的數目對應於堆疊之字線WL的數目。犧牲部件53包括(例如)氮化矽(SiN)。
接下來，執行步驟S102之處理以用圖9及圖10中所示之方式形成記憶體孔MH。確切而言，首先，藉由微影等形成其中打開對應於記憶體孔MH之區域的遮罩。接著，使用所形成之遮罩藉由各向異性蝕刻形成記憶體孔MH。在平面圖中，多個記憶體孔MH以z字形方式配置。
在本過程中形成之記憶體孔MH穿過絕緣層51、52及54中之每一者、犧牲部件53及導電層22。記憶體孔MH之底部部分停留(例如)在導電層21中。本過程中之各向異性蝕刻為例如反應性離子蝕刻(RIE)。
接下來，執行步驟S103之處理以用圖11中所示之方式在記憶體孔MH中形成堆疊結構。確切而言，在記憶體孔MH之側表面及底表面上並在絕緣層54之上表面上形成堆疊膜32。亦即，依序形成區塊絕緣膜35、絕緣膜34及穿隧絕緣膜33。
在移除記憶體孔MH之底部部分上的堆疊膜32之後，依序形成半導體層31及核心部件30，並且用核心部件30填充記憶體孔MH。接著，移除在記憶體孔MH之上部部分上形成的核心部件30之一部分，並在該空間中填充半導體材料。隨後，移除堆疊膜32、半導體層31及保留在絕緣層54上方的層中之半導體材料。以此方式，在記憶體孔MH中形成對應於記憶體支柱MP之結構。
接下來，執行步驟S104之處理，其中以圖12中所示之方式堆疊選擇閘極線部分之犧牲部件56。確切而言，在絕緣層54上形成絕緣層55，並在絕緣層55上交替地堆疊犧牲部件56及絕緣層57。在最上部犧牲部件56上形成絕緣層58。絕緣層55、57及58中之每一者包括(例如)氧化矽(SiO2 )。其中形成犧牲部件56之層的數目對應於堆疊之選擇閘極線SGDa、SGDb、SGDc及SGDd的數目。例如，犧牲部件56由與犧牲部件53相同之材料形成，並且包括氮化矽(SiN)。
接下來，執行步驟S105之處理以用圖13及圖14中所示之方式形成縫隙SHE。確切而言，首先，藉由微影等形成其中打開對應於縫隙SHE之區域的遮罩。使用所形成之遮罩藉由各向異性蝕刻形成縫隙SHE。在平面圖中，縫隙SHE具有與記憶體孔MH重疊之部分，該記憶體孔MH以z字形方式配置。
在本過程中形成之縫隙SHE分開絕緣層57及58中之每一者及犧牲部件56。縫隙SHE之底部部分停留(例如)在其中設置絕緣層55之層中。縫隙SHE至少分開堆疊之所有犧牲部件56。本過程中之各向異性蝕刻為(例如)RIE。
接下來，執行步驟S106之處理以用圖15中所示之方式在縫隙SHE中形成犧牲部件59。確切而言，形成犧牲部件59，以便在絕緣層58上方填充縫隙SHE。藉由(例如)回蝕處理移除在絕緣層58上方的層中形成之犧牲部件59。例如，犧牲部件59由與犧牲部件56相同之材料形成，並且包括氮化矽(SiN)。
接下來，執行步驟S107之處理以用圖16及圖17中所示之方式形成SGD孔SH。確切而言，首先，藉由微影等形成其中打開對應於SGD孔SH之區域的遮罩。接著，使用所形成之遮罩藉由各向異性蝕刻形成SGD孔SH。在平面圖中，多個SGD孔SH分別與多個記憶體孔MH重疊。此外，多個SGD孔SH包括與縫隙SHE重疊之SGD孔SH。
在本過程中形成之SGD孔SH穿過絕緣層57及58中之每一者及犧牲部件56。SGD孔SH之底部部分停留(例如)在絕緣層55中。SGD孔SH之底部部分可與縫隙SHE之底部部分對齊亦可不與縫隙SHE之底部部分對齊。本過程中之各向異性蝕刻為(例如)RIE。
接下來，執行步驟S108之處理以用圖18中所示之方式在SGD孔SH中形成堆疊結構。確切而言，首先，在SGD孔SH之側表面及底表面上形成導電層43。隨後，例如，藉由回蝕處理移除SGD孔SH之底部部分上的導電層43。在SGD孔SH中以所要高度形成犧牲部件之後，可藉由蝕刻來執行導電層43之高度調整。
在SGD孔SH之側表面及底表面上形成絕緣層42。隨後，藉由回蝕處理移除SGD孔SH之底部部分上的絕緣層42，並且，在每一個SGD孔SH之底部部分處，進一步蝕刻在SGD孔SH正下方的絕緣層55，從而在對應記憶體孔MH中曝露半導體層31之上表面。依序形成半導體層41及核心部件40，並且藉由核心部件40填充SGD孔SH。隨後，移除在SGD孔SH之上部部分上形成的核心部件40之一部分，並且在該空間中填充半導體材料。藉由(例如)CMP移除絕緣層42、半導體層41、核心部件40及保留在絕緣層58上方之層中的半導體材料。藉由本過程保留在SGD孔SH中之半導體材料對應於半導體部分44。以此方式，在SGD孔SH中形成對應於記憶體支柱MP之結構。
接下來，執行步驟S109之處理以用圖19及圖20中所示之方式形成縫隙SLT。確切而言，首先，藉由微影等形成其中打開對應於縫隙SLT之區域的遮罩。接著，使用所形成之遮罩藉由各向異性蝕刻形成縫隙SLT。
在本過程中形成之縫隙SLT分開絕緣層51、52、54、55、57及58中之每一者、犧牲部件53及56及導電層22。縫隙SLT之底部部分停留(例如)在其中設置導電層21之層中。縫隙SLT之底部部分可至少到達其中形成導電層21之層。本過程中之各向異性蝕刻為(例如)RIE。
接下來，執行步驟S110之處理以便執行字線部分及選擇閘極線部分的替換處理。確切而言，如圖21中所示，首先，氧化在縫隙SLT中曝露之導電層21及22的表面，以形成氧化物保護膜(未示出)。隨後，藉由(例如)熱磷酸之濕式蝕刻選擇性地移除犧牲部件53、56及59。從中移除犧牲部件53、56及59之結構藉由多個記憶體支柱MP等維持其三維結構。
如圖22及圖23中所示，在移除犧牲部件53及56後留下之空間中填充導體60。此處，在移除犧牲部件53後留下之空間中，通過縫隙SLT填充導體60，並且在相鄰縫隙SHE之間在移除犧牲部件56後留下之空間中，通過縫隙SHE填充導體60。
例如，導體60自通過縫隙SLT及SHE曝露之部分(例如記憶體支柱MP之側表面)生長。因此，取決於其中形成導體60之厚度，可在形成於相鄰記憶體支柱MP之間的導體60上形成接縫SE。在本過程中，空隙VO可能至少保持在由三個鄰近記憶體支柱MP在平行於半導體基板20之表面的橫截面中形成之三角形的中心附近。在本過程中，例如，使用CVD。
隨後，如圖24中所示，藉由回蝕處理移除在縫隙SLT及SHE中並在絕緣層58之上表面上形成的導電層60。此處，在縫隙SHE中，蝕刻自空隙VO及接縫SE之部分前進。在本過程中，至少在縫隙SLT及SHE中之每一者中分開在相鄰佈線層上形成的導體60。
以此方式，形成對應於字線WL0至WL7中之每一者的多個導電層23及對應於選擇閘極線SGD之多個導電層24。在本過程中形成之導電層23及24可包括阻擋金屬。在此情況下，當在移除犧牲部件53、56及59之後形成導體時，例如，在氮化鈦(TiN)形成為阻擋金屬之後形成鎢(W)。
接下來，執行步驟S111之處理以用圖25中所示之方式在縫隙SLT及SHE中形成絕緣體61。確切而言，形成絕緣體61以填充絕緣層58上方之縫隙SLT及SHE。藉由(例如)CMP移除在絕緣層58上方的層中形成之絕緣體61。絕緣體61包括(例如)氧化矽(SiO2 )。
藉由上方解釋的根據第一實施例之半導體記憶體裝置1之製造過程，形成記憶體支柱MP中之每一者及源極線SL、字線WL以及耦合至記憶體支柱MP之選擇閘極線SGS及SGD。上方解釋之製造過程僅為實例；因此，可在每個製造過程之間***其他過程，或可在不會產生問題之範圍中改變製造過程之次序。 [1-3] 第一實施例之有利影響
根據上方解釋的第一實施例之半導體記憶體裝置1，可增加每單位面積儲存容量，同時減小半導體記憶體裝置1之製造成本。根據第一實施例之半導體記憶體裝置1的有利影響將在下面詳細解釋。
在其中三維堆疊記憶體胞元之半導體記憶體裝置中，例如，堆疊用作字線WL之板狀佈線，並且在穿過堆疊佈線之記憶體支柱中形成用於充當記憶體胞元電晶體MT之結構。此外，在半導體記憶體裝置中，例如，以類似於字線WL之方式形成用作記憶體支柱從中穿過之選擇閘極線SGD的上部板狀佈線，並且藉由適當分開選擇閘極線SGD實現了頁單元中之操作。為了增加此種半導體記憶體裝置之每單位面積儲存容量，較佳為增加記憶體支柱之位置密度。
然而，在只增加記憶體支柱之位置密度的情況下，形成用於分開選擇閘極線SGD之縫隙SHE而不與以高密度配置之記憶體支柱MP重疊變得很難。在縫隙SHE與記憶體支柱MP接觸之情況下，選擇電晶體ST1之特性變化增加，此可使得操作不穩定。
相比之下，在根據第一實施例之半導體記憶體裝置1中，圓柱形導電層43設置在記憶體支柱MP中。導電層43為(例如)摻雜有高濃度雜質之矽，並且用作選擇電晶體ST1之閘極電極。導電層43電耦合至對應選擇閘極線SGD(導電層24)。在根據第一實施例之半導體記憶體裝置1的製造過程中，在形成縫隙SHE之後形成記憶體支柱MP。
因此，因為在縫隙SHE正在處理時在記憶體支柱MP中形成之導電層43不受影響，所以可減少每記憶體支柱MP之導電層43的變化。換言之，在根據第一實施例之半導體記憶體裝置1的製造方法中，有可能使得每個選擇電晶體ST1中圍繞半導體層41(通道)及絕緣層42(閘極絕緣膜)之導電層43(閘極電極)之面積一致。
因此，在根據第一實施例之半導體記憶體裝置1中，縫隙SHE及記憶體支柱MP可彼此重疊，此可減少選擇電晶體ST1之特性的變化。因此，在第一實施例之半導體記憶體裝置中，記憶體支柱MP可高密度配置(例如，記憶體支柱可以大致相等之間距配置)，此可增大每單位面積儲存容量。
此外，在上方解釋的根據第一實施例之半導體記憶體裝置1中，在其中以高密度配置記憶體支柱MP之相鄰縫隙SLT之間形成三個縫隙SHE。在相鄰縫隙SLT之間形成兩個或更多個縫隙SHE之情況下，因為縫隙SHE阻擋了兩個縫隙SHE之間的區域，所以無法在橫向方向上通過縫隙SLT執行蝕刻。換言之，在兩個縫隙SHE之間的區域中，無法通過縫隙SLT執行替換處理。
相比之下，在根據第一實施例之半導體記憶體裝置1的製造方法中，在縫隙SHE中填充犧牲部件59之後形成記憶體支柱MP，並且通過縫隙SLT及SHE執行替換處理。
確切而言，在形成於對應於字線WL及選擇閘極線SGD之每個佈線層中的犧牲部件當中，通過縫隙SLT藉助濕式蝕刻移除形成於縫隙SLT與SHE之間的犧牲部件。另一方面，在形成於每個佈線層中之犧牲部件當中，通過縫隙SHE藉助濕式蝕刻移除形成於兩個縫隙SHE之間的犧牲部件。
在移除縫隙SLT與SHE之間的犧牲部件後留下之空間中，導體通過縫隙SLT填充，並且，在移除兩個縫隙SHE之間的犧牲部件後留下之空間中，導體通過縫隙SHE填充。此外，在根據第一實施例之半導體記憶體裝置1中，製備對應於選擇閘極線SGD之多個佈線層。藉由將此等佈線層中之每一者設計成具有較小厚度，每一個佈線層可通過縫隙SHE填充。
在填充對應於選擇閘極線SGD之佈線層的空間之過程中，縫隙SHE有可能會閉合。然而，在根據第一實施例之半導體記憶體裝置1的製造方法中，即使在縫隙SHE之一部分閉合的情況下，亦可藉助於通過在縫隙SHE中形成之接縫及空間(空隙)持續進行蝕刻，針對每一字串單元SU分開堆疊之選擇閘極線SGDa、SGDb、SGDc及SGDd。
藉由上文所提及之方式，根據第一實施例之半導體記憶體裝置1的製造方法能夠一起執行字線WL及選擇閘極線SGD之替換處理，並且能夠藉由使用縫隙SHE執行兩個縫隙SHE之間的選擇閘極線SGD之替換處理。因此，使用根據第一實施例之半導體記憶體裝置1的製造方法使得製造過程之數目能夠低於分別形成字線WL及選擇閘極線SGD之情況下的數目，從而降低生產成本。 [2] 第二實施例
根據第二實施例之半導體記憶體裝置1具有其中相對於根據第一實施例之半導體記憶體裝置1的結構省略了形成SGD孔SH之結構。在下文中，將關於不同於第一實施例之點解釋根據第二實施例之半導體記憶體裝置1。 [2-1] 記憶體胞元陣列10之結構
圖26示出包括在根據第二實施例之半導體記憶體裝置1中的記憶體胞元陣列10之橫截面結構的實例。如圖26中所示，在第二實施例中之記憶體胞元陣列10的結構不同於關於記憶體支柱MP之結構參考圖4解釋的第一實施例中之記憶體胞元陣列10的結構。確切而言，在第二實施例之記憶體支柱MP中，在記憶體孔MH中設置核心部件30、半導體層31、堆疊膜32、導電層43及半導體部分44。
核心部件30、半導體層31及堆疊膜32之上端包括在最上部導電層24上方的層中。堆疊膜32接觸導電層43之內壁。半導體層31及堆疊膜32包括沿著導電層43設置之部分。半導體部分44通過其側表面接觸半導體層31，並且通過其底表面接觸核心部件30及半導體層31。堆疊膜32之側表面的一部分及導電層43之側表面分別接觸記憶體孔MH之內壁。亦即，堆疊膜32之側表面的一部分及導電層43之側表面對齊。
圖27為沿著圖26之線XXVII-XXVII截得的橫截面圖，並且示出了根據第二實施例之半導體記憶體裝置1中的記憶體支柱MP之橫截面結構的實例。更確切而言，圖27示出在平行於半導體基板20之表面且包括導電層24之層中的記憶體支柱MP之橫截面結構。此外，在圖27中所示之區域中，記憶體支柱MP與縫隙SHE接觸。
如圖27中所示，在包括導電層24之層中，例如，核心部件30設置在記憶體孔MH之中心處。半導體層31圍繞核心部件30之側表面。堆疊膜32圍繞半導體層31之側表面。確切而言，穿隧絕緣膜33圍繞半導體層31之側表面。絕緣膜34圍繞穿隧絕緣膜33之側表面。區塊絕緣膜35圍繞絕緣薄膜34之側表面。導電層43圍繞堆疊膜32之側表面。確切而言，導電層43圍繞區塊絕緣膜35之側表面。導電層43之側表面接觸(例如)導電層24及縫隙SHE中之每一者。因為根據第二實施例之半導體記憶體裝置1的其他結構類似於根據第一實施例之半導體記憶體裝置1的彼等，所以將省略其解釋。 [2-2] 半導體記憶體裝置1之製造方法
在下文中，將根據需要參考圖28解釋自形成對應於字線WL之堆疊結構至形成根據第二實施例之半導體記憶體裝置1中的縫隙SLT之一連串製造過程的實例。圖28為示出根據第二實施例之半導體記憶體裝置1的製造方法之實例的流程圖。圖29至圖36中之每一者示出包括對應於根據第二實施例之半導體記憶體裝置1的製造過程中之記憶體胞元陣列10的結構之橫截面結構的實例。
首先，執行步驟S201之處理，其中以圖29中所示之方式堆疊字線部分之犧牲部件53及選擇閘極線部分之犧牲部件56。確切而言，首先，在半導體基板20上依序堆疊絕緣層50、導電層21、絕緣層51及導電層22，並且在導電層22上交替地堆疊絕緣層52及犧牲部件53。在最上部犧牲部件53上形成絕緣層54，並且在絕緣層54上交替地堆疊犧牲部件56及絕緣層57。接著，在最上部犧牲部件56上形成絕緣層58。
接下來，執行在第一實施例中解釋之步驟S105及S106之處理，形成如圖30中所示之縫隙SHE，並在縫隙SHE中形成犧牲部件59。在本過程中形成之縫隙SHE分開絕緣層57及58中之每一者及犧牲部件56。縫隙SHE之底部部分停留在其中設置絕緣層54之層中。縫隙SHE至少分開所有犧牲部件56。
接下來，執行步驟S202之處理以用圖31中所示之方式形成記憶體孔MH。記憶體孔MH之形成方法及其平面佈局與第一實施例中之彼等相同。在本過程中形成之記憶體孔MH穿過絕緣層51、52、54、57及58中之每一者、犧牲部件53及56及導電層22。記憶體孔MH之底部部分停留(例如)在導電層21中。
接下來，執行步驟S203之處理以用圖32中所示之方式在記憶體孔MH中形成犧牲部件70。確切而言，首先，形成犧牲部件70，並且例如犧牲部件70填充在記憶體孔MH中。隨後，執行回蝕處理以移除在記憶體孔MH之上部部分上形成的犧牲部件70，並且在記憶體孔MH中將犧牲部件70處理至所要高度。藉由本過程形成之犧牲部件70的上表面包括在其中形成絕緣層54之層中。
接下來，執行步驟S204之處理以用圖33中所示之方式在記憶體孔MH之側表面上形成導電層43。確切而言，首先，例如，在記憶體孔MH之開口的側表面及底表面上形成導電層43。隨後，執行回蝕處理以移除在記憶體孔MH之開口的底部部分上形成之導電層43，並且將記憶體孔MH中之導電層43處理至所要高度。
此外，在本過程中，犧牲部件可暫時地填充在記憶體孔MH中，以便調整導電層43之高度。在此情況下，例如，在移除在記憶體孔MH之開口的底部部分上形成之導電層43之後填充犧牲部件。在此犧牲部件回蝕至所要高度之後，移除在記憶體孔MH中曝露之導電層43。
接下來，執行步驟S205之處理以用圖34中所示之方式在記憶體孔MH中移除犧牲部件70。在本過程中，例如，使用濕式蝕刻。藉由本過程，形成其中導電層43保留在記憶體孔MH中之結構。
接下來，執行步驟S206之處理以在記憶體孔MH中形成堆疊結構。確切而言，在記憶體孔MH之側表面及底表面上並在絕緣層58之上表面上形成堆疊膜32。亦即，依序形成區塊絕緣膜35、絕緣膜34及穿隧絕緣膜33。
在移除記憶體孔MH之底部部分上的堆疊膜32之後，依序形成半導體層31及核心部件30，並且以圖35中所示之方式在記憶體孔MH中填充核心部件30。接著，以圖36中所示之方式移除在記憶體孔MH之上部部分上形成的核心部件30之一部分，並且在該空間中填充半導體材料。隨後，藉由(例如)CMP移除堆疊膜32、半導體層31及保留在絕緣層58上方之層中的半導體材料。藉由本過程保留在記憶體孔MH中之半導體材料對應於半導體部分44。
接下來，依序執行在第一實施例中解釋之步驟S109至S111之處理。因為此等過程之細節與第一實施例之彼等相同，所以將省略其解釋。藉由上述方式，在根據第二實施例之半導體記憶體裝置1中形成記憶體支柱MP中之每一者及源極線SL、字線WL以及耦合至記憶體支柱MP之選擇閘極線SGS及SGD。上方解釋之製造過程僅為實例；因此，可在每個製造過程之間***其他過程，或可在不會產生問題之範圍中改變製造過程之次序。 [2-3] 第二實施例之有利影響
在藉由以第一實施例之方式連接對應於記憶體孔MH之支柱及對應於SGD孔SH之支柱獲得的記憶體支柱MP中，在形成SGD孔SH時，記憶體孔MH可能與SGD孔SH不對齊。此外，分別在形成記憶體孔MH及形成SGD孔SH時執行微影過程。
相比之下，在根據第二實施例之半導體記憶體裝置1的製造方法中，在藉由執行微影過程一次形成之記憶體孔MH中形成對應於記憶體胞元電晶體MT之組態及對應於包括半導體層43之選擇電晶體ST1的組態。
因此，在根據第二實施例之半導體記憶體裝置1的製造方法中，記憶體支柱MP將對齊。亦即，在根據第二實施例之半導體記憶體裝置1的製造方法中，在藉由高密度地配置記憶體支柱MP增加每單位面積儲存容量的同時，可減小由記憶體支柱MP所產生之缺陷的出現率，並且可提高良率。此外，在根據第二實施例之半導體記憶體裝置1的製造方法中，相比於第一實施例之情況，可進一步減少製造過程，並且可降低製造成本。
在上方解釋中，已經例示了完全用核心部件30填充記憶體支柱之情況；然而，不限於此。圖37示出包括在根據第二實施例之經修改實例的半導體記憶體裝置1中之記憶體胞元陣列10的橫截面結構之實例。如圖37中所示，記憶體支柱MP不必完全用核心部件30填充，且可包括空間SP。空間SP由核心部件30限定。其中形成空間SP之區域為(例如)面向上面形成有堆疊字線WL之佈線層的部分。即使在空間SP以此方式包括在記憶體支柱MP中之情況下，根據第二實施例之半導體記憶體裝置1亦可以與記憶體支柱MP中不存在空間SP之情況下的相同方式操作。 [3] 其他經修改實例等
根據實施例之半導體記憶體裝置包括多個第一導電層、多個第二導電層及支柱。第一導電層設置在基板上方。第一導電層在第一方向上彼此隔開地堆疊。第二導電層設置在第一導電層上方。第二導電層在第一方向上彼此隔開地堆疊。支柱穿過第一導電層及第二導電層。支柱包括第一半導體層、第二半導體層、第三導電層及閘極絕緣膜。第一半導體層在第一方向上延伸且面向第一導電層。第二半導體層在第一方向上延伸且面向第二導電層。第三導電層在第一方向上且在第二半導體層與第二導電層之間延伸。閘極絕緣膜設置於第二半導體層與第三導電層之間。支柱與第一導電層中之一者的相交部分充當記憶體胞元電晶體。支柱與第二導電層中之一者的相交部分充當選擇電晶體。第三導電層電耦合至第二導電層。以此方式，可增加半導體記憶體裝置之每單位面積儲存容量。此外，可降低半導體記憶體裝置之製造成本。
在上方實施例中，例如，圖38中所示之觸點耦合至堆疊之選擇閘極線SGDa、SGDb、SGDc及SGDd。圖38示出包括在根據第一實施例之半導體記憶體裝置1中的記憶體胞元陣列10之橫截面組態的實例，並且提取了用於將字線WL及選擇閘極線SGD耦合至列解碼器模組15之區域。如圖38中所示，例如，以階梯式方式形成堆疊字線WL(導電層23)之端部部分。例如，以與字線WL相同之階梯式方式形成堆疊之選擇閘極線SGDa、SGDb、SGDc及SGDd(導電層24)的端部部分。
堆疊導電層23之端部部分中之每一者具有不與上方之導電層23重疊的平台部分。堆疊導電層24之端部部分中之每一者具有不與上方之導電層24重疊的平台部分。在每一個導電層23之平台部分上，設置觸點CC以將導電層23電耦合至對應導電層80。在每一個導電層24之平台部分上，設置觸點CC以將導電層24電耦合至對應導電層81。導電層80及81電耦合至列解碼器模組15。例如，在導電層25上方之層上形成導電層80及81。在每一個區塊BLK中，對應於選擇閘極線SGDa至SGDd之四個導電層81在記憶體支柱MP中通過導電層43電耦合。在每一個區塊BLK中，對應於相同字串單元SU之選擇閘極線SGDa至SGDd之導電層81可能短路。
此外，堆疊之選擇閘極線SGDa、SGDb、SGDc及SGDd的端部部分可具有如圖39中所示之結構。圖39示出包括在根據第一實施例之經修改實例的半導體記憶體裝置1中之記憶體胞元陣列10的橫截面結構之實例，並且提取了與圖38中相同之區域。如圖39中所示，堆疊之選擇閘極線SGDa至SGDd(導電層24)之端部可對齊。
在此情況下，例如，觸點CC穿過每一個堆疊導電層24之端部區域。穿過導電層24之觸點CC電耦合至堆疊導電層24(選擇閘極線SGDa至SGDd)。穿過導電層24之觸點CC的上端電耦合至對應導電層81，且其下端包括在(例如)最上部導電層23與最底部導電層24之間的層中。
在圖38中所示之實例中，耦合至導電層24之觸點CC可穿過導電層24，或可電耦合至多個導電層24。耦合至導電層24之觸點CC至少不應接觸導電層23(字線WL)之最上部層。在圖39中所示之實例中，穿過導電層24之觸點CC至少可電耦合至堆疊導電層24，或觸點CC之下端可接觸最底部導電層24。此外，在圖39中所示之實例中，耦合至選擇閘極線SGD之觸點CC及耦合至字線WL之觸點CC可藉由單獨過程形成。圖38及圖39中所示之記憶體胞元陣列10的結構可亦在根據第二實施例之半導體記憶體裝置1中以類似方式形成。
在上方實施例中，記憶體胞元陣列10還可具有不同結構。例如，記憶體支柱MP可具有其中多個支柱在Z方向上連接之結構。在此情況下，例如，記憶體支柱MP可具有其中穿過導電層24(選擇閘極線SGD) 及多個導電層23(字線WL)之支柱連接至穿過多個導電層23(字線WL)及導電層22(選擇閘極線SGS)之支柱的結構。此外，記憶體支柱MP可包括穿過多個導電層23之多個支柱。
在第一實施例中，已經例示其中對應記憶體孔MH與SGD孔SH之中心重疊的情況；然而，不限於此。對應記憶體孔MH及SGD孔SH之中心可根據縫隙SLT及SHE之位置關係而改變。
在上方實施例中，已經解釋其中半導體記憶體裝置1具有一種其中例如感測放大器模組16之電路設置在記憶體胞元陣列10下面的結構之情況的實例；然而，該結構不限於此。例如，半導體記憶體裝置1可具有其中記憶體胞元陣列10及感測放大器模組16在半導體基板20上形成的結構。此外，半導體記憶體裝置1可具有其中上面設置有感測放大器模組16等之晶片與上面設置有記憶體胞元陣列10之晶片接合在一起的結構。
在上方實施例中，已經解釋其中字線WL及選擇閘極線SGS彼此鄰接且字線WL及選擇閘極線SGD彼此鄰接之結構；然而，該結構不限於此。例如，可在選擇最上部層之字線WL與閘極線SGD之間設置虛擬字線。類似地，可在最底部層之字線WL與選擇閘極線SGS之間設置虛擬字線。此外，在其中連接多個支柱之結構的情況下，在連接部分附近之導電層可用作虛擬字線。
在上方實施例之解釋中所參考的附圖中，已經例示其中不管堆疊位置在哪兒記憶體孔MH及SGD孔SH等之外徑都恆定之情況；然而，直徑不限於此。例如，記憶體孔MH及SGD孔SH可具有錐形形狀，或可具有其中其中間部分放大之形狀。類似地，縫隙SLT及SHE還可具有錐形形狀，或可具有其中其中間部分放大之形狀。
在上方實施例中，已經例示其中導電層21及半導體層31通過記憶體支柱MP之底部部分電耦合之情況；然而，實施例不限於此。半導體層31及導電層21還可通過記憶體支柱MP之側表面電耦合。在此情況下，形成其中移除在記憶體支柱MP之側表面上形成之堆疊膜32的一部分之結構，並且半導體層31及導電層21通過此部分接觸。
在本說明書中，術語「耦合」指示電耦合，並且不排除其中(例如)通過另一元件進行耦合之情況。此外，「電耦合」還可通過絕緣體執行，只要可以執行類似於電耦合之操作的操作即可。例如，可在SGD孔SH中之導電層24與導電層43之間形成例如氧化鋁(Al2 O3 )之絕緣體。只要其為其中導電層24之電壓變化與導電層43之電壓變化相關聯的結構，導電層24及導電層43基本上就可被視為電耦合。
「連續設置」指示藉由相同製造過程來形成。在某一結構元件中連續設置之部分上不形成邊界。「連續設置」與膜或層中自第一部分至第二部分之連續膜同義。「膜厚度」指示(例如)在記憶體孔MH或SGD孔SH中形成之結構元件的內徑與外徑之間的差。「內徑」及「外徑」分別指示在平行於半導體基板20之橫截面中的內徑及外徑。
在本說明書中，「面向部分」對應於在平行於半導體基板20之表面的方向上之兩個鄰近結構元件之部分。例如，面向導電層23之半導體層31的部分對應於包括在其中形成導電層23之層中的半導體層31之部分。「大致相同厚度」指示藉由相同製造過程形成之層(膜)，並且還包括基於膜形成位置之變化。
在本說明書中，「柱狀」指示設置在形成於半導體記憶體裝置1之製造過程中的孔中之結構。在記憶體孔MH及SGD孔SH中形成之結構可分別稱為「支柱」。亦即，在第一實施例中之記憶體支柱MP具有其中對應於SGD孔SH之支柱在對應於記憶體孔MH之支柱上形成的結構。
儘管已經描述了某些實施例，但此等實施例僅作為實例呈現，且並不意圖限制本發明之範疇。實際上，本文中所描述之新穎實施例可體現為各種其他形式；此外，可在不脫離本發明之精神的情況下對本文中所描述之實施例的形式進行各種省略、替代及改變。所附申請專利範圍及其等效物意圖覆蓋此類形式或處於本發明之範疇及精神內的修改。 相關申請案之交叉參考
本申請案基於2018年12月26日申請的第2018-243439號日本專利申請案並主張其優先權，該申請案之全部內容以引用之方式併入本文中。
1:半導體記憶體裝置 2:記憶體控制器 10:記憶體胞元陣列 11:命令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:感測放大器模組 20:半導體基板 21-25:導電層 30:核心部件 31:半導體層 32:堆疊膜 33:穿隧絕緣膜 34:絕緣膜 35:區塊絕緣膜 40:核心部件 41:半導體層 42:絕緣層 43:導電層 44:半導體部分 50:絕緣層 51:絕緣層 52:絕緣層 53:犧牲部件 54:絕緣層 55:絕緣層 56:犧牲部件 57:絕緣層 58:絕緣層 59:犧牲部件 60:導體 61:絕緣體 70:犧牲部件 80:導電層 81:導電層 S101:步驟 S102:步驟 S103:步驟 S104:步驟 S105:步驟 S106:步驟 S107:步驟 S108:步驟 S109:步驟 S110:步驟 S111:步驟 S201:步驟 S202:步驟 S203:步驟 S204:步驟 S205:步驟 S206:步驟 ADD:位址資訊 BA:區塊位址 BL:位元線 BL0-BLm:位元線 BLK0-BLKn:區塊 CA:行位址 CC:觸點 CMD:命令 CU:胞元單元 CV:觸點 DAT:資料 MH:記憶體孔 MP:記憶體支柱 MT0-MT7:記憶體胞元電晶體 NS:NAND字串 PA:頁位址 SE:接縫 SGD0-SGD3:選擇閘極線 SGDa:選擇閘極線 SGDb:選擇閘極線 SGDc:選擇閘極線 SGDd:選擇閘極線 SGS:選擇閘極線 SH:SGD孔 SHE:縫隙 SL:源極線 SLT:縫隙 SP:空間 ST1:選擇電晶體 ST2:選擇電晶體 SU0-SU3:字串單元 VO:空隙 WL0至WL7:字線
圖1為示出根據第一實施例之半導體記憶體裝置的組態實例之方塊圖。 圖2為示出包括在根據第一實施例之半導體記憶體裝置中的記憶體胞元陣列之電路組態的實例之電路圖。 圖3為示出包括在根據第一實施例之半導體記憶體裝置中的記憶體胞元陣列之平面佈局的實例之平面圖。 圖4為示出沿著圖3之線IV-IV截得的記憶體胞元陣列之橫截面結構的實例之橫截面圖。 圖5為示出沿著圖4之線V-V截得的記憶體支柱之橫截面結構的實例之橫截面圖。 圖6為示出沿著圖4之線V-V截得的記憶體支柱之橫截面結構的實例之橫截面圖。 圖7為示出根據第一實施例之半導體記憶體裝置的製造方法之實例的流程圖。 圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23、圖24及圖25為示出根據第一實施例之半導體記憶體裝置的製造步驟之實例的記憶體胞元陣列之橫截面圖。 圖26為示出包括在根據第二實施例之半導體記憶體裝置中的記憶體胞元陣列之橫截面結構的實例之橫截面圖。 圖27為示出沿著圖26之線XXVII-XXVII截得的記憶體支柱之橫截面結構的實例之橫截面圖。 圖28為示出根據第二實施例之半導體記憶體裝置的製造方法之實例的流程圖。 圖29、圖30、圖31、圖32、圖33、圖34、圖35及圖36為示出根據第二實施例之半導體記憶體裝置的製造步驟之實例的記憶體胞元陣列之橫截面圖。 圖37為示出包括在根據第二實施例之經修改實例的半導體記憶體裝置中之記憶體胞元陣列的橫截面結構之實例的橫截面圖。 圖38為示出包括在根據第一實施例之半導體記憶體裝置中的記憶體胞元陣列之橫截面結構的實例之橫截面圖。 圖39為示出包括在根據第一實施例之經修改實例的半導體記憶體裝置中之記憶體胞元陣列的橫截面結構之實例的橫截面圖。
20:半導體基板
21-25:導電層
30:核心部件
31:半導體層
32:堆疊膜
40:核心部件
41:半導體層
42:絕緣層
43:導電層
44:半導體部分
BL:位元線
CV:觸點
MH:記憶體孔
MP:記憶體支柱
MT0-MT7:記憶體胞元電晶體
SGDa:選擇閘極線
SGDb:選擇閘極線
SGDc:選擇閘極線
SGDd:選擇閘極線
SGS:選擇閘極線
SH:SGD孔
SHE:縫隙
SL:源極線
SLT:縫隙
ST1:選擇電晶體
ST2:選擇電晶體
WL0至WL7:字線

Claims (20)

  1. 一種半導體記憶體裝置，其包含： 設置在一基板上方之多個第一導電層，該等第一導電層在一第一方向上彼此隔開地堆疊； 設置在該等第一導電層上方之多個第二導電層，該等第二導電層在該第一方向上彼此隔開地堆疊；以及 穿過該等第一導電層及該等第二導電層之一支柱，該支柱包括一第一半導體層、一第二半導體層、一第三導電層及一閘極絕緣膜，該第一半導體層在該第一方向上延伸且面向該等第一導電層，該第二半導體層在該第一方向上延伸且面向該等第二導電層，該第三導電層在該第一方向上延伸且設置於該第二半導體層與該等第二導電層之間，並且該閘極絕緣膜設置於該第二半導體層與該第三導電層之間，其中 該支柱與該等第一導電層中之一者的一相交部分充當一記憶體胞元電晶體，且該支柱與該等第二導電層中之一者的一相交部分充當一選擇電晶體，且 該第三導電層電耦合至該等第二導電層。
  2. 如請求項1之半導體記憶體裝置，其進一步包含一第一縫隙，該第一縫隙分開該等第二導電層，其中形成有一絕緣體，並且接觸該第三導電層。
  3. 如請求項2之半導體記憶體裝置，其進一步包含第二縫隙，該等第二縫隙分開該等第一導電層與該等第二導電層，其中形成有一絕緣體，並且在與該第一方向相交之一第二方向上鄰近，其中 在該第二方向上配置之多個該等支柱及多個該等第一縫隙設置於該等鄰近第二縫隙之間。
  4. 如請求項3之半導體記憶體裝置，其中該等支柱以大致相等之間距配置。
  5. 如請求項1之半導體記憶體裝置，其中在該第一方向上在一最上部第一導電層與一最底部第二導電層之間的一空間寬於在該第一方向上在相鄰第一導電層之間的一空間。
  6. 如請求項1之半導體記憶體裝置，其中該第三導電層之一上端包括在一最上部第二導電層上方的一層中，且該第三導電層之一下端包括在一最上部第一導電層與一最底部第二導電層之間的一層中。
  7. 如請求項1之半導體記憶體裝置，其中該第三導電層為摻雜有雜質之矽。
  8. 如請求項1之半導體記憶體裝置，其中該第一導電層及該第二導電層包括相同材料。
  9. 如請求項8之半導體記憶體裝置，其中該第三導電層包括不同於該第一導電層及該第二導電層之材料的一材料。
  10. 如請求項1之半導體記憶體裝置，其中該支柱進一步包括一堆疊膜，該堆疊膜包括該第一半導體層與該等第一導電層之間的一區塊絕緣膜、該區塊絕緣膜與該第一半導體層之間的一電荷儲存層及該電荷儲存層與該第一半導體層之間的一穿隧絕緣膜。
  11. 如請求項10之半導體記憶體裝置，其中該閘極絕緣膜之一膜厚度比該堆疊膜之一膜厚度薄。
  12. 如請求項10之半導體記憶體裝置，其中該支柱在平行於一基板且包括該等第二導電層中之一者的一橫截面中之一外徑小於在平行於該基板且包括該等第一導電層中之一者的一橫截面中之一外徑。
  13. 如請求項10之半導體記憶體裝置，其中 該堆疊膜還設置在該第二半導體層與該等第二導電層之間，且 在該堆疊膜中，面向一最上部第一導電層之一部分及面向一最底部第二導電層之一部分連續設置。
  14. 如請求項13之半導體記憶體裝置，其中該堆疊膜之一側表面的一部分與該第三導電層之一側表面對齊。
  15. 如請求項13之半導體記憶體裝置，其中設置於該第二半導體層與該等第二導電層之間的該堆疊膜作為該閘極絕緣膜在該第二半導體層與該第三導電層之間延伸。
  16. 如請求項2之半導體記憶體裝置，其中該等第二導電層接觸該第三導電層之一側表面。
  17. 如請求項1之半導體記憶體裝置，其中該等第二導電層之端部部分以階梯式方式設置，該等第二導電層中之每一者具有不與上方之一第二導電層重疊的一平台部分，且一觸點耦合至該等第二導電層之該等平台部分中之每一者。
  18. 如請求項1之半導體記憶體裝置，其進一步包含穿過該等第二導電層之一觸點，該觸點電耦合至該等第二導電層，且該觸點之一底部部分設置成與一最上部第一導電層隔開。
  19. 一種製造一半導體記憶體裝置之方法，其包含： 形成其中多個第一犧牲部件彼此隔開地堆疊之一第一堆疊部分； 形成各自穿過該第一堆疊部分之多個第一孔； 在該等第一孔中依序形成一區塊絕緣膜、一電荷儲存層、一穿隧絕緣膜及一第一半導體層； 在該等第一孔中形成該第一半導體層之後，形成其中多個第二犧牲部件在該第一堆疊部分上方彼此隔開地堆疊之一第二堆疊部分； 形成分開該第二堆疊部分之一第一縫隙； 在該第一縫隙中形成一第三犧牲部件； 在形成該第三犧牲部件之後，形成各自穿過該第二堆疊部分且與該等第一孔中之每一者重疊的多個第二孔； 在該等第二孔中依序形成一導電層、一閘極絕緣膜及一第二半導體層； 在該等第二孔中形成該第二半導體層之後，形成分開該第一堆疊部分與該第二堆疊部分之一第二縫隙；以及 在形成該第二縫隙之後，移除該第一犧牲部件、該第二犧牲部件及該第三犧牲部件，並在從中移除該第一犧牲部件及該第二犧牲部件之一空間中形成一導體。
  20. 一種製造一半導體記憶體裝置之方法，其包含： 形成其中多個第一犧牲部件彼此隔開地堆疊之一第一堆疊部分，並形成其中多個第二犧牲部件在該第一堆疊部分上方彼此隔開地堆疊之一第二堆疊部分； 形成分開該第二堆疊部分之一第一縫隙； 在該第一縫隙中形成一第三犧牲部件； 在形成該第三犧牲部件之後，形成各自穿過該第一堆疊部分及該第二堆疊部分之多個孔； 在面向該等孔中之該第二堆疊部分的一部分處選擇性地形成一導電層； 在選擇性地形成該導電層之後，在該等孔中依序形成一區塊絕緣膜、一電荷儲存層、一穿隧絕緣膜及一半導體層； 在該等孔中形成該半導體層之後，形成分開該第一堆疊部分與該第二堆疊部分之一第二縫隙；以及 在形成該第二縫隙之後，移除該第一犧牲部件、該第二犧牲部件及該第三犧牲部件，並在從中移除該第一犧牲部件及該第二犧牲部件之一空間中形成一導體。
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