TW202009944A - 記憶體測試方法與記憶體測試系統 - Google Patents

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Abstract

一種記憶體測試方法與記憶體測試系統。記憶體測試系統包括主機系統以及測試裝置。主機系統包括處理器。測試裝置中對應於第一類記憶體儲存裝置的第一記憶體控制電路單元測試可複寫式非揮發性記憶體模組以獲得第一測試資訊。測試裝置中對應於第二類記憶體儲存裝置的第二記憶體控制電路單元根據第一測試資訊測試可複寫式非揮發性記憶體模組以獲得第二測試資訊。處理器根據第一測試資訊以及第二測試資訊，判斷可複寫式非揮發性記憶體模組是否適用於前述第二類記憶體儲存裝置。

Description

記憶體測試方法與記憶體測試系統
本發明是有關於一種記憶體測試方法與記憶體測試系統。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
特別是，在生產具有可複寫式非揮發性記憶體模組的儲存裝置時，儲存裝置的製造商(或可複寫式非揮發性記憶體模組的供應商)例如會對大量的可複寫式非揮發性記憶體模組進行測試與分類。舉例來說，若一可複寫式非揮發性記憶體模組欲被用來配置在較高階的儲存裝置(例如，固態硬碟(Solid-State Drive，SSD)或支援PCIe的儲存裝置)中，則該可複寫式非揮發性記憶體模組需達到較嚴謹的條件(例如，可支援的最高時脈高於一特定門檻值、損壞的實體程式化單元的數量少於一特定門檻值)。相對來說，若一可複寫式非揮發性記憶體模組欲被用來配置在較低階的儲存裝置(例如，通用序列匯流排（Universal Serial Bus，USB）的儲存裝置或安全數位卡(Secure Digital Card，SD Card))中，則該可複寫式非揮發性記憶體模組則可以不需要達到如前述嚴謹的條件。
一般來說，判斷一個可複寫式非揮發性記憶體模組是否適用於高階的儲存裝置的測試流程與判斷一個可複寫式非揮發性記憶體模組是否適用於低階的儲存裝置的測試流程兩者是分開且相互獨立的。因此，如何整合前述兩個測試流程以快速並且準確地判斷一可複寫式非揮發性記憶體模組所適用的儲存裝置，是本領域技術人員所欲解決的問題之一。
本發明提供一種記憶體測試方法與記憶體測試系統可以整合兩個用於對可複寫式非揮發性記憶體模組進行測試的記憶體控制電路單元，藉此可以減少測試的流程與時間，提升對可複寫式非揮發性記憶體模組測試與分類的效率。
本發明的提出一種記憶體測試方法，用於一記憶體測試系統，所述記憶體測試系統包括一主機系統以及一測試裝置，所述主機系統包括一處理器，所述測試裝置用以耦接至所述主機系統以及一可複寫式非揮發性記憶體模組，所述記憶體測試方法包括：藉由所述測試裝置中對應於一第一類記憶體儲存裝置的一第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得一第一測試資訊；藉由所述測試裝置中對應於一第二類記憶體儲存裝置的一第二記憶體控制電路單元根據所述第一測試資訊測試所述可複寫式非揮發性記憶體模組以獲得一第二測試資訊；以及根據所述第一測試資訊以及所述第二測試資訊，藉由所述處理器判斷所述可複寫式非揮發性記憶體模組是否適用於所述第二類記憶體儲存裝置，其中所述第一類記憶體儲存裝置不同於所述第二類記憶體儲存裝置。
在本發明的一實施例中，所述方法更包括：當根據所述第一測試資訊判斷所述可複寫式非揮發性記憶體模組不符合至少一第一條件且根據所述第二測試資訊判斷所述可複寫式非揮發性記憶體模組符合至少一第二條件時，藉由所述處理器判斷所述可複寫式非揮發性記憶體模組適用於所述第二類記憶體儲存裝置。
在本發明的一實施例中，所述方法更包括：當根據所述第一測試資訊判斷所述可複寫式非揮發性記憶體模組不符合所述第一條件且根據所述第二測試資訊判斷所述可複寫式非揮發性記憶體模組不符合所述第二條件時，藉由所述處理器判斷所述可複寫式非揮發性記憶體模組不適用於所述第二類記憶體儲存裝置。
在本發明的一實施例中，其中藉由所述測試裝置中對應於所述第一類記憶體儲存裝置的所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的步驟之前，所述方法更包括：藉由所述測試裝置中對應於所述第二類記憶體儲存裝置的所述第二記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得一第三測試資訊；當根據所述第三測試資訊判斷所述可複寫式非揮發性記憶體模組符合一第三條件時，根據所述第三測試資訊執行藉由所述測試裝置中對應於所述第一類記憶體儲存裝置的所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的步驟；以及當根據所述第三測試資訊判斷所述可複寫式非揮發性記憶體模組不符合所述第三條件時，藉由所述處理器判斷所述可複寫式非揮發性記憶體模組不適用於所述第二類記憶體儲存裝置。
在本發明的一實施例中，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元包括多個實體程式化單元，所述第一測試資訊包括一第一編碼操作的至少一編碼資訊以及所述第一記憶體控制電路單元根據一第一時脈以及所述多個實體程式化單元中的一第一實體程式化單元的資料執行所述第一編碼操作所產生的一第一錯誤檢查與更正碼的至少其中之一。
在本發明的一實施例中，所述第三測試資訊包括所述多個實體抹除單元中至少一損壞的實體抹除單元在所述可複寫式非揮發性記憶體模組中的一分佈位置、所述損壞的實體抹除單元的一數量、所述第二記憶體控制電路單元在測試所述可複寫式非揮發性記憶體模組時所述可複寫式非揮發性記憶體模組所能達到的最高時脈以及所述第二記憶體控制電路單元根據一第二時脈以及所述多個實體程式化單元中的一第二實體程式化單元的資料執行一第二編碼操作所產生的一第二錯誤檢查與更正碼的至少其中之一，其中所述第一時脈高於所述第二時脈且所述第一編碼操作不同於所述第二編碼操作。
在本發明的一實施例中，其中藉由所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的步驟包括：藉由所述第一記憶體控制電路單元根據所述第三測試資訊識別所述多個實體抹除單元中所述損壞的實體抹除單元以外的其他損壞的實體抹除單元；以及藉由所述處理器記錄對應於所述其他損壞的實體抹除單元的標記於一查找表中，並將所述查找表儲存至所述可複寫式非揮發性記憶體模組中。
在本發明的一實施例中，其中所述第三測試資訊包括所述第二記憶體控制電路單元分別對所述可複寫式非揮發性記憶體模組中的多個第一資料分別執行一第二編碼操作後所產生的多個第三錯誤檢查與更正碼，所述方法更包括：藉由所述第二記憶體控制電路單元根據所述多個第三錯誤檢查與更正碼判斷所述多個第一資料的其中之一是否存在無法被更正的錯誤位元；當藉由所述第二記憶體控制電路單元根據所述多個第三錯誤檢查與更正碼判斷所述多個第一資料的其中之一存在無法被更正的錯誤位元時，藉由所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的步驟包括：藉由所述第一記憶體控制電路單元對所述可複寫式非揮發性記憶體模組中的所述多個第一資料執行一第一編碼操作以產生一第四錯誤檢查與更正碼，並根據所述第四錯誤檢查與更正碼判斷所述多個第一資料的其中之一是否存在無法被更正的錯誤位元；以及當藉由所述第二記憶體控制電路單元根據所述多個第三錯誤檢查與更正碼判斷所述多個第一資料的其中之一沒有存在無法被更正的錯誤位元時，藉由所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的步驟包括：不藉由所述第一記憶體控制電路單元執行對所述可複寫式非揮發性記憶體模組中的所述多個第一資料執行所述第一編碼操作以產生所述第四錯誤檢查與更正碼並根據所述第四錯誤檢查與更正碼判斷所述多個第一資料的其中之一是否存在無法被更正的錯誤位元的步驟。
在本發明的一實施例中，所述測試裝置還包括一第一切換電路以及一第二切換電路，所述第一記憶體控制電路單元耦接至所述第一切換電路以及所述第二切換電路，所述第二記憶體控制電路單元耦接至所述第一切換電路以及所述第二切換電路，所述第一切換電路耦接至所述主機系統，且所述第二切換電路耦接至所述可複寫式非揮發性記憶體模組。
在本發明的一實施例中，所述第一記憶體控制電路單元透過一指令轉換器耦接至所述第一切換電路。
在本發明的一實施例中，所述第一類記憶體儲存裝置為固態硬碟(Solid-State Drive，SSD)或支援PCIe的儲存裝置，所述第二類記憶體儲存裝置為通用序列匯流排（Universal Serial Bus，USB）的儲存裝置或安全數位卡(Secure Digital Card，SD Card)。
本發明提出一種記憶體測試系統，所述包括：主機系統以及測試裝置。主機系統包括處理器。測試裝置用以耦接至所述主機系統以及一可複寫式非揮發性記憶體模組，所述測試裝置包括對應於一第一類記憶體儲存裝置的一第一記憶體控制電路單元以及對應於一第二類記憶體儲存裝置的一第二記憶體控制電路單元。所述第一記憶體控制電路單元用以測試所述可複寫式非揮發性記憶體模組以獲得一第一測試資訊。所述第二記憶體控制電路單元用以根據所述第一測試資訊測試所述可複寫式非揮發性記憶體模組以獲得一第二測試資訊。所述處理器用以根據所述第一測試資訊以及所述第二測試資訊判斷所述可複寫式非揮發性記憶體模組是否適用於所述第二類記憶體儲存裝置，其中所述第一類記憶體儲存裝置不同於所述第二類記憶體儲存裝置。
在本發明的一實施例中，當根據所述第一測試資訊判斷所述可複寫式非揮發性記憶體模組不符合至少一第一條件且根據所述第二測試資訊判斷所述可複寫式非揮發性記憶體模組符合至少一第二條件時，所述處理器更用以判斷所述可複寫式非揮發性記憶體模組適用於所述第二類記憶體儲存裝置。
在本發明的一實施例中，當根據所述第一測試資訊判斷所述可複寫式非揮發性記憶體模組不符合所述第一條件且根據所述第二測試資訊判斷所述可複寫式非揮發性記憶體模組不符合所述第二條件時，所述處理器更用以判斷所述可複寫式非揮發性記憶體模組不適用於所述第二類記憶體儲存裝置。
在本發明的一實施例中，其中在所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的運作之前，所述測試裝置中對應於所述第二類記憶體儲存裝置的所述第二記憶體控制電路單元更用以測試所述可複寫式非揮發性記憶體模組以獲得一第三測試資訊，當所述處理器根據所述第三測試資訊判斷所述可複寫式非揮發性記憶體模組符合一第三條件時，所述第一記憶體控制電路單元更用以根據所述第三測試資訊執行測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的步驟，以及當所述處理器根據所述第三測試資訊判斷所述可複寫式非揮發性記憶體模組不符合所述第三條件時，所述處理器更用以判斷所述可複寫式非揮發性記憶體模組不適用於所述第二類記憶體儲存裝置。
在本發明的一實施例中，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元包括多個實體程式化單元，所述第一測試資訊包括一第一編碼操作的至少一編碼資訊以及所述第一記憶體控制電路單元根據一第一時脈以及所述多個實體程式化單元中的一第一實體程式化單元的資料執行所述第一編碼操作所產生的一第一錯誤檢查與更正碼的至少其中之一。
在本發明的一實施例中，所述第三測試資訊包括所述多個實體抹除單元中至少一損壞的實體抹除單元在所述可複寫式非揮發性記憶體模組中的一分佈位置、所述損壞的實體抹除單元的一數量、所述第二記憶體控制電路單元在測試所述可複寫式非揮發性記憶體模組時所述可複寫式非揮發性記憶體模組所能達到的最高時脈以及所述第二記憶體控制電路單元根據一第二時脈以及所述多個實體程式化單元中的一第二實體程式化單元的資料執行一第二編碼操作所產生的一第二錯誤檢查與更正碼的至少其中之一，其中所述第一時脈高於所述第二時脈且所述第一編碼操作不同於所述第二編碼操作。
在本發明的一實施例中，其中在所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的運作中，所述第一記憶體控制電路單元更用以根據所述第三測試資訊識別所述多個實體抹除單元中所述損壞的實體抹除單元以外的其他損壞的實體抹除單元，以及所述處理器更用以記錄對應於所述其他損壞的實體抹除單元的標記於一查找表中，並將所述查找表儲存至所述可複寫式非揮發性記憶體模組中。
在本發明的一實施例中，其中所述第三測試資訊包括所述第二記憶體控制電路單元對所述可複寫式非揮發性記憶體模組中的多個第一資料分別執行一第二編碼操作後所產生的多個第三錯誤檢查與更正碼，所述第二記憶體控制電路單元更用以根據所述多個第三錯誤檢查與更正碼判斷所述多個第一資料的其中之一是否存在無法被更正的錯誤位元，當所述第二記憶體控制電路單元根據所述多個第三錯誤檢查與更正碼判斷所述多個第一資料的其中之一存在無法被更正的錯誤位元時，在測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的運作中，所述第一記憶體控制電路單元更用以對所述可複寫式非揮發性記憶體模組中的所述多個第一資料執行一第一編碼操作以產生一第四錯誤檢查與更正碼，並根據所述第四錯誤檢查與更正碼判斷所述多個第一資料的其中之一是否存在無法被更正的錯誤位元，以及當所述第二記憶體控制電路單元根據所述多個第三錯誤檢查與更正碼判斷所述多個第一資料的其中之一沒有存在無法被更正的錯誤位元時，在測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的運作中，所述第一記憶體控制電路單元不執行對所述可複寫式非揮發性記憶體模組中的所述多個第一資料執行所述第一編碼操作以產生所述第四錯誤檢查與更正碼並根據所述第四錯誤檢查與更正碼判斷所述多個第一資料的其中之一是否存在無法被更正的錯誤位元的步驟。
在本發明的一實施例中，所述測試裝置還包括一第一切換電路以及一第二切換電路，所述第一記憶體控制電路單元耦接至所述第一切換電路以及所述第二切換電路，所述第二記憶體控制電路單元耦接至所述第一切換電路以及所述第二切換電路，所述第一切換電路耦接至所述主機系統，且所述第二切換電路耦接至所述可複寫式非揮發性記憶體模組。
在本發明的一實施例中，所述第一記憶體控制電路單元透過一指令轉換器耦接至所述第一切換電路。
在本發明的一實施例中，所述第一類記憶體儲存裝置為為固態硬碟(Solid-State Drive，SSD)或支援PCIe的儲存裝置，所述第二類記憶體儲存裝置為通用序列匯流排（Universal Serial Bus，USB）的儲存裝置或安全數位卡(Secure Digital Card，SD Card)。
基於上述，本發明的記憶體測試方法與記憶體測試系統可以整合兩個用於對可複寫式非揮發性記憶體模組進行測試的記憶體控制電路單元，快速並且準確地判斷一可複寫式非揮發性記憶體模組所適用的儲存裝置的類型，並且讓此兩個記憶體控制電路單元共享測試資訊，藉此可以減少測試的流程與時間，提升對可複寫式非揮發性記憶體模組測試與分類的效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的記憶胞是以陣列的方式設置。以下以二維陣列來對記憶胞陣列進行說明。但是，在此須注意的是，以下範例實施例只是記憶胞陣列的一種範例，在其他的範例實施例中，記憶胞陣列的配置方式可以被調整以符合實務上的需求。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。
請同時參照圖5與圖6，可複寫式非揮發性記憶體模組406包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
在本範例實施例中，記憶胞陣列2202可包括用以儲存資料的多個記憶胞502、多個選擇閘汲極(select gate drain, SGD)電晶體512與多個選擇閘源極(select gate source, SGS)電晶體514、以及連接此些記憶胞的多條位元線504、多條字元線506、與共用源極線508(如圖6所示)。記憶胞502是以陣列方式(或立體堆疊的方式)配置在位元線504與字元線506的交叉點上。當從記憶體控制電路單元404接收到寫入指令或讀取指令時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線506的電壓，位元線控制電路2206用以控制施予至位元線504的電壓，行解碼器2208依據指令中的列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
可複寫式非揮發性記憶體模組406中的記憶胞是以臨界電壓的改變來儲存多位元(bits)。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，因而改變了記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，記憶胞陣列2202的每一記憶胞具有多個儲存狀態。並且透過讀取電壓可以判斷記憶胞是屬於哪一個儲存狀態，藉此取得記憶胞所儲存的位元。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖7，以MLC NAND型快閃記憶體為例，隨著不同的臨界電壓，每一記憶胞具有4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"等位元。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元為LSB，而從左側算起之第2個位元為MSB。因此，在此範例實施例中，每一記憶胞可儲存2個位元。必須瞭解的是，圖7所繪示的臨界電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，臨界電壓與儲存狀態的對應亦可是隨著臨界電壓越大而以"11"、"10"、"01"與"00"排列，或是其他排列。此外，在另一範例實施例中，亦可定義從左側算起之第1個位元為MSB，而從左側算起之第2個位元為LSB。
在一個記憶胞可以儲存多個位元(例如，MLC或TLC NAND快閃記憶體模組)的範例實施例中，屬於同一條字元線的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，在MLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。在一範例實施例中，下實體程式化單元亦稱為快頁(fast page)，而上實體程式化單元亦稱為慢頁(slow page)。此外，在TLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，此記憶胞的中間有效位元(Center Significant Bit，CSB)是屬於中實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。
圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。
請參照圖8，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取電壓VA~VC於控制閘極，藉由記憶胞通道的導通狀態，來識別記憶胞儲存之資料。驗證位元(VA)是用以指示施予讀取電壓VA時記憶胞通道是否為導通；驗證位元(VC)是用以指示施予讀取電壓VC時，記憶胞通道是否為導通；驗證位元(VB)是用以指示施予讀取電壓VB時，記憶胞通道是否為導通。在此假設驗證位元是“1”時表示對應的記憶胞通道導通，而驗證位元是“0”時表示對應的記憶胞通道沒有導通。如圖8所示，透過驗證位元(VA)~(VC)可以判斷記憶胞是處於哪一個儲存狀態，進而取得所儲存的位元。
圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
請參照圖9，以一TLC NAND型快閃記憶體為例，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB。在此範例中，依照不同的臨界電壓，記憶胞具有8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。藉由施加讀取電壓VA~VG於控制閘極，可以識別記憶胞所儲存的位元。
其中，值得說明的是，圖9的8種儲存狀態之排列順序，可依製造商之設計而訂，非以本範例之排列方式為限。
此外，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體而言，圖6中同一條字元線上的記憶胞會組成一或多個實體程式化單元。例如，若可複寫式非揮發性記憶體模組406為MLC NAND型快閃記憶體模組，則同一條字元線與多條位元線之交錯處上的記憶胞會構成2個實體程式化單元，亦即上實體程式化單元與下實體程式化單元。而一個上實體程式化單元與一個下實體程式化單元可以統稱為一實體程式化單元組。特別是，倘若欲讀取的資料位在一實體程式化單元組的一下實體程式化單元時，可以採用如圖8中的讀取電壓VA來識別此下實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一上實體程式化單元時，可以採用如圖8中讀取電壓VB與讀取電壓VC來識別此上實體程式化單元中每一位元的值。
或者，若可複寫式非揮發性記憶體模組406為TLC NAND型快閃記憶體模組，則同一條字元線與多條位元線之交錯處上的記憶胞會構成3個實體程式化單元，亦即上實體程式化單元、中實體程式化單元與下實體程式化單元。而一個上實體程式化單元、一個中實體程式化單元與一個下實體程式化單元可以統稱為一實體程式化單元組。特別是，倘若欲讀取的資料位在一實體程式化單元組的一下實體程式化單元時，可以採用如圖9中的讀取電壓VA來識別此下實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一中實體程式化單元時，可以採用如圖9中的讀取電壓VB與讀取電壓VC來識別此中實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一上實體程式化單元時，可以採用如圖9中的讀取電壓VD、讀取電壓VE、讀取電壓VF與讀取電壓VG來識別此上實體程式化單元中每一位元的值。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖10是根據本範例實施例所繪示之實體抹除單元的範例示意圖。
請參照圖10，在本範例實施例中，假設一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體程式化單元、屬於中實體程式化單元的第1個實體程式化單元和屬於上實體程式化單元的第2個實體程式化單元會被視為一個實體程式化單元組。類似地，第3、4、5個實體程式化單元會被視為一個實體程式化單元組，並且以此類推其他實體程式化單元亦是依據此方式被區分為多個實體程式化單元組。
圖11是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖7，記憶體控制電路單元404包括記憶體管理電路702、主機介面704、記憶體介面706及錯誤檢查與校正電路708。
記憶體管理電路702用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路702具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路702或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路702的控制指令是以韌體型式來實作。例如，記憶體管理電路702具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路702的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路702具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路702的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路702的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路702包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路702還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面704是耦接至記憶體管理電路702並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面704來傳送至記憶體管理電路702。在本範例實施例中，主機介面704是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面704亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面706是耦接至記憶體管理電路702並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面706轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路702要存取可複寫式非揮發性記憶體模組406，記憶體介面706會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路702產生並且透過記憶體介面706傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路708是耦接至記憶體管理電路702並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路702從主機系統11中接收到寫入指令時，錯誤檢查與校正電路708會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路702會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路702從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路708會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體710與電源管理電路712。
緩衝記憶體710是耦接至記憶體管理電路702並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路712是耦接至記憶體管理電路702並且用以控制記憶體儲存裝置10的電源。
此外，在本範例實施例中，錯誤檢查與校正電路708可以針對儲存於同一個實體程式化單元中的資料進行單框架(single-frame)編碼，也可以針對儲存於多個實體程式化單元中的資料進行多框架(multi-frame)編碼。單框架編碼與多框架編碼可以分別採用低密度奇偶檢查校正碼(low density parity code，LDPC)、BCH碼、迴旋碼(convolutional code)或渦輪碼(turbo code)等編碼演算法的至少其中之一。或者，在一範例實施例中，多框架編碼還可以採用里德-所羅門碼(Reed-solomon codes, RS codes)演算法或互斥或(XOR)演算法。此外，在另一範例實施例中，更多未列於上的編碼演算法也可以被採用，在此便不贅述。根據所採用的編碼演算法，錯誤檢查與校正電路708可以編碼欲保護之資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。為了說明方便，以下將經由編碼產生的錯誤更正碼及/或錯誤檢查碼統稱為編碼資料。
圖12是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。
請參照圖12，以編碼實體程式化單元810(0)~810(E)所儲存之資料來產生相對應的編碼資料820為例，實體程式化單元810(0)~810(E)中的每一者所儲存之至少部分資料可視為一個框架。在多框架編碼中，是以每一個位元(或，位元組)所在的位置為依據來對實體程式化單元810(0)~810(E)中的資料進行編碼。例如，位於位置801(1)的位元b11 、b21 、…、bp1 會被編碼為編碼資料820中的位元bo1 ，位於位置801(2)的位元b12 、b22 、…、bp2 會被編碼為編碼資料820中的位元bo2 ；以此類推，位於位置801(r)的位元b1r 、b2r 、…、bpr 會被編碼為編碼資料820中的位元bor 。爾後，根據編碼資料820即可對從實體程式化單元810(0)~810(E)中讀取的資料進行解碼，以嘗試更正所讀取之資料中可能存在的錯誤。
此外，在圖12的另一範例實施例中，用於產生編碼資料820的資料也可能包括實體程式化單元810(0)~810(E)所儲存之資料中的資料位元(data bits)所對應的冗餘位元(redundancy bits)。以實體程式化單元810(0)所儲存之資料為例，其中的冗餘位元例如是對儲存於實體程式化單元810(0)中的資料位元進行單框架編碼而產生的編碼資料。在本範例實施例中，假設在讀取實體程式化單元810(0)中的資料時，從實體程式化單元810(0)中讀取出的資料可以先使用實體程式化單元810(0)中的冗餘位元(例如，使用單框架編碼產生的編碼資料)來解碼以對所讀取出的資料進行錯誤偵測與更正。然而，當使用實體程式化單元810(0)中的冗餘位元進行解碼發生失敗(例如，解碼後實體程式化單元810(0)中所儲存的資料的錯誤位元數大於一門檻值)時，可以使用重新讀取(Retry-Read)機制以選擇並使用其他的讀取電壓嘗試從實體程式化單元810(0)中讀取出正確的資料。而當無法藉由重新讀取(Retry-Read)機制從實體程式化單元810(0)中讀取出正確的資料時，可以讀取編碼資料820以及實體程式化單元810(1)~810(E)的資料，並根據編碼資料820以及實體程式化單元810(1)~810(E)的資料進行解碼，以嘗試更正實體程式化單元810(0)中所儲存的資料中存在的錯誤。也就是說，在本範例實施例中，當使用單框架編碼產生的編碼資料進行解碼發生失敗以及使用重新讀取(Retry-Read)機制進行讀取發生失敗時，會改用多框架編碼產生的編碼資料進行解碼。
特別是，在生產具有可複寫式非揮發性記憶體模組406的記憶體儲存裝置10時，記憶體儲存裝置10的製造商(或可複寫式非揮發性記憶體模組406的供應商)例如會對大量的可複寫式非揮發性記憶體模組進行測試與分類。舉例來說，若一可複寫式非揮發性記憶體模組欲被用來配置在較高階的記憶體儲存裝置(例如，固態硬碟(Solid-State Drive，SSD)或支援PCIe的記憶體儲存裝置)中，則該可複寫式非揮發性記憶體模組需達到較嚴謹的條件(例如，可支援的最高時脈高於一特定門檻值、損壞的實體程式化單元的數量少於一特定門檻值)。相對來說，若一可複寫式非揮發性記憶體模組欲被用來配置在較低階的儲存裝置(例如，通用序列匯流排（Universal Serial Bus，USB）的記憶體儲存裝置或安全數位卡(Secure Digital Card，SD Card))中，則該可複寫式非揮發性記憶體模組則可以不需要達到前述嚴謹的條件。
一般來說，判斷一個可複寫式非揮發性記憶體模組是否適用於高階的儲存裝置的測試流程與判斷一個可複寫式非揮發性記憶體模組是否適用於低階的儲存裝置的測試流程兩者是分開且相互獨立的。因此，如何整合兩個測試流程以快速並且準確地判斷一可複寫式非揮發性記憶體模組所適用的記憶體儲存裝置，是本領域技術人員所欲解決的問題之一。
因此，本發明提出一種記憶體測試系統以及應用在此系統的記憶體測試方法。此系統與方法可以快速並且準確地判斷一可複寫式非揮發性記憶體模組所適用的記憶體儲存裝置。
詳細來說，圖13是根據本發明的一範例實施例所繪示的記憶體測試系統的示意圖。
請參照圖13，記憶體測試系統2000包括主機系統130以及測試裝置133。主機系統130包括處理器1301。處理器1301類似於前述圖1中主機系統11的處理器111。處理器1301可以是中央處理單元(Central Processing Unit，CPU)，或是其他可程式化之一般用途或特殊用途的微處理器(Microprocessor)、數位信號處理器(Digital Signal Processor，DSP)、可程式化控制器、特殊應用積體電路(Application Specific Integrated Circuit，ASIC)或其他類似元件或上述元件的組合。
需注意的是，雖然圖13沒有繪示，但主機系統130也可以包括如前述圖1中主機系統11所具有的隨機存取記憶體112、唯讀記憶體113、資料傳輸介面114以及系統匯流排110。也就是說，主機系統130可以相類似於圖1的主機系統11並且也可以具有其他額外的元件。
測試裝置133包括第一切換電路1331、第二切換電路1333、第二記憶體控制電路單元1335、第一記憶體控制電路單元1337以及指令轉換器1339。第二記憶體控制電路單元1335耦接至第一切換電路1331以及第二切換電路1333。第一記憶體控制電路單元1337耦接至指令轉換器1339以及第二切換電路1333。指令轉換器1339耦接至第一切換電路1331以及第一記憶體控制電路單元1337。第一切換電路1331耦接至主機系統130。第二切換電路1333耦接至待測試(或待分類)的可複寫式非揮發性記憶體模組135。
第一切換電路1331以及第二切換電路1333例如可以根據主機系統130所下達的指令，切換測試裝置133中的迴路以讓主機系統130控制第二記憶體控制電路單元1335或第一記憶體控制電路單元1337來對可複寫式非揮發性記憶體模組135進行測試。例如，當要使用第二記憶體控制電路單元1335對可複寫式非揮發性記憶體模組135進行測試時，主機系統130例如可以下達指令給測試裝置133中的控制電路(未繪示)以讓此控制電路將第一切換電路1331以及第二切換電路1333切換(或設定)為能夠讓第二記憶體控制電路單元1335下達指令給可複寫式非揮發性記憶體模組135的迴路。類似地，當要使用第一記憶體控制電路單元1337對可複寫式非揮發性記憶體模組135進行測試時，主機系統130例如可以下達指令給測試裝置133中的控制電路(未繪示)以讓此控制電路將第一切換電路1331以及第二切換電路1333切換(或設定)為能夠讓第一記憶體控制電路單元1337下達指令給可複寫式非揮發性記憶體模組135的迴路。而第一切換電路1331以及第二切換電路1333的實作方式可以藉由習知技術所得知，在此不再贅述。
此外，在本範例實施例中，主機系統130可以下達第二記憶體控制電路單元1335所能支援的指令給第二記憶體控制電路單元1335。而第二記憶體控制電路單元1335例如可以根據主機系統130所下達的指令來對可複寫式非揮發性記憶體模組135進行測試。此外，主機系統130可以下達第二記憶體控制電路單元1335所能支援的指令給指令轉換器1339。指令轉換器1339會將所接收到的指令轉換成第一記憶體控制電路單元1337所能支援的指令。之後，第一記憶體控制電路單元1337會將轉換後的指令透過第二切換電路1333提供給可複寫式非揮發性記憶體模組135以對可複寫式非揮發性記憶體模組135進行測試。然而本發明不限於此，在其他實施例中，測試裝置133也可以不包括指令轉換器1339。主機系統130例如也可以下達第一記憶體控制電路單元1337所能支援的指令給第一記憶體控制電路單元1337。而第一記憶體控制電路單元1337例如可以根據主機系統130所下達的指令來對可複寫式非揮發性記憶體模組135進行測試。
第二記憶體控制電路單元1335以及第一記憶體控制電路單元1337的內部結構可以類似於前述的記憶體控制電路單元404。在本範例實施例中，第二記憶體控制電路單元1335是對應於第二類記憶體儲存裝置且第一記憶體控制電路單元1337是對應於第一類記憶體儲存裝置。在本範例實施例中，第二類記憶體儲存裝置例如是通用序列匯流排（Universal Serial Bus，USB）的記憶體儲存裝置或安全數位卡(Secure Digital Card，SD Card)。第一類記憶體儲存裝置例如是固態硬碟(Solid-State Drive，SSD)或支援PCIe的記憶體儲存裝置。也就是說，第二記憶體控制電路單元1335主要適用於控制第二類記憶體儲存裝置中的可複寫式非揮發性記憶體且第一記憶體控制電路單元1337主要適用於控制第一類記憶體儲存裝置中的可複寫式非揮發性記憶體。然而需注意的是，本發明並不用於限定第一類記憶體儲存裝置以及第二類記憶體儲存裝置的類型。
此外，可複寫式非揮發性記憶體模組135是類似於前述可複寫式非揮發性記憶體模組406的可複寫式非揮發性記憶體模組，故在此不再贅述。
圖14是根據本發明的一範例實施例所繪示的記憶體測試方法的流程圖。圖14的流程圖適用於圖13的記憶體測試系統2000。
請同時參照圖13與圖14。首先，主機系統130可以下達指令給第二記憶體控制電路單元1335。第二記憶體控制電路單元1335會根據主機系統130所下達的指令，提供對應的指令給可複寫式非揮發性記憶體模組135以對可複寫式非揮發性記憶體模組135進行測試，進而獲得第三測試資訊(步驟S1401)。
在本範例實施例中，第三測試資訊可以包括可複寫式非揮發性記憶體模組135中損壞的實體抹除單元的分佈位置。此分部位置例如是構成所述損壞的實體抹除單元的記憶胞被配置在可複寫式非揮發性記憶體模組135中的位元線的位置。或者，損壞的實體抹除單元的分佈位置也可以是指所述損壞的實體抹除單元所位於的記憶體晶粒，在此並不做限制。此外，第三測試資訊還可以包括所述損壞的實體抹除單元的數量或者第二記憶體控制電路單元1335在測試可複寫式非揮發性記憶體模組135時所能達到的最高時脈(clock)。或者，第三測試資訊可以包括第二記憶體控制電路單元1335根據一時脈(亦稱為，第二時脈)以及可複寫式非揮發性記憶體模組135中一實體程式化單元(亦稱為，第二實體程式化單元)的資料執行一編碼操作(亦稱為，第二編碼操作)所產生的錯誤檢查與更正碼(亦稱為，第二錯誤檢查與更正碼)。在本範例實施例中，第二編碼操作例如是使用BCH碼的編碼演算法進行編碼。然而需注意的是，本發明並不用於限定第三測試資訊的實際內容為何，而第三測試資訊也可以是上述多個測試資訊的其中之一或其組合。
在步驟S1401之後，處理器1301可以根據第三測試資訊，判斷可複寫式非揮發性記憶體模組135是否符合第三條件(步驟S1403)。舉例來說，處理器1301例如可以判斷前述損壞的實體抹除單元的分佈位置是否位在可複寫式非揮發性記憶體模組135中的一特定位置。或者，處理器1301例如可以判斷損壞的實體抹除單元的數量是否大於一特定數量。或者，處理器1301例如可以判斷第二記憶體控制電路單元1335在測試可複寫式非揮發性記憶體模組135時可複寫式非揮發性記憶體模組135所能達到的最高時脈是否能夠達到一特定時脈。或者，處理器1301例如可以判斷第二記憶體控制電路單元1335根據第二錯誤檢查與更正碼對第二實體程式化單元的資料進行解碼後所獲得的解碼後資料是否存在無法更正的錯誤位元。
需注意的是，步驟S1401所識別出的「損壞的實體抹除單元」可以是一個實體抹除單元中具有多筆資料，此些資料在經由第二解碼操作(例如，BCH演算法的解碼操作)解碼後所獲得的解碼後資料存在無法更正的錯誤位元，並且此些資料的數量大於一特定門檻值。
當根據第三測試資訊判斷可複寫式非揮發性記憶體模組135不符合第三條件時，處理器1301會判斷可複寫式非揮發性記憶體模組135不適用於第一類記憶體儲存裝置以及第二類記憶體儲存裝置(步驟S1404)。例如，當前述損壞的實體抹除單元的分佈位置位在可複寫式非揮發性記憶體模組135中的特定位置、損壞的實體抹除單元的數量大於特定數量、第二記憶體控制電路單元1335在測試可複寫式非揮發性記憶體模組135時可複寫式非揮發性記憶體模組135所能達到的最高時脈無法達到前述的特定時脈以及第二記憶體控制電路單元1335根據第二錯誤檢查與更正碼對第二實體程式化單元的資料進行解碼後所獲得的解碼後資料存在無法更正的錯誤位元的至少其中之一成立時，處理器1301會根據第三測試資訊判斷可複寫式非揮發性記憶體模組135不符合第三條件，並且會判斷可複寫式非揮發性記憶體模組135不適用於第一類記憶體儲存裝置以及第二類記憶體儲存裝置。之後，主機系統例如可以輸出關於可複寫式非揮發性記憶體模組135不適用於第一類記憶體儲存裝置以及第二類記憶體儲存裝置的判斷結果，並且結束圖14的流程。
然而，當處理器1301根據第三測試資訊判斷可複寫式非揮發性記憶體模組135符合第三條件時，主機系統130可以下達指令給第一記憶體控制電路單元1337。第一記憶體控制電路單元1337會根據主機系統130所下達的指令以及前述第三測試資訊測試可複寫式非揮發性記憶體模組135以獲得第一測試資訊(步驟S1405)。
例如，當前述損壞的實體抹除單元的分佈位置非位在可複寫式非揮發性記憶體模組135中的特定位置、損壞的實體抹除單元的數量小於特定數量、第二記憶體控制電路單元1335在測試可複寫式非揮發性記憶體模組135時可複寫式非揮發性記憶體模組135所能達到的最高時脈可以達到特定時脈以及第二記憶體控制電路單元1335根據第二錯誤檢查與更正碼對第二實體程式化單元的資料進行解碼後所獲得的解碼後資料沒有存在無法更正的錯誤位元的至少其中之一成立時，處理器1301會根據第三測試資訊判斷可複寫式非揮發性記憶體模組135符合第三條件。在本範例實施例中，第一測試資訊例如包括使用第一記憶體控制電路單元1337執行的編碼操作(亦稱為，第一編碼操作)時所需的編碼資訊。例如，所述第一編碼操作是使用LDPC演算法的編碼操作，而所述編碼資訊例如是LDPC演算法中的相關資訊(例如，與軟位元相關的數值或其他的參數)。此外，第一測試資訊還可以包括第一記憶體控制電路單元1337根據一時脈(亦稱為，第一時脈)以及一實體程式化單元(亦稱為，第一實體程式化單元)中的資料執行前述第一編碼操作所產生的錯誤檢查與更正碼(亦稱為，第一錯誤檢查與更正碼)。特別是，此處所提及的第一時脈是高於前述的第二時脈。然而需注意的是，本發明並不用於限定第一測試資訊的實際內容為何，而第一測試資訊也可以是上述多個測試資訊的其中之一或其組合。
特別是，在本實施例中，由於在步驟S1401中第二記憶體控制電路單元1335可以根據前述的第三測試資訊(例如，第二錯誤檢查與更正碼)識別可複寫式非揮發性記憶體模組135中損壞的實體抹除單元，而在步驟S1405中，第一記憶體控制電路單元1337還可以根據第三測試資訊識別可複寫式非揮發性記憶體模組135中在步驟S1401中所識別出的損壞的實體抹除單元以外的其他損壞的實體抹除單元。之後，處理器1301可以記錄對應於此些其他損壞的實體抹除單元的標記於一查找表中，並將此查找表儲存至可複寫式非揮發性記憶體模組135中。之後，此查找表的內容可以用於對可複寫式非揮發性記憶體模組135進行統計與分析，進而得知可複寫式非揮發性記憶體模組135的相關數值(例如，良率)。
需注意的是，步驟S1405所識別出的「損壞的實體抹除單元」可以是一個實體抹除單元中具有多筆資料，此些資料在經由第一解碼操作(例如，LDPC演算法的解碼操作)解碼後所獲得的解碼後資料存在無法更正的錯誤位元，而此些資料的數量大於一特定門檻值。
在獲得第一測試資訊之後，處理器1301可以根據第二測試資訊判斷可複寫式非揮發性記憶體模組135是否符合第一條件(步驟S1407)。舉例來說，處理器1301例如可以根據編碼資訊中與LDPC演算法相關的資訊判斷解碼成功率是否能夠達到一特定的門檻值。或者，處理器1301例如可以根據編碼資訊中與LDPC演算法相關的資訊判斷第一記憶體控制電路單元1337根據第一錯誤檢查與更正碼對第一實體程式化單元的資料進行解碼後所獲得的解碼後資料是否存在無法更正的錯誤位元，進而判斷可複寫式非揮發性記憶體模組135是否符合第一條件。然而，本發明並不用於限定第一條件為何。
當可複寫式非揮發性記憶體模組135符合第一條件時，處理器1301會判斷可複寫式非揮發性記憶體模組135適用於第一類記憶體儲存裝置(步驟S1409)。舉例來說，當處理器1301根據編碼資訊中與LDPC演算法相關的資訊判斷解碼成功率能夠達到特定的門檻值及/或第一記憶體控制電路單元1337根據第一錯誤檢查與更正碼對第一實體程式化單元的資料進行解碼後所獲得的解碼後資料沒有存在無法更正的錯誤位元時，處理器1301可以判斷可複寫式非揮發性記憶體模組135符合第一條件。之後，主機系統1301例如可以輸出關於可複寫式非揮發性記憶體模組135適用於第一類記憶體儲存裝置的判斷結果。
然而，當可複寫式非揮發性記憶體模組135不符合第一條件時，主機系統130可以再下達指令給第二記憶體控制電路單元1335。第二記憶體控制電路單元1335會根據主機系統130所下達的指令測試可複寫式非揮發性記憶體模組135以獲得第二測試資訊(步驟S1411)。舉例來說，當處理器1301根據編碼資訊中與LDPC演算法相關的資訊判斷解碼成功率無法達到特定的門檻值及/或第一記憶體控制電路單元1337根據第二錯誤檢查與更正碼對第二實體程式化單元的資料進行解碼後所獲得的解碼後資料存在無法更正的錯誤位元時，處理器1301可以判斷可複寫式非揮發性記憶體模組135不符合第一條件。
此外，在取得第二測試資訊後，處理器1301會根據此第二測試資訊判斷可複寫式非揮發性記憶體模組135是否符合第二條件(步驟S1413)。例如，當第二測試資訊中的數值(例如，解碼成功率)達到門檻值及/或第二記憶體控制電路單元1335根據第二測試資訊中的資訊可以執行特定的功能或達到特定的效能(例如，特定的時脈)時，處理器1301會根據此第二測試資訊判斷可複寫式非揮發性記憶體模組135符合第二條件。反之，當第二測試資訊中的數值未達到門檻值及/或第二記憶體控制電路單元1335根據第二測試資訊中的資訊無法執行特定的功能或無法達到特定的效能時，處理器1301會根據此第二測試資訊判斷可複寫式非揮發性記憶體模組135不符合第二條件。本發明並不用於限定第二測試資訊以及第二條件的實際內容為何。
當處理器1301根據第二測試資訊判斷可複寫式非揮發性記憶體模組135符合第二條件時，處理器1301會判斷可複寫式非揮發性記憶體模組135適用於第二類記憶體儲存裝置(步驟S1415)。之後，主機系統130例如可以輸出關於可複寫式非揮發性記憶體模組135適用於第二類記憶體儲存裝置的判斷結果。
然而，當處理器1301根據第二測試資訊判斷可複寫式非揮發性記憶體模組135不符合第二條件時，處理器1301會判斷可複寫式非揮發性記憶體模組135不適用於第一類記憶體儲存裝置以及第二類記憶體儲存裝置(步驟S1417)。之後，主機系統130例如可以輸出關於可複寫式非揮發性記憶體模組135不適用於第一類記憶體儲存裝置以及第二類記憶體儲存裝置的判斷結果。
需說明的是，主機系統130的儲存裝置(未繪示)可以用於儲存前述的第三測試資訊與第一測試資訊，且第一記憶體控制電路單元1337可以在步驟S1405中從主機系統130中取得先前第二記憶體控制電路單元1335對可複寫式非揮發性記憶體模組135進行測試所獲得的第三測試資訊。此外，在步驟S1411~S1413中，第二記憶體控制電路單元1335也可以從主機系統130中取得先前第一記憶體控制電路單元1337對可複寫式非揮發性記憶體模組135進行測試所獲得的第一測試資訊，並且可以根據此第一測試資訊了解可複寫式非揮發性記憶體模組135的相關特性。因此，第二記憶體控制電路單元1335以及第一記憶體控制電路單元1337兩者之間可以共享彼此的測試資訊，達成資料共享的目的。
舉例來說，在本發明的一實施例中，假設在執行完步驟S1401後，第三測試資訊包括第二記憶體控制電路單元1335分別對可複寫式非揮發性記憶體模組中的四筆資料(亦稱為，第一資料)分別執行前述的第二編碼操作(例如，BCH碼的編碼演算法)後所產生的四個錯誤檢查與更正碼(亦稱為，第三錯誤檢查與更正碼)。之後，在步驟S1403中，第二記憶體控制電路單元1335可以根據所述四個第三錯誤檢查與更正碼判斷前述四個第一資料的至少其中之一是否存在無法被更正的錯誤位元。例如，第二記憶體控制電路單元1335可以根據所述四個第三錯誤檢查與更正碼分別對前述四個第一資料以判斷所述四個第一資料的至少其中之一在解碼後是否存在無法被更正的錯誤位元。
當第二記憶體控制電路單元1335根據所述四個第三錯誤檢查與更正碼判斷前述四個第一資料的至少其中之一存在無法被更正的錯誤位元時，在步驟S1405中，第一記憶體控制電路單元1337可以對前述四個第一資料執行第一編碼操作(即，使用LDPC演算法的編碼操作)以產生單一一個錯誤檢查與更正碼(亦稱為，第四錯誤檢查與更正碼)，並根據此第四錯誤檢查與更正碼判斷前述四個第一資料的其中之一是否存在無法被更正的錯誤位元。也就是說，若原本第一資料的至少其中之一存在無法被第三錯誤檢查與更正碼更正的錯誤位元時，則錯誤位元可能可以藉由第四錯誤檢查與更正碼來更正。因此，第一記憶體控制電路單元1337需對前述的第一資料產生第四錯誤檢查與更正碼以判斷是否第一資料的至少其中之一存在無法被第四錯誤檢查與更正碼更正的錯誤位元。需注意的是，在本範例中，運行第二編碼操作的時脈是低於運行第一編碼操作的時脈，且第一編碼操作所產生的錯誤檢查與更正碼的錯誤檢查與更正能力會大於第二編碼操作所產生的錯誤檢查與更正碼的錯誤檢查與更正能力。
當第二記憶體控制電路單元1335根據前述四個第三錯誤檢查與更正碼判斷前述四個第一資料的至少其中之一沒有存在無法被更正的錯誤位元時，在步驟S1405中，第一記憶體控制電路單元1337就可以不執行對前述四個第一資料執行第一編碼操作以產生前述第四錯誤檢查與更正碼並根據第四錯誤檢查與更正碼判斷前述四個第一資料的至少其中之一是否存在無法被更正的錯誤位元的步驟。也就是說，若原本第一資料的至少其中之一沒有存在無法被第三錯誤檢查與更正碼更正的錯誤位元時，則第一資料的至少其中之一不會存在無法被第四錯誤檢查與更正碼更正的錯誤位元。因此，可以不用再讓第一記憶體控制電路單元1337對前述第一資料產生第四錯誤檢查與更正碼進行測試。換句話說，藉由第二記憶體控制電路單元1335以及第一記憶體控制電路單元1337兩者之間共享彼此的測試資訊，可以減少對可複寫式非揮發性記憶體模組進行測試的流程與時間。
在此需說明的是，在本範例實施例中，在步驟S1401中，第二記憶體控制電路單元1335可以先對可複寫式非揮發性記憶體模組135中的實體抹除單元進行初步的測試以獲得前述的第三測試資訊。此第三測試資訊是用於判斷可複寫式非揮發性記憶體模組135是否滿足適用於第二類記憶體儲存裝置的所有條件中的「部分條件」。其中，在一範例實施例中，此初步測試可針對可複寫式非揮發性記憶體模組135中的全部實體抹除單元或部分實體抹除單元進行測試以獲得第三測試資訊。當處理器1301根據第三測試資訊判斷可複寫式非揮發性記憶體模組135符合第三條件時，代表可複寫式非揮發性記憶體模組135滿足前述的「部分條件」。此時，即可在步驟S1405中先使用第一記憶體控制電路單元1337根據第三測試資訊測試可複寫式非揮發性記憶體模組135以獲得第一測試資訊。當第一記憶體控制電路單元1337測試可複寫式非揮發性記憶體模組135中所有的實體抹除單元而取得第一測試資訊並且在步驟S1407中處理器1301根據第一測試資訊判斷可複寫式非揮發性記憶體模組135符合第一條件時，在步驟S1409中處理器1301會直接判斷可複寫式非揮發性記憶體模組135適用於第一類記憶體儲存裝置。
也就是說，當可複寫式非揮發性記憶體模組135中的實體抹除單元符合適用於第二類記憶體儲存裝置的可複寫式非揮發性記憶體模組所需達到的所有條件中的「部分條件」時，可以直接切換為使用第一記憶體控制電路單元1337來測試可複寫式非揮發性記憶體模組135並且判斷可複寫式非揮發性記憶體模組135是否適用於第一類記憶體儲存裝置。
特別是，在第一記憶體控制電路單元1337根據第三測試資訊測試可複寫式非揮發性記憶體模組135以獲得第一測試資訊的過程中(即，步驟S1405的過程中)，處理器1301可以同時地執行根據第一測試資訊判斷可複寫式非揮發性記憶體模組135是否符合第一條件的步驟(即，步驟S1407)。當根據第一測試資訊判斷可複寫式非揮發性記憶體模組135不符合第一條件時，處理器1301可以立即地切換回使用第二記憶體控制電路單元1335對可複寫式非揮發性記憶體模組135進行測試(即，執行步驟S1411)，藉此對可複寫式非揮發性記憶體模組135測試其是否符合適用於第二類記憶體儲存裝置1335的可複寫式非揮發性記憶體模組所需達到的其他剩餘條件，進而判斷可複寫式非揮發性記憶體模組135是否適用於第二類記憶體儲存裝置1335。
換句話說，當可複寫式非揮發性記憶體模組135符合第二類記憶體儲存裝置中可複寫式非揮發性記憶體模組所需達到的部分條件時，可以立即地切換為使用第一記憶體控制電路單元1337測試可複寫式非揮發性記憶體模組135以判斷可複寫式非揮發性記憶體模組135是否符合第一類記憶體儲存裝置中可複寫式非揮發性記憶體模組所需達到的條件。藉由此方式，可以不需要完整地判斷可複寫式非揮發性記憶體模組135是否適用於第二類記憶體儲存裝置後再判斷可複寫式非揮發性記憶體模組135是否適用於第一類記憶體儲存裝置。因此，本發明的記憶體測試系統與記憶體測試方法可以更快速、有效率地對可複寫式非揮發性記憶體模組135進行分類。
在此需說明的是，在一實施例中，圖14中的流程也可以只執行步驟S1405至步驟S1417而不執行步驟S1401至步驟S1404。而在此實施例中，在步驟S1405中第一記憶體控制電路單元1335可以直接對可複寫式非揮發性記憶體模組135進行測試以獲得前述的第一測試資訊並且在步驟S1407中判斷可複寫式非揮發性記憶體模組135是否達到第一類記憶體儲存裝置所需達到的所有條件。當可複寫式非揮發性記憶體模組135沒有達到第一類記憶體儲存裝置所需達到的所有條件時，再執行步驟S1411至S1417以判斷可複寫式非揮發性記憶體模組135是否達到第二類記憶體儲存裝置所需達到的所有條件。在此需說明的是，在本範例實施例中，第一類記憶體儲存裝置所需達到的條件較第二類記憶體儲存裝置所需達到的條件嚴格。舉例來說，以測試項目中的「解碼成功率」來說，對適用於第一類記憶體儲存裝置的可複寫式非揮發性記憶體模組中的資料進行解碼所需達到的解碼成功率需大於一第一門檻值，而對適用於第二類記憶體儲存裝置的可複寫式非揮發性記憶體模組中的資料進行解碼所需達到的解碼成功率需大於一第二門檻值，而第一門檻值會大於第二門檻值。再舉例來說，以測試項目中的「損壞的實體抹除單元的數量」來說，適用於第一類記憶體儲存裝置的可複寫式非揮發性記憶體模組中的「損壞的實體抹除單元的數量」需小於一第三門檻值，而適用於第二類記憶體儲存裝置的可複寫式非揮發性記憶體模組中的「損壞的實體抹除單元的數量」需小於一第四門檻值，而第三門檻值會小於第四門檻值。
綜上所述，本發明的記憶體測試方法與記憶體測試系統可以整合兩個用於對可複寫式非揮發性記憶體模組進行測試的記憶體控制電路單元，快速並且準確地判斷一可複寫式非揮發性記憶體模組所適用的儲存裝置的類型，並且讓此兩個記憶體控制電路單元共享測試資訊，藉此可以減少測試的流程與時間，提升對可複寫式非揮發性記憶體模組測試與分類的效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置11、130‧‧‧主機系統110‧‧‧系統匯流排111、1301‧‧‧處理器112‧‧‧隨機存取記憶體113‧‧‧唯讀記憶體114‧‧‧資料傳輸介面12‧‧‧輸入/輸出(I/O)裝置20‧‧‧主機板201‧‧‧隨身碟202‧‧‧記憶卡203‧‧‧固態硬碟204‧‧‧無線記憶體儲存裝置205‧‧‧全球定位系統模組206‧‧‧網路介面卡207‧‧‧無線傳輸裝置208‧‧‧鍵盤209‧‧‧螢幕210‧‧‧喇叭32‧‧‧SD卡33‧‧‧CF卡34‧‧‧嵌入式儲存裝置341‧‧‧嵌入式多媒體卡342‧‧‧嵌入式多晶片封裝儲存裝置402‧‧‧連接介面單元404‧‧‧記憶體控制電路單元406、135‧‧‧可複寫式非揮發性記憶體模組2202‧‧‧記憶胞陣列2204‧‧‧字元線控制電路2206‧‧‧位元線控制電路2208‧‧‧行解碼器2210‧‧‧資料輸入/輸出緩衝器2212‧‧‧控制電路502‧‧‧記憶胞504‧‧‧位元線506‧‧‧字元線508‧‧‧共用源極線512‧‧‧選擇閘汲極電晶體514‧‧‧選擇閘源極電晶體LSB‧‧‧最低有效位元CSB‧‧‧中間有效位元MSB‧‧‧最高有效位元VA、VB、VC、VD、VE、VF、VG‧‧‧讀取電壓702‧‧‧記憶體管理電路704‧‧‧主機介面706‧‧‧記憶體介面708‧‧‧錯誤檢查與校正電路710‧‧‧緩衝記憶體712‧‧‧電源管理電路801(1)~801(r)‧‧‧位置820‧‧‧編碼資料810(0)~810(E)‧‧‧實體程式化單元2000‧‧‧記憶體測試系統133‧‧‧測試裝置1331‧‧‧第一切換電路1333‧‧‧第二切換電路1335‧‧‧第二記憶體控制電路單元1337‧‧‧第一記憶體控制電路單元1339‧‧‧指令轉換器S1401‧‧‧藉由測試裝置中對應於第二類記憶體儲存裝置的第二記憶體控制電路單元測試可複寫式非揮發性記憶體模組以獲得第三測試資訊的步驟S1403‧‧‧藉由處理器根據第三測試資訊判斷可複寫式非揮發性記憶體模組是否符合第三條件的步驟S1404‧‧‧藉由處理器判斷可複寫式非揮發性記憶體模組不適用於第一類記憶體儲存裝置以及第二類記憶體儲存裝置的步驟S1405‧‧‧藉由測試裝置中對應於第一類記憶體儲存裝置的第一記憶體控制電路單元根據第三測試資訊測試可複寫式非揮發性記憶體模組以獲得第一測試資訊的步驟S1407‧‧‧根據第一測試資訊判斷可複寫式非揮發性記憶體模組是否符合第一條件的步驟S1409‧‧‧藉由處理器判斷可複寫式非揮發性記憶體模組適用於第一類記憶體儲存裝置的步驟S1411‧‧‧藉由第二記憶體控制電路單元測試可複寫式非揮發性記憶體模組以獲得第二測試資訊的步驟S1413‧‧‧藉由處理器根據第二測試資訊判斷可複寫式非揮發性記憶體模組是否符合第二條件的步驟S1415‧‧‧藉由處理器判斷可複寫式非揮發性記憶體模組適用於第二類記憶體儲存裝置的步驟S1417‧‧‧藉由處理器判斷可複寫式非揮發性記憶體模組不適用於第一類記憶體儲存裝置以及第二類記憶體儲存裝置的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。 圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。 圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。 圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。 圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。 圖10是根據本範例實施例所繪示之實體抹除單元的範例示意圖。 圖11是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖12是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。 圖13是根據本發明的一範例實施例所繪示的記憶體測試系統的示意圖。 圖14是根據本發明的一範例實施例所繪示的記憶體測試方法的流程圖。
S1401‧‧‧藉由測試裝置中對應於第二類記憶體儲存裝置的第二記憶體控制電路單元測試可複寫式非揮發性記憶體模組以獲得第三測試資訊的步驟
S1403‧‧‧藉由處理器根據第三測試資訊判斷可複寫式非揮發性記憶體模組是否符合第三條件的步驟
S1404‧‧‧藉由處理器判斷可複寫式非揮發性記憶體模組不適用於第一類記憶體儲存裝置以及第二類記憶體儲存裝置的步驟
S1405‧‧‧藉由測試裝置中對應於第一類記憶體儲存裝置的第一記憶體控制電路單元根據第三測試資訊測試可複寫式非揮發性記憶體模組以獲得第一測試資訊的步驟
S1407‧‧‧根據第一測試資訊判斷可複寫式非揮發性記憶體模組是否符合第一條件的步驟
S1409‧‧‧藉由處理器判斷可複寫式非揮發性記憶體模組適用於第一類記憶體儲存裝置的步驟
S1411‧‧‧藉由第二記憶體控制電路單元測試可複寫式非揮發性記憶體模組以獲得第二測試資訊的步驟
S1413‧‧‧藉由處理器根據第二測試資訊判斷可複寫式非揮發性記憶體模組是否符合第二條件的步驟
S1415‧‧‧藉由處理器判斷可複寫式非揮發性記憶體模組適用於第二類記憶體儲存裝置的步驟
S1417‧‧‧藉由處理器判斷可複寫式非揮發性記憶體模組不適用於第一類記憶體儲存裝置以及第二類記憶體儲存裝置的步驟

Claims (22)

  1. 一種記憶體測試方法，用於一記憶體測試系統，所述記憶體測試系統包括一主機系統以及一測試裝置，所述主機系統包括一處理器，所述測試裝置用以耦接至所述主機系統以及一可複寫式非揮發性記憶體模組，所述記憶體測試方法包括： 藉由所述測試裝置中對應於一第一類記憶體儲存裝置的一第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得一第一測試資訊； 藉由所述測試裝置中對應於一第二類記憶體儲存裝置的一第二記憶體控制電路單元根據所述第一測試資訊測試所述可複寫式非揮發性記憶體模組以獲得一第二測試資訊；以及 根據所述第一測試資訊以及所述第二測試資訊，藉由所述處理器判斷所述可複寫式非揮發性記憶體模組是否適用於所述第二類記憶體儲存裝置，其中所述第一類記憶體儲存裝置不同於所述第二類記憶體儲存裝置。
  2. 如申請專利範圍第1項所述的記憶體測試方法，所述方法更包括： 當根據所述第一測試資訊判斷所述可複寫式非揮發性記憶體模組不符合至少一第一條件且根據所述第二測試資訊判斷所述可複寫式非揮發性記憶體模組符合至少一第二條件時，藉由所述處理器判斷所述可複寫式非揮發性記憶體模組適用於所述第二類記憶體儲存裝置。
  3. 如申請專利範圍第2項所述的記憶體測試方法，所述方法更包括： 當根據所述第一測試資訊判斷所述可複寫式非揮發性記憶體模組不符合所述第一條件且根據所述第二測試資訊判斷所述可複寫式非揮發性記憶體模組不符合所述第二條件時，藉由所述處理器判斷所述可複寫式非揮發性記憶體模組不適用於所述第二類記憶體儲存裝置。
  4. 如申請專利範圍第1項所述的記憶體測試方法，其中藉由所述測試裝置中對應於所述第一類記憶體儲存裝置的所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的步驟之前，所述方法更包括： 藉由所述測試裝置中對應於所述第二類記憶體儲存裝置的所述第二記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得一第三測試資訊； 當根據所述第三測試資訊判斷所述可複寫式非揮發性記憶體模組符合一第三條件時，根據所述第三測試資訊執行藉由所述測試裝置中對應於所述第一類記憶體儲存裝置的所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的步驟；以及 當根據所述第三測試資訊判斷所述可複寫式非揮發性記憶體模組不符合所述第三條件時，藉由所述處理器判斷所述可複寫式非揮發性記憶體模組不適用於所述第二類記憶體儲存裝置。
  5. 如申請專利範圍第4項所述的記憶體測試方法，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元包括多個實體程式化單元， 所述第一測試資訊包括一第一編碼操作的至少一編碼資訊以及所述第一記憶體控制電路單元根據一第一時脈以及所述多個實體程式化單元中的一第一實體程式化單元的資料執行所述第一編碼操作所產生的一第一錯誤檢查與更正碼的至少其中之一。
  6. 如申請專利範圍第5項所述的記憶體測試方法，其中 所述第三測試資訊包括所述多個實體抹除單元中至少一損壞的實體抹除單元在所述可複寫式非揮發性記憶體模組中的一分佈位置、所述損壞的實體抹除單元的一數量、所述第二記憶體控制電路單元在測試所述可複寫式非揮發性記憶體模組時所述可複寫式非揮發性記憶體模組所能達到的最高時脈以及所述第二記憶體控制電路單元根據一第二時脈以及所述多個實體程式化單元中的一第二實體程式化單元的資料執行一第二編碼操作所產生的一第二錯誤檢查與更正碼的至少其中之一， 其中所述第一時脈高於所述第二時脈且所述第一編碼操作不同於所述第二編碼操作。
  7. 如申請專利範圍第6項所述的記憶體測試方法，其中藉由所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的步驟包括： 藉由所述第一記憶體控制電路單元根據所述第三測試資訊識別所述多個實體抹除單元中所述損壞的實體抹除單元以外的其他損壞的實體抹除單元；以及 藉由所述處理器記錄對應於所述其他損壞的實體抹除單元的標記於一查找表中，並將所述查找表儲存至所述可複寫式非揮發性記憶體模組中。
  8. 如申請專利範圍第4項所述的記憶體測試方法，其中所述第三測試資訊包括所述第二記憶體控制電路單元分別對所述可複寫式非揮發性記憶體模組中的多個第一資料分別執行一第二編碼操作後所產生的多個第三錯誤檢查與更正碼，所述方法更包括： 藉由所述第二記憶體控制電路單元根據所述多個第三錯誤檢查與更正碼判斷所述多個第一資料的其中之一是否存在無法被更正的錯誤位元； 當藉由所述第二記憶體控制電路單元根據所述多個第三錯誤檢查與更正碼判斷所述多個第一資料的其中之一存在無法被更正的錯誤位元時，藉由所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的步驟包括： 藉由所述第一記憶體控制電路單元對所述可複寫式非揮發性記憶體模組中的所述多個第一資料執行一第一編碼操作以產生一第四錯誤檢查與更正碼，並根據所述第四錯誤檢查與更正碼判斷所述多個第一資料的其中之一是否存在無法被更正的錯誤位元；以及 當藉由所述第二記憶體控制電路單元根據所述多個第三錯誤檢查與更正碼判斷所述多個第一資料的其中之一沒有存在無法被更正的錯誤位元時，藉由所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的步驟包括： 不藉由所述第一記憶體控制電路單元執行對所述可複寫式非揮發性記憶體模組中的所述多個第一資料執行所述第一編碼操作以產生所述第四錯誤檢查與更正碼並根據所述第四錯誤檢查與更正碼判斷所述多個第一資料的其中之一是否存在無法被更正的錯誤位元的步驟。
  9. 如申請專利範圍第1項所述的記憶體測試方法，其中所述測試裝置還包括一第一切換電路以及一第二切換電路，所述第一記憶體控制電路單元耦接至所述第一切換電路以及所述第二切換電路，所述第二記憶體控制電路單元耦接至所述第一切換電路以及所述第二切換電路，所述第一切換電路耦接至所述主機系統，且所述第二切換電路耦接至所述可複寫式非揮發性記憶體模組。
  10. 如申請專利範圍第9項所述的記憶體測試方法，其中所述第一記憶體控制電路單元透過一指令轉換器耦接至所述第一切換電路。
  11. 如申請專利範圍第1項所述的記憶體測試方法，其中所述第一類記憶體儲存裝置為固態硬碟(Solid-State Drive，SSD)或支援PCIe的儲存裝置，所述第二類記憶體儲存裝置為通用序列匯流排（Universal Serial Bus，USB）的儲存裝置或安全數位卡(Secure Digital Card，SD Card)。
  12. 一種記憶體測試系統，包括： 一主機系統，所述主機系統包括一處理器；以及 一測試裝置，用以耦接至所述主機系統以及一可複寫式非揮發性記憶體模組，所述測試裝置包括對應於一第一類記憶體儲存裝置的一第一記憶體控制電路單元以及對應於一第二類記憶體儲存裝置的一第二記憶體控制電路單元， 其中所述第一記憶體控制電路單元用以測試所述可複寫式非揮發性記憶體模組以獲得一第一測試資訊， 其中所述第二記憶體控制電路單元用以根據所述第一測試資訊測試所述可複寫式非揮發性記憶體模組以獲得一第二測試資訊，以及 其中所述處理器用以根據所述第一測試資訊以及所述第二測試資訊判斷所述可複寫式非揮發性記憶體模組是否適用於所述第二類記憶體儲存裝置，其中所述第一類記憶體儲存裝置不同於所述第二類記憶體儲存裝置。
  13. 如申請專利範圍第12項所述的記憶體測試系統，其中 當根據所述第一測試資訊判斷所述可複寫式非揮發性記憶體模組不符合至少一第一條件且根據所述第二測試資訊判斷所述可複寫式非揮發性記憶體模組符合至少一第二條件時，所述處理器更用以判斷所述可複寫式非揮發性記憶體模組適用於所述第二類記憶體儲存裝置。
  14. 如申請專利範圍第13項所述的記憶體測試系統，其中 當根據所述第一測試資訊判斷所述可複寫式非揮發性記憶體模組不符合所述第一條件且根據所述第二測試資訊判斷所述可複寫式非揮發性記憶體模組不符合所述第二條件時，所述處理器更用以判斷所述可複寫式非揮發性記憶體模組不適用於所述第二類記憶體儲存裝置。
  15. 如申請專利範圍第12項所述的記憶體測試系統，其中在所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的運作之前， 所述測試裝置中對應於所述第二類記憶體儲存裝置的所述第二記憶體控制電路單元更用以測試所述可複寫式非揮發性記憶體模組以獲得一第三測試資訊， 當所述處理器根據所述第三測試資訊判斷所述可複寫式非揮發性記憶體模組符合一第三條件時，所述第一記憶體控制電路單元更用以根據所述第三測試資訊執行測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的步驟，以及 當所述處理器根據所述第三測試資訊判斷所述可複寫式非揮發性記憶體模組不符合所述第三條件時，所述處理器更用以判斷所述可複寫式非揮發性記憶體模組不適用於所述第二類記憶體儲存裝置。
  16. 如申請專利範圍第15項所述的記憶體測試系統，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元包括多個實體程式化單元， 所述第一測試資訊包括一第一編碼操作的至少一編碼資訊以及所述第一記憶體控制電路單元根據一第一時脈以及所述多個實體程式化單元中的一第一實體程式化單元的資料執行所述第一編碼操作所產生的一第一錯誤檢查與更正碼的至少其中之一。
  17. 如申請專利範圍第16項所述的記憶體測試系統，其中 所述第三測試資訊包括所述多個實體抹除單元中至少一損壞的實體抹除單元在所述可複寫式非揮發性記憶體模組中的一分佈位置、所述損壞的實體抹除單元的一數量、所述第二記憶體控制電路單元在測試所述可複寫式非揮發性記憶體模組時所述可複寫式非揮發性記憶體模組所能達到的最高時脈以及所述第二記憶體控制電路單元根據一第二時脈以及所述多個實體程式化單元中的一第二實體程式化單元的資料執行一第二編碼操作所產生的一第二錯誤檢查與更正碼的至少其中之一， 其中所述第一時脈高於所述第二時脈且所述第一編碼操作不同於所述第二編碼操作。
  18. 如申請專利範圍第17項所述的記憶體測試系統，其中在所述第一記憶體控制電路單元測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的運作中， 所述第一記憶體控制電路單元更用以根據所述第三測試資訊識別所述多個實體抹除單元中所述損壞的實體抹除單元以外的其他損壞的實體抹除單元，以及 所述處理器更用以記錄對應於所述其他損壞的實體抹除單元的標記於一查找表中，並將所述查找表儲存至所述可複寫式非揮發性記憶體模組中。
  19. 如申請專利範圍第15項所述的記憶體測試系統，其中所述第三測試資訊包括所述第二記憶體控制電路單元對所述可複寫式非揮發性記憶體模組中的多個第一資料分別執行一第二編碼操作後所產生的多個第三錯誤檢查與更正碼， 所述第二記憶體控制電路單元更用以根據所述多個第三錯誤檢查與更正碼判斷所述多個第一資料的其中之一是否存在無法被更正的錯誤位元， 當所述第二記憶體控制電路單元根據所述多個第三錯誤檢查與更正碼判斷所述多個第一資料的其中之一存在無法被更正的錯誤位元時，在測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的運作中， 所述第一記憶體控制電路單元更用以對所述可複寫式非揮發性記憶體模組中的所述多個第一資料執行一第一編碼操作以產生一第四錯誤檢查與更正碼，並根據所述第四錯誤檢查與更正碼判斷所述多個第一資料的其中之一是否存在無法被更正的錯誤位元，以及 當所述第二記憶體控制電路單元根據所述多個第三錯誤檢查與更正碼判斷所述多個第一資料的其中之一沒有存在無法被更正的錯誤位元時，在測試所述可複寫式非揮發性記憶體模組以獲得所述第一測試資訊的運作中， 所述第一記憶體控制電路單元不執行對所述可複寫式非揮發性記憶體模組中的所述多個第一資料執行所述第一編碼操作以產生所述第四錯誤檢查與更正碼並根據所述第四錯誤檢查與更正碼判斷所述多個第一資料的其中之一是否存在無法被更正的錯誤位元的步驟。
  20. 如申請專利範圍第12項所述的記憶體測試系統，其中所述測試裝置還包括一第一切換電路以及一第二切換電路，所述第一記憶體控制電路單元耦接至所述第一切換電路以及所述第二切換電路，所述第二記憶體控制電路單元耦接至所述第一切換電路以及所述第二切換電路，所述第一切換電路耦接至所述主機系統，且所述第二切換電路耦接至所述可複寫式非揮發性記憶體模組。
  21. 如申請專利範圍第20項所述的記憶體測試系統，其中所述第一記憶體控制電路單元透過一指令轉換器耦接至所述第一切換電路。
  22. 如申請專利範圍第12項所述的記憶體測試系統，其中所述第一類記憶體儲存裝置為固態硬碟(Solid-State Drive，SSD)或支援PCIe的儲存裝置，所述第二類記憶體儲存裝置為通用序列匯流排（Universal Serial Bus，USB）的儲存裝置或安全數位卡(Secure Digital Card，SD Card)。
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