TWI648676B - 資料存取方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

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Abstract

一種資料存取方法、記憶體控制電路單元以及記憶體儲存裝置。此方法包括：使用第一讀取電壓讀取第一實體程式化單元以取得第一資料；使用第二讀取電壓讀取第一實體程式化單元以取得第二資料；將對應第一資料的第一狀態參數以及對應第二資料的第二狀態參數輸入至數值運算引擎，並藉由數值運算引擎決定用於讀取第一實體程式化單元的第三讀取電壓。

Description

資料存取方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種資料存取方法、記憶體控制電路單元以及記憶體儲存裝置，且特別是有關於一種使用數值運算引擎的資料存取方法、記憶體控制電路單元以及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。特別是，近年來隨著數值運算(例如，人工智慧、類神經網路或深度學習網路)的興起，如何將數值運算應用於可複寫式非揮發性記憶體模組以提升可複寫式非揮發性記憶體模組的使用效率，也是本領域技術人員所欲解決的問題之一。
本發明提供一種資料存取方法、記憶體控制電路單元以及記憶體儲存裝置。所述資料存取方法可以在藉由數值運算引擎提升可複寫式非揮發性記憶體模組的存取效率。
本發明提供一種資料存取方法，用於可複寫式非揮發性記憶體模組。可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元。所述資料存取方法包括：使用多個讀取電壓中的至少一第一讀取電壓讀取所述多個實體程式化單元中的第一實體程式化單元以取得第一資料；使用所述多個讀取電壓中的至少一第二讀取電壓讀取所述第一實體程式化單元以取得第二資料；將對應所述第一資料的第一狀態參數以及對應所述第二資料的第二狀態參數輸入至數值運算引擎；根據所述第一狀態參數以及所述第二狀態參數，藉由所述數值運算引擎決定所述多個讀取電壓中用於讀取所述第一實體程式化單元的第三讀取電壓；以及使用所述第三讀取電壓讀取所述第一實體程式化單元以取得第三資料。
在本發明的一實施例中，其中使用所述多個讀取電壓中的所述第一讀取電壓讀取所述多個實體程式化單元中的所述第一實體程式化單元以取得所述第一資料的步驟包括：執行第一解碼操作以根據第一編碼資料更正所述第一資料中的錯誤，以及當所述第一資料中存在無法更正的錯誤時，執行使用所述多個讀取電壓中的所述第二讀取電壓讀取所述第一實體程式化單元以取得所述第二資料的步驟。其中使用所述多個讀取電壓中的所述第二讀取電壓讀取所述第一實體程式化單元以取得所述第二資料的步驟包括：執行所述第一解碼操作以根據第二編碼資料更正所述第二資料中的錯誤，以及當所述第二資料中存在無法更正的錯誤時，執行將對應所述第一資料的所述第一狀態參數以及對應所述第二資料的所述第二狀態參數輸入至所述數值運算引擎的步驟。
在本發明的一實施例中，其中所述第三讀取電壓為讀取所述第一實體程式化單元的最佳讀取電壓。
在本發明的一實施例中，所述方法更包括：執行所述第一解碼操作以根據第三編碼資料更正所述第三資料中的錯誤；當所述第三資料中不存在錯誤時，輸出所述第三資料；當所述第三資料中的錯誤被更正時，輸出已更正錯誤的所述第三資料；以及當所述第三資料中存在無法更正的錯誤時，判斷在使用所述第一解碼操作讀取所述第一實體程式化單元的過程中發生失敗。
在本發明的一實施例中，其中所述第一狀態參數包括所述第一資料、所述第一資料中位元數值為1的總數、所述第一資料中位元數值為0的總數或對應所述第一資料的第一校驗子的總和。
在本發明的一實施例中，所述第二狀態參數包括所述第二資料、所述第二資料中位元數值為1的總數、所述第二資料中位元數值為0的總數或對應所述第二資料的第二校驗子的總和。
在本發明的一實施例中，所述方法更包括：在所述可複寫式非揮發性記憶體模組剛上電時，從所述可複寫式非揮發性記憶體模組載入經由預先訓練而得到的至少一運算參數至所述數值運算引擎中。
在本發明的一實施例中，其中所述運算參數包括預定義的權重或偏移量，其中根據所述第一狀態參數以及所述第二狀態參數，藉由所述數值運算引擎決定所述多個讀取電壓中用於讀取所述第一實體程式化單元的所述第三讀取電壓的步驟包括：藉由所述數值運算引擎根據所述第一狀態參數、所述第二狀態參數以及所述預定義的權重或所述偏移量決定所述第三讀取電壓。
在本發明的一實施例中，所述方法更包括：從主機系統接收第一寫入指令；將對應所述第一寫入指令的第三狀態參數輸入至所述數值運算引擎中；以及藉由所述數值運算引擎根據所述第三狀態參數決定對應所述第一寫入指令的第一寫入資料的類型。
在本發明的一實施例中，其中所述第三狀態參數包括對應於所述第一寫入資料的第一邏輯位址、位置參數或指令型態，其中藉由所述數值運算引擎根據所述第三狀態參數決定對應所述第一寫入指令的所述第一寫入資料的類型的步驟包括：藉由所述數值運算引擎根據所述第三狀態參數判斷所述第一寫入資料為熱資料或冷資料，其中所述熱資料被存取的頻率高於所述冷資料被存取的頻率。
在本發明提供一種記憶體控制電路單元，用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述記憶體控制電路單元包括：主機介面、記憶體介面、數值運算引擎以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。記憶體管理電路耦接至所述主機介面、所述記憶體介面以及所述數值運算引擎。所述記憶體管理電路用以使用多個讀取電壓中的至少一第一讀取電壓讀取所述多個實體程式化單元中的第一實體程式化單元以取得第一資料。所述記憶體管理電路更用以使用所述多個讀取電壓中的至少一第二讀取電壓讀取所述第一實體程式化單元以取得第二資料。所述記憶體管理電路更用以將對應所述第一資料的第一狀態參數以及對應所述第二資料的第二狀態參數輸入至所述數值運算引擎。所述數值運算引擎用以根據所述第一狀態參數以及所述第二狀態參數決定所述多個讀取電壓中用於讀取所述第一實體程式化單元的第三讀取電壓。所述記憶體管理電路更用以使用所述第三讀取電壓讀取所述第一實體程式化單元以取得第三資料。
在本發明的一實施例中，其中在使用所述多個讀取電壓中的所述第一讀取電壓讀取所述多個實體程式化單元中的所述第一實體程式化單元以取得所述第一資料的運作中，所述記憶體管理電路執行第一解碼操作以根據第一編碼資料更正所述第一資料中的錯誤，以及當所述第一資料中存在無法更正的錯誤時，執行使用所述多個讀取電壓中的所述第二讀取電壓讀取所述第一實體程式化單元以取得所述第二資料的運作。其中在使用所述多個讀取電壓中的所述第二讀取電壓讀取所述第一實體程式化單元以取得所述第二資料的運作中，所述記憶體管理電路執行所述第一解碼操作以根據第二編碼資料更正所述第二資料中的錯誤，以及當所述第二資料中存在無法更正的錯誤時，執行將對應所述第一資料的所述第一狀態參數以及對應所述第二資料的所述第二狀態參數輸入至所述數值運算引擎的運作。
在本發明的一實施例中，所述第三讀取電壓為讀取所述第一實體程式化單元的一最佳讀取電壓。
在本發明的一實施例中，所述記憶體管理電路執行所述第一解碼操作以根據第三編碼資料更正所述第三資料中的錯誤。當所述第三資料中不存在錯誤時，所述記憶體管理電路輸出所述第三資料。當所述第三資料中的錯誤被更正時，所述記憶體管理電路輸出已更正錯誤的所述第三資料。當所述第三資料中存在無法更正的錯誤時，所述記憶體管理電路判斷在使用所述第一解碼操作讀取所述第一實體程式化單元的過程中發生失敗。
在本發明的一實施例中，其中所述第一狀態參數包括所述第一資料、所述第一資料中位元數值為1的總數、所述第一資料中位元數值為0的總數或對應所述第一資料的第一校驗子的總和。
在本發明的一實施例中，所述第二狀態參數包括所述第二資料、所述第二資料中位元數值為1的總數、所述第二資料中位元數值為0的總數或對應所述第二資料的第二校驗子的總和。
在本發明的一實施例中，其中在所述可複寫式非揮發性記憶體模組剛上電時，所述記憶體管理電路從所述可複寫式非揮發性記憶體模組載入經由預先訓練而得到的至少一運算參數至所述數值運算引擎中。
在本發明的一實施例中，其中所述運算參數包括預定義的權重或偏移量，其中根據所述第一狀態參數以及所述第二狀態參數，所述數值運算引擎決定所述多個讀取電壓中用於讀取所述第一實體程式化單元的所述第三讀取電壓的運作中，所述數值運算引擎根據所述第一狀態參數、所述第二狀態參數以及所述預定義的權重或所述偏移量決定所述第三讀取電壓。
在本發明的一實施例中，其中所述記憶體管理電路從所述主機系統接收第一寫入指令，所述記憶體管理電路將對應所述第一寫入指令的第三狀態參數輸入至所述數值運算引擎中，以及所述數值運算引擎根據所述第三狀態參數決定對應所述第一寫入指令的第一寫入資料的類型。
在本發明的一實施例中，其中所述第三狀態參數包括對應於所述第一寫入資料的第一邏輯位址、位置參數或指令型態，其中在所述數值運算引擎根據所述第三狀態參數決定對應所述第一寫入指令的所述第一寫入資料的類型的運作中，所述數值運算引擎根據所述第三狀態參數判斷所述第一寫入資料為熱資料或冷資料，其中所述熱資料被存取的頻率高於所述冷資料被存取的頻率。
在本發明提出一種記憶體儲存裝置。記憶體儲存裝置包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組並且具有數值運算引擎。所述記憶體控制電路單元用以使用多個讀取電壓中的至少一第一讀取電壓讀取所述多個實體程式化單元中的一第一實體程式化單元以取得一第一資料。所述記憶體控制電路單元更用以使用所述多個讀取電壓中的至少一第二讀取電壓讀取所述第一實體程式化單元以取得第二資料。所述記憶體控制電路單元更用以將對應所述第一資料的第一狀態參數以及對應所述第二資料的第二狀態參數輸入至所述數值運算引擎，並藉由所述數值運算引擎根據所述第一狀態參數以及所述第二狀態參數決定所述多個讀取電壓中用於讀取所述第一實體程式化單元的第三讀取電壓。所述記憶體控制電路單元更用以使用所述第三讀取電壓讀取所述第一實體程式化單元以取得第三資料。
在本發明的一實施例中，其中在使用所述多個讀取電壓中的所述第一讀取電壓讀取所述多個實體程式化單元中的所述第一實體程式化單元以取得所述第一資料的運作中，所述記憶體控制電路單元執行第一解碼操作以根據第一編碼資料更正所述第一資料中的錯誤，以及當所述第一資料中存在無法更正的錯誤時，執行使用所述多個讀取電壓中的所述第二讀取電壓讀取所述第一實體程式化單元以取得所述第二資料的運作。其中在使用所述多個讀取電壓中的所述第二讀取電壓讀取所述第一實體程式化單元以取得所述第二資料的運作中，所述記憶體控制電路單元執行所述第一解碼操作以根據第二編碼資料更正所述第二資料中的錯誤，以及當所述第二資料中存在無法更正的錯誤時，執行將對應所述第一資料的所述第一狀態參數以及對應所述第二資料的所述第二狀態參數輸入至所述數值運算引擎的運作。
在本發明的一實施例中，其中所述第三讀取電壓為讀取所述第一實體程式化單元的最佳讀取電壓。
在本發明的一實施例中，所述記憶體控制電路單元執行所述第一解碼操作以根據第三編碼資料更正所述第三資料中的錯誤。當所述第三資料中不存在錯誤時，所述記憶體控制電路單元輸出所述第三資料。當所述第三資料中的錯誤被更正時，所述記憶體控制電路單元輸出已更正錯誤的所述第三資料。當所述第三資料中存在無法更正的錯誤時，所述記憶體控制電路單元判斷在使用所述第一解碼操作讀取所述第一實體程式化單元的過程中發生失敗。
在本發明的一實施例中，所述第一狀態參數包括所述第一資料、所述第一資料中位元數值為1的總數、所述第一資料中位元數值為0的總數或對應所述第一資料的第一校驗子的總和。
在本發明的一實施例中，所述第二狀態參數包括所述第二資料、所述第二資料中位元數值為1的總數、所述第二資料中位元數值為0的總數或對應所述第二資料的第二校驗子的總和。
在本發明的一實施例中，在所述可複寫式非揮發性記憶體模組剛上電時，所述記憶體控制電路單元從所述可複寫式非揮發性記憶體模組載入經由預先訓練而得到的至少一運算參數至所述數值運算引擎中。
在本發明的一實施例中，所述運算參數包括預定義的權重或偏移量，其中所述數值運算引擎根據所述第一狀態參數以及所述第二狀態參數決定所述多個讀取電壓中用於讀取所述第一實體程式化單元的所述第三讀取電壓的運作中，所述數值運算引擎根據所述第一狀態參數、所述第二狀態參數以及所述預定義的權重或所述偏移量決定所述第三讀取電壓。
在本發明的一實施例中，所述記憶體控制電路單元從所述主機系統接收第一寫入指令，所述記憶體控制電路單元將對應所述第一寫入指令的第三狀態參數輸入至所述數值運算引擎中，並且藉由所述數值運算引擎根據所述第三狀態參數決定對應所述第一寫入指令的第一寫入資料的類型。
在本發明的一實施例中，其中所述第三狀態參數包括對應於所述第一寫入資料的第一邏輯位址、一位置參數或指令型態，其中在藉由所述數值運算引擎根據所述第三狀態參數決定對應所述第一寫入指令的所述第一寫入資料的類型的運作中，所述記憶體儲存裝置藉由所述數值運算引擎根據所述第三狀態參數判斷所述第一寫入資料為熱資料或冷資料，其中所述熱資料被存取的頻率高於所述冷資料被存取的頻率。
基於上述，本發明的資料存取方法可以在從可複寫式非揮發性記憶體模組中讀取資料時，藉由數值運算引擎判斷用於讀取一實體程式化單元的最佳讀取電壓，藉此減少在重新讀取(Retry-Read)機制中所花費的時間，並提升可複寫式非揮發性記憶體模組的存取效率。此外，在對可複寫式非揮發性記憶體模組進行寫入時，可以藉由數值運算引擎判斷寫入資料是否為冷資料或熱資料，也可以藉由數值運算引擎判斷寫入資料是否可以壓縮，藉此可以使得記憶體管理電路在執行資料的寫入時可以選擇最佳的方式進行寫入。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的記憶胞是以陣列的方式設置。以下以二維陣列來對記憶胞陣列進行說明。但是，在此須注意的是，以下範例實施例只是記憶胞陣列的一種範例，在其他的範例實施例中，記憶胞陣列的配置方式可以被調整以符合實務上的需求。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。
請同時參照圖5與圖6，可複寫式非揮發性記憶體模組406包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
在本範例實施例中，記憶胞陣列2202可包括用以儲存資料的多個記憶胞502、多個選擇閘汲極(select gate drain, SGD)電晶體512與多個選擇閘源極(select gate source, SGS)電晶體514、以及連接此些記憶胞的多條位元線504、多條字元線506、與共用源極線508(如圖6所示)。記憶胞502是以陣列方式(或立體堆疊的方式)配置在位元線504與字元線506的交叉點上。當從記憶體控制電路單元404接收到寫入指令或讀取指令時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線506的電壓，位元線控制電路2206用以控制施予至位元線504的電壓，行解碼器2208依據指令中的列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
可複寫式非揮發性記憶體模組406中的記憶胞是以臨界電壓的改變來儲存多位元(bits)。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，因而改變了記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，記憶胞陣列2202的每一記憶胞具有多個儲存狀態。並且透過讀取電壓可以判斷記憶胞是屬於哪一個儲存狀態，藉此取得記憶胞所儲存的位元。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖7，以MLC NAND型快閃記憶體為例，隨著不同的臨界電壓，每一記憶胞具有4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"等位元。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元為LSB，而從左側算起之第2個位元為MSB。因此，在此範例實施例中，每一記憶胞可儲存2個位元。必須瞭解的是，圖7所繪示的臨界電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，臨界電壓與儲存狀態的對應亦可是隨著臨界電壓越大而以"11"、"10"、"01"與"00"排列，或是其他排列。此外，在另一範例實施例中，亦可定義從左側算起之第1個位元為MSB，而從左側算起之第2個位元為LSB。
在一個記憶胞可以儲存多個位元(例如，MLC或TLC NAND快閃記憶體模組)的範例實施例中，屬於同一條字元線的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，在MLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。在一範例實施例中，下實體程式化單元亦稱為快頁(fast page)，而上實體程式化單元亦稱為慢頁(slow page)。此外，在TLC NAND快閃記憶體模組中，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，此記憶胞的中間有效位元(Center Significant Bit，CSB)是屬於中實體程式化單元，並且此記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。
圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。
請參照圖8，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取電壓VA~VC於控制閘極，藉由記憶胞通道的導通狀態，來識別記憶胞儲存之資料。驗證位元(VA)是用以指示施予讀取電壓VA時記憶胞通道是否為導通；驗證位元(VC)是用以指示施予讀取電壓VC時，記憶胞通道是否為導通；驗證位元(VB)是用以指示施予讀取電壓VB時，記憶胞通道是否為導通。在此假設驗證位元是“1”時表示對應的記憶胞通道導通，而驗證位元是“0”時表示對應的記憶胞通道沒有導通。如圖8所示，透過驗證位元(VA)~(VC)可以判斷記憶胞是處於哪一個儲存狀態，進而取得所儲存的位元。
圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
請參照圖9，以一TLC NAND型快閃記憶體為例，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB。在此範例中，依照不同的臨界電壓，記憶胞具有8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。藉由施加讀取電壓VA~VG於控制閘極，可以識別記憶胞所儲存的位元。
其中，值得說明的是，圖9的8種儲存狀態之排列順序，可依製造商之設計而訂，非以本範例之排列方式為限。
此外，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體而言，圖6中同一條字元線上的記憶胞會組成一或多個實體程式化單元。例如，若可複寫式非揮發性記憶體模組406為MLC NAND型快閃記憶體模組，則同一條字元線與多條位元線之交錯處上的記憶胞會構成2個實體程式化單元，亦即上實體程式化單元與下實體程式化單元。而一個上實體程式化單元與一個下實體程式化單元可以統稱為一實體程式化單元組。特別是，倘若欲讀取的資料位在一實體程式化單元組的一下實體程式化單元時，可以採用如圖8中的讀取電壓VA來識別此下實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一上實體程式化單元時，可以採用如圖8中讀取電壓VB與讀取電壓VC來識別此上實體程式化單元中每一位元的值。
或者，若可複寫式非揮發性記憶體模組406為TLC NAND型快閃記憶體模組，則同一條字元線與多條位元線之交錯處上的記憶胞會構成3個實體程式化單元，亦即上實體程式化單元、中實體程式化單元與下實體程式化單元。而一個上實體程式化單元、一個中實體程式化單元與一個下實體程式化單元可以統稱為一實體程式化單元組。特別是，倘若欲讀取的資料位在一實體程式化單元組的一下實體程式化單元時，可以採用如圖9中的讀取電壓VA來識別此下實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一中實體程式化單元時，可以採用如圖9中的讀取電壓VB與讀取電壓VC來識別此中實體程式化單元中每一位元的值。倘若欲讀取的資料位在一實體程式化單元組的一上實體程式化單元時，可以採用如圖9中的讀取電壓VD、讀取電壓VE、讀取電壓VF與讀取電壓VG來識別此上實體程式化單元中每一位元的值。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖10是根據本範例實施例所繪示之實體抹除單元的範例示意圖。
請參照圖10，在本範例實施例中，假設一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體程式化單元、屬於中實體程式化單元的第1個實體程式化單元和屬於上實體程式化單元的第2個實體程式化單元會被視為一個實體程式化單元組。類似地，第3、4、5個實體程式化單元會被視為一個實體程式化單元組，並且以此類推其他實體程式化單元亦是依據此方式被區分為多個實體程式化單元組。
圖11是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖7，記憶體控制電路單元404包括記憶體管理電路702、主機介面704、記憶體介面706及錯誤檢查與校正電路708。
記憶體管理電路702用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路702具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路702或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路702的控制指令是以韌體型式來實作。例如，記憶體管理電路702具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路702的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路702具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路702的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路702的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路702包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路702還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面704是耦接至記憶體管理電路702並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面704來傳送至記憶體管理電路702。在本範例實施例中，主機介面704是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面704亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面706是耦接至記憶體管理電路702並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面706轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路702要存取可複寫式非揮發性記憶體模組406，記憶體介面706會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路702產生並且透過記憶體介面706傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路708是耦接至記憶體管理電路702並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路702從主機系統11中接收到寫入指令時，錯誤檢查與校正電路708會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路702會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路702從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路708會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體710、電源管理電路712與數值運算引擎714。
緩衝記憶體710是耦接至記憶體管理電路702並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路712是耦接至記憶體管理電路702並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，數值運算引擎714例如是將使用機器學習演算法(或深度學習演算法)的類神經網路(未繪示)或其他數值運算演算法以硬體的形式實作在記憶體控制電路單元404中。此外，記憶體控制電路單元404的製造商可以在記憶體控制電路單元404出廠前，對數值運算引擎714中的類神經網路進行訓練以得到該類神經網路內部各個層(layer)在運算時所需使用到的權重以及偏移量(bias)。舉例來說，在規劃好數值運算引擎714中的類神經網路後，必須輸入大量的輸入資料以及已標記好對應每個輸入資料的解答至數值運算引擎714中的類神經網路。而數值運算引擎714中的類神經網路可以根據上述的輸入資料以及對應於每個輸入資料的解答來調整類神經網路中各個層的權重以及偏移量。
舉例來說，在一實施例中，所述輸入資料可以是從一實體程式化單元讀取的一筆資料、該筆資料中位元數值為1的總數、該筆資料中位元數值為0的總數或對應該筆資料的一校驗子的總和。此外，對應所述輸入資料的解答例如是用於讀取該實體程式化單元的最佳讀取電壓。然而在其他實施例中，所述輸入資料也可以是對應於一寫入指令的邏輯位址、扇區的計數或寫入指令的指令型態，而對應所述輸入資料的解答例如是所述寫入指令的寫入資料為熱資料或冷資料。在又一實施例中，所述輸入資料也可以是對應於一寫入指令的寫入資料，而對應所述輸入資料的解答可以是該寫入資料為可壓縮或不可壓縮。
當調整上述各個層的權重以及偏移量達到一定程度後，若將上述輸入資料的其中之一(在此稱為第一輸入資料)輸入數值運算引擎714中的類神經網路時，則此類神經網路的輸出會非常接近該第一輸入資料所對應的解答。此時，可以稱為數值運算引擎714中的類神經網路已學習完成，或稱為數值運算引擎714中的類神經網路已收斂。
須注意的是，上述類神經網路中各個層的權重以及偏移量可以統稱為「運算參數」，並且在記憶體控制電路單元404出廠前，製造商可以將此運算參數儲存在可複寫式非揮發性記憶體模組406中的系統區(未繪示)。之後，當可複寫式非揮發性記憶體模組406剛上電時，記憶體管理電路702可以從可複寫式非揮發性記憶體模組406中載入經由預先訓練(或學習)而得到的運算參數(亦稱為，預定義的權重與偏移量)至數值運算引擎714中以執行數值運算引擎714所需的運作。
此外，在本範例實施例中，錯誤檢查與校正電路708可以針對儲存於同一個實體程式化單元中的資料進行單框架(single-frame)編碼，也可以針對儲存於多個實體程式化單元中的資料進行多框架(multi-frame)編碼。單框架編碼與多框架編碼可以分別採用低密度奇偶檢查校正碼(low density parity code，LDPC)、BCH碼、迴旋碼(convolutional code)或渦輪碼(turbo code)等編碼演算法的至少其中之一。或者，在一範例實施例中，多框架編碼還可以採用里德-所羅門碼(Reed-solomon codes, RS codes)演算法或互斥或(XOR)演算法。此外，在另一範例實施例中，更多未列於上的編碼演算法也可以被採用，在此便不贅述。根據所採用的編碼演算法，錯誤檢查與校正電路708可以編碼欲保護之資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。為了說明方便，以下將經由編碼產生的錯誤更正碼及/或錯誤檢查碼統稱為編碼資料。
圖12是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。
請參照圖12，以編碼實體程式化單元810(0)~810(E)所儲存之資料來產生相對應的編碼資料820為例，實體程式化單元810(0)~810(E)中的每一者所儲存之至少部分資料可視為一個框架。在多框架編碼中，是以每一個位元(或，位元組)所在的位置為依據來對實體程式化單元810(0)~810(E)中的資料進行編碼。例如，位於位置801(1)的位元b 11、b 21、…、b p1會被編碼為編碼資料820中的位元b o1，位於位置801(2)的位元b 12、b 22、…、b p2會被編碼為編碼資料820中的位元b o2；以此類推，位於位置801(r)的位元b 1r、b 2r、…、b pr會被編碼為編碼資料820中的位元b or。爾後，根據編碼資料820即可對從實體程式化單元810(0)~810(E)中讀取的資料進行解碼，以嘗試更正所讀取之資料中可能存在的錯誤。
此外，在圖12的另一範例實施例中，用於產生編碼資料820的資料也可能包括實體程式化單元810(0)~810(E)所儲存之資料中的資料位元(data bits)所對應的冗餘位元(redundancy bits)。以實體程式化單元810(0)所儲存之資料為例，其中的冗餘位元例如是對儲存於實體程式化單元810(0)中的資料位元進行單框架編碼而產生的編碼資料。在本範例實施例中，假設在讀取實體程式化單元810(0)中的資料時，從實體程式化單元810(0)中讀取出的資料可以先使用實體程式化單元810(0)中的冗餘位元(例如，使用單框架編碼產生的編碼資料)來解碼以對所讀取出的資料進行錯誤偵測與更正。然而，當使用實體程式化單元810(0)中的冗餘位元進行解碼發生失敗(例如，解碼後實體程式化單元810(0)中所儲存的資料的錯誤位元數大於一門檻值)時，可以使用重新讀取(Retry-Read)機制以選擇並使用其他的讀取電壓嘗試從實體程式化單元810(0)中讀取出正確的資料。而當無法藉由重新讀取(Retry-Read)機制從實體程式化單元810(0)中讀取出正確的資料時，可以讀取編碼資料820以及實體程式化單元810(1)~810(E)的資料，並根據編碼資料820以及實體程式化單元810(1)~810(E)的資料進行解碼，以嘗試更正實體程式化單元810(0)中所儲存的資料中存在的錯誤。也就是說，在本範例實施例中，當使用單框架編碼產生的編碼資料進行解碼發生失敗以及使用重新讀取(Retry-Read)機制進行讀取發生失敗時，會改用多框架編碼產生的編碼資料進行解碼。
在本範例實施例中，記憶體管理電路702會為可複寫式非揮發性記憶體406配置一預設讀取電壓組。例如，在可複寫式非揮性記憶體模組406為8階記憶胞NAND型記憶體模組的例子中，預設讀取電壓組中包括如圖9中的讀取電壓VA~VG等多個電壓。並且，在對可複寫式非揮發性記憶體406中進行讀取時，記憶體管理電路702會先採用此預設的讀取電壓組中的讀取電壓來讀取儲存於可複寫式非揮發性記憶體406中的資料。
例如，圖13是根據本範例實施例所繪示之實體抹除單元中的多個實體程式化單元組的範例示意圖。
請參照圖13，當欲讀取一實體程式化單元中所儲存的資料時，記憶體管理電路702首先會採用預設讀取電壓組(例如，圖9中的讀取電壓VA~VG)來讀取資料。
例如，倘若記憶體管理電路702欲從實體程式化單元組1301中的下實體程式化單元L_0(亦稱為，第一實體程式化單元)讀取資料時，記憶體管理電路702首先會採用預設讀取電壓組中的讀取電壓VA(亦稱為，第一讀取電壓)來從下實體程式化單元L_0中讀取出資料(以下稱為第一資料)。例如，記憶體管理電路702會採用預設讀取電壓組中的讀取電壓VA來識別此實體程式化單元中每一位元的值。
在完成資料的讀取後，記憶體管理電路702可直接使用另一讀取電壓進行重新讀取(Retry-Read)機制以從下實體程式化單元L_0中讀取資料。
然而在另一範例實施例中，也可先利用錯誤校正電路708依據對應所讀取之第一資料的錯誤檢查與校正碼(即，冗餘位元)來進行錯誤檢查與校正程序。其中，冗餘位元(亦稱為，第一編碼資料)是藉由單框架編碼所產生。在錯誤檢查與校正程序中，記憶體管理電路702會執行對應於單框架編碼的解碼操作(亦稱為，第一解碼操作)以根據第一編碼資料更正上述第一資料中的錯誤。假設第一編碼資料無法完全更正第一資料中的錯誤位元時，記憶體管理電路702會判斷無法正確取得下實體程式化單元L_0中的資料。此時，記憶體管理電路702才會使用重新讀取(Retry-Read)機制，重新從下實體程式化單元L_0中讀取資料。
例如，圖14是根據本發明的一範例實施例所繪示的用於重新讀取機制的讀取電壓組的示意圖。
請同時參照圖13與圖14，在本範例實施例中，記憶體管理電路702會預先配置(或設定)用於重新讀取機制的讀取電壓組RR_1至讀取電壓組RR_n。讀取電壓組RR_1至讀取電壓組RR_n中的每一個讀取電壓組會包括多個讀取電壓。例如，讀取電壓組RR_1可以包括用於讀取下實體程式化單元的讀取電壓VA_1、用於讀取中實體程式化單元的讀取電壓VB_1與讀取電壓VC_1以及用於讀取上實體程式化單元的讀取電壓VD_1、讀取電壓VE_1、讀取電壓VF_1與讀取電壓VG_1。讀取電壓組RR_2可以包括用於讀取下實體程式化單元的讀取電壓VA_2、用於讀取中實體程式化單元的讀取電壓VB_2與讀取電壓VC_2以及用於讀取上實體程式化單元的讀取電壓VD_2、讀取電壓VE_2、讀取電壓VF_2與讀取電壓VG_2。讀取電壓組RR_3可以包括用於讀取下實體程式化單元的讀取電壓VA_3、用於讀取中實體程式化單元的讀取電壓VB_3與讀取電壓VC_3以及用於讀取上實體程式化單元的讀取電壓VD_3、讀取電壓VE_3、讀取電壓VF_3與讀取電壓VG_3。讀取電壓組RR_n可以包括用於讀取下實體程式化單元的讀取電壓VA_n、用於讀取中實體程式化單元的讀取電壓VB_n與讀取電壓VC_n以及用於讀取上實體程式化單元的讀取電壓VD_n、讀取電壓VE_n、讀取電壓VF_n與讀取電壓VG_n。須說明的是，在其他實施例中，記憶體管理電路702還可以預先配置(或設定)更多或更少個用於重新讀取機制的讀取電壓組。
在重新讀取(Retry-Read)機制中，記憶體管理電路702會從上述的讀取電壓組RR_1至讀取電壓組RR_n中依序選擇讀取電壓組，並根據所選擇的讀取電壓組中的電壓重新從下實體程式化單元L_0中讀取資料。例如，記憶體管理電路702會先選擇讀取電壓組RR_1來執行第一次的重新讀取。記憶體管理電路702會根據RR_1中的讀取電壓VA_1(亦稱為，第二讀取電壓)來讀取下實體程式化單元L_0以取得一資料(亦稱為，第二資料)。在此須注意的是，當使用不同的讀取電壓來讀取同一個實體程式化單元(例如，下實體程式化單元L_0)時，所取得的資料的錯誤位元數(或錯誤發生的機率)可能不相同。
在一實施例中，在使用上述讀取電壓VA_1從下實體程式化單元L_0讀取出第二資料後，記憶體管理電路702即可以藉由數值運算引擎714來選擇用於讀取下實體程式化單元L_0的最佳讀取電壓(亦稱為，第三讀取電壓)。詳細來說，記憶體管理電路702可以將對應上述第一資料的一第一狀態參數以及對應上述第二資料的一第二狀態參數輸入至數值運算引擎714。之後，數值運算引擎714會根據上述的第一狀態參數、上述的第二狀態參數以及先前載入至數值運算引擎714中的預定義的權重與偏移量，例如從讀取電壓組RR_1~RR_n中決定用於讀取下實體程式化單元L_0的一最佳讀取電壓。在此假設數值運算引擎714可以根據上述第一狀態參數與第二狀態參數推論出用於讀取下實體程式化單元L_0的最佳的讀取電壓為讀取電壓組RR_n的讀取電壓VA_n。
在此須說明的是，第一狀態參數可以包括第一資料、第一資料中位元數值為1的總數、第一資料中位元數值為0的總數或對應第一資料的校驗子(syndrome)(亦稱為，第一校驗子)的總和。其中，第一校驗子例如是在低密度奇偶檢查校正碼(LDPC)解碼的過程中，使用一奇偶檢查矩陣乘上所讀取出的第一資料所產生的多個校驗子。由於校驗子的計算方式可以由習知技術所得知，在此並不再贅述。
類似地，第二狀態參數包括第二資料、第二資料中位元數值為1的總數、第二資料中位元數值為0的總數或對應第二資料的校驗子(亦稱為，第二校驗子)的總和。其中，第二校驗子例如是在低密度奇偶檢查校正碼(LDPC)解碼的過程中，使用一奇偶檢查矩陣乘上所讀取出的第二資料所產生的多個校驗子。由於校驗子的計算方式可以由習知技術所得知，在此並不再贅述。
須注意的是，在本範例實施例中，第一狀態參數與第二狀態參數的種類相同。更具體來說，當第一狀態參數是上述的第一資料時，第二狀態參數是上述的第二資料；當第一狀態參數是第一資料中位元數值為1的總數時，第二狀態參數是第二資料中位元數值為1的總數；當第一狀態參數是第一資料中位元數值為0的總數時，第二狀態參數是第二資料中位元數值為0的總數；當第一狀態參數是對應第一資料的校驗子的總和時，第二狀態參數是對應第二資料的校驗子的總和。然而本發明不限於此，在其他實施例中，第一狀態參數與第二狀態參數的種類也可以不同。
然而，在另一範例實施例中，也可先利用錯誤校正電路708依據對應所讀取之第二資料的錯誤檢查與校正碼(即，冗餘位元，在此稱為第二編碼資料)來進行錯誤檢查與校正程序。其中，此第一編碼資料是藉由單框架編碼所產生。在錯誤檢查與校正程序中，記憶體管理電路702會執行對應於單框架編碼的解碼操作(亦稱為，第一解碼操作)以根據第二編碼資料更正上述第二資料中的錯誤。假設記憶體管理電路702執行第一解碼操作但無法根據第二編碼資料完全更正上述第二資料中的錯誤位元時，記憶體管理電路702才會執行上述將對應第一資料的第一狀態參數以及對應第二資料的第二狀態參數輸入至數值運算引擎714以推論出用於讀取下實體程式化單元L_0的最佳讀取電壓的運作。
換句話說，在一實施例中，當記憶體管理電路702使用讀取電壓VA取得上述的第一資料且使用讀取電壓VA_1取得上述的第二資料之後，記憶體管理電路702即可執行將對應第一資料的第一狀態參數以及對應第二資料的第二狀態參數輸入至數值運算引擎714以推論出用於讀取下實體程式化單元L_0的最佳讀取電壓的運作。而在另一實施例中，當第一資料以及第二資料中皆存在無法更正的錯誤時，記憶體管理電路702才會執行將對應第一資料的第一狀態參數以及對應第二資料的第二狀態參數輸入至數值運算引擎714以推論出用於讀取下實體程式化單元L_0的最佳讀取電壓的運作。
須注意的是，在前述的實施例中，第一讀取電壓是預設電壓組中的讀取電壓(即，讀取電壓VA)且第二讀取電壓是讀取電壓組RR_1中的讀取電壓(即，讀取電壓VA_1)。然而本發明不限於此，在另一實施例中，第一讀取電壓也可以是讀取電壓組RR_1~RR_N中的一讀取電壓(例如，讀取電壓VA_1)且第二讀取電壓可以是讀取電壓組RR_1~RR_N中的另一讀取電壓(例如，讀取電壓VA_2)。本發明並不用於限定第一讀取電壓以及第二讀取電壓的來源。
也就是說，在傳統的重新讀取(Retry-Read)機制中，記憶體管理電路702可能需依序嘗試使用所有的讀取電壓組RR_1至讀取電壓組RR_n才能在最後獲得用於讀取下實體程式化單元L_0的最佳讀取電壓(即，讀取電壓組RR_n的讀取電壓VA_n)。然而，藉由本發明的數值運算引擎714，可以讓記憶體管理電路702在不需嘗試所有的讀取電壓組RR_1至讀取電壓組RR_n下，快速地獲得用於讀取下實體程式化單元L_0的最佳讀取電壓。須注意的是，本發明並不用於限定重新讀取的次數，在其他實施例中，也可以是當執行更多次(或更少次)的重新讀取，才將第一狀態參數與第二狀態參數(或其他更多的狀態參數)輸入至數值運算引擎714進行推論以獲得最佳讀取電壓。
當數值運算引擎714在取得用於讀取下實體程式化單元L_0的最佳讀取電壓(例如，讀取電壓VA_n)後，數值運算引擎714可以輸出讀取電壓VA_n給記憶體管理電路702。之後，記憶體管理電路702可以使用記憶體管理電路702讀取下實體程式化單元L_0以取得一資料(亦稱為，第三資料)。
之後，錯誤校正電路708可依據對應所讀取出之第三資料的錯誤檢查與校正碼(即，冗餘位元，在此稱為第三編碼資料)來進行錯誤檢查與校正程序。其中，此第三編碼資料是藉由單框架編碼所產生。在錯誤檢查與校正程序中，記憶體管理電路702會執行對應於單框架編碼的解碼操作(亦稱為，第一解碼操作)以根據第三編碼資料更正上述第三資料中的錯誤。
當記憶體管理電路702根據第三編碼資料檢查第三資料且判斷第三資料中不存在錯誤時，記憶體管理電路702可以輸出所讀取的第三資料給主機系統11。此外，當記憶體管理電路702可以根據第三編碼資料更正第三資料中的錯誤時，記憶體管理電路702也可以輸出已更正錯誤的第三資料給主機系統11。然而，當第三資料中存在無法藉由第三編碼資料更正的錯誤時，記憶體管理電路702會判斷在使用第一解碼操作讀取下實體程式化單元L_0的過程中發生失敗。換句話說，記憶體管理電路702會判斷無法藉由重新讀取(Retry-Read)機制從下實體程式化單元L_0中讀取出正確的資料時。記憶體管理電路702會判斷使用單框架編碼產生的編碼資料進行解碼發生失敗。之後，記憶體管理電路702會改用多框架編碼產生的編碼資料進行解碼。
藉由上述內容可知，本發明在從可複寫式非揮發性記憶體模組406中讀取資料時，數值運算引擎714可以用來判斷用於讀取一實體程式化單元的至少一最佳讀取電壓，藉此減少在重新讀取(Retry-Read)機制中所花費的時間，並提升可複寫式非揮發性記憶體模組406的存取效率。
須注意的是，上述的範例實施例雖然是以數值運算引擎714推論出用於讀取一下實體程式化單元的最佳讀取電壓，然而本發明不限於此。在其他實施例中，數值運算引擎714也可以用於推論出用於讀取一中實體程式化單元或一上實體程式化單元的最佳讀取電壓。此外，雖然上述的範例實施例是以TLC NAND型快閃記憶體模組為例，然而本發明不限於此。在其他實施例中，本發明的資料存取方法也可以應用於SLC NAND型快閃記憶體模組或MLC NAND型快閃記憶體模組中。
特別是，在一實施例中，數值運算引擎714也可以用在主機系統11下達寫入指令給記憶體管理電路702的情況。詳細來說，當記憶體管理電路702從主機系統11接收到一寫入指令(亦稱為，第一寫入指令)時，記憶體管理電路702可以將對應此第一寫入指令的一狀態參數(亦稱為，第三狀態參數)輸入至數值運算引擎714中。之後，數值運算引擎714可以根據此第三狀態參數決定對應上述第一寫入指令的寫入資料(亦稱為，第一寫入資料)的類型。
詳細來說，在一實施例中，第三狀態參數包括用於寫入上述第一寫入資料的一邏輯位址(亦稱為，第一邏輯位址)、實體位址、扇區的計數或第一寫入指令的指令型態。數值運算引擎714可以根據上述的第三狀態參數的其中之一判斷上述第一寫入資料為熱資料或冷資料。其中熱資料被存取的頻率會高於冷資料被存取的頻率。在一實施例中，記憶體管理電路702例如可以將被識別為熱資料的資料儲存在較常(或較強健)被存取的記憶體控制電路單元404的緩衝記憶體710中而暫時不將該筆被識別為熱資料的資料儲存至可複寫式非揮發性記憶體模組406中。然而在另一實施例中，記憶體管理電路702例如可以用一單頁程式化模式將該筆被識別為熱資料的資料寫入至可複寫式非揮發性記憶體模組406。其中，可複寫式非揮發性記憶體模組406中被使用單頁程式化模式進行寫入的記憶胞僅會儲存一個位元的資料。此外，記憶體管理電路702例如可以將被識別為冷資料的資料直接(或立即地)儲存至可複寫式非揮發性記憶體模組406中，並且刪除緩衝記憶體710中所暫存的該筆被識別為冷資料的資料。在一實施例中，記憶體管理電路702例如可以直接使用一多頁程式化模式將該筆被識別為冷資料的資料寫入至可複寫式非揮發性記憶體模組406中，而被使用多頁程式化模式進行寫入的記憶胞會儲存多個位元的資料。
此外，在一實施例中，第三狀態參數也可以包括上述的第一寫入資料。數值運算引擎714可以根據所述第一寫入資料判斷此第一寫入資料為可壓縮或不可壓縮。須注意的是，判斷一筆資料是否為可壓縮或不可壓縮可以藉由習知的方式而得知，在此不再贅述。而當數值運算引擎714判斷第一寫入資料為可壓縮時，數值運算引擎714可以判斷出第一寫入資料的壓縮率，並輸出此壓縮率給記憶體管理電路702。之後，記憶體管理電路702可以根據數值運算引擎714輸出的壓縮率對第一寫入資料進行壓縮。
圖15是根據一範例實施例繪示的資料存取方法的流程圖。
請參照圖15，在步驟S1501中，記憶體管理電路702使用多個讀取電壓中的第一讀取電壓讀取多個實體程式化單元中的第一實體程式化單元以取得第一資料。在步驟S1503中，記憶體管理電路702使用多個讀取電壓中的第二讀取電壓讀取第一實體程式化單元以取得第二資料。在步驟S1505中，記憶體管理電路702將對應第一資料的第一狀態參數以及對應第二資料的第二狀態參數輸入至數值運算引擎714。接著，在步驟S1507中，數值運算引擎714根據第一狀態參數以及第二狀態參數決定所述多個讀取電壓中用於讀取第一實體程式化單元的最佳讀取電壓。最後在步驟S1509中，記憶體管理電路702使用所述最佳讀取電壓讀取第一實體程式化單元以取得第三資料。
綜上所述，本發明的資料存取方法可以在從可複寫式非揮發性記憶體模組中讀取資料時，藉由數值運算引擎判斷用於讀取一實體程式化單元的最佳讀取電壓，藉此減少在重新讀取(Retry-Read)機制中所花費的時間，並提升可複寫式非揮發性記憶體模組的存取效率。此外，在對可複寫式非揮發性記憶體模組進行寫入時，也可以藉由數值運算引擎判斷寫入資料是否為冷資料或熱資料，也可以藉由數值運算引擎判斷寫入資料是否可以壓縮，藉此可以使得記憶體管理電路在執行資料的寫入時可以選擇最佳的方式進行寫入。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
502‧‧‧記憶胞
504‧‧‧位元線
506‧‧‧字元線
508‧‧‧共用源極線
512‧‧‧選擇閘汲極電晶體
514‧‧‧選擇閘源極電晶體
LSB‧‧‧最低有效位元
CSB‧‧‧中間有效位元
MSB‧‧‧最高有效位元
VA、VB、VC、VD、VE、VF、VG、VA_1、VB_1、VC_1、VD_1、VE_1、VF_1、VG_1、VA_2、VB_2、VC_2、VD_2、VE_2、VF_2、VG_2、VA_3、VB_3、VC_3、VD_3、VE_3、VF_3、VG_3、VA_n、VB_n、VC_n、VD_n、VE_n、VF_n、VG_n‧‧‧讀取電壓
L_0~L_N‧‧‧下實體程式化單元
M_0~M_N‧‧‧中實體程式化單元
U_0~U_N‧‧‧上實體程式化單元
1301、1303、1305、1307、1309‧‧‧實體程式化單元組
702‧‧‧記憶體管理電路
704‧‧‧主機介面
706‧‧‧記憶體介面
708‧‧‧錯誤檢查與校正電路
710‧‧‧緩衝記憶體
712‧‧‧電源管理電路
714‧‧‧數值運算引擎
801(1)~801(r)‧‧‧位置
820‧‧‧編碼資料
810(0)~810(E)‧‧‧實體程式化單元
RR_1~RR_n‧‧‧讀取電壓組
S1501‧‧‧使用多個讀取電壓中的第一讀取電壓讀取多個實體程式化單元中的第一實體程式化單元以取得第一資料的步驟
S1503‧‧‧使用多個讀取電壓中的第二讀取電壓讀取第一實體程式化單元以取得第二資料的步驟
S1505‧‧‧將對應第一資料的第一狀態參數以及對應第二資料的第二狀態參數輸入至數值運算引擎的步驟
S1507‧‧‧藉由數值運算引擎根據第一狀態參數以及第二狀態參數決定所述多個讀取電壓中用於讀取第一實體程式化單元的第三讀取電壓的步驟
S1509‧‧‧使用所述第三讀取電壓讀取第一實體程式化單元以取得第三資料的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。 圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。 圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。 圖8是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。 圖9是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。 圖10是根據本範例實施例所繪示之實體抹除單元的範例示意圖。 圖11是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖12是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。 圖13是根據本範例實施例所繪示之實體抹除單元中的多個實體程式化單元組的範例示意圖。 圖14是根據本發明的一範例實施例所繪示的用於重新讀取機制的讀取電壓組的示意圖。 圖15是根據一範例實施例繪示的資料存取方法的流程圖。

Claims (30)

  1. 一種資料存取方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述資料存取方法包括： 使用多個讀取電壓中的至少一第一讀取電壓讀取所述多個實體程式化單元中的一第一實體程式化單元以取得一第一資料； 使用所述多個讀取電壓中的至少一第二讀取電壓讀取所述第一實體程式化單元以取得一第二資料； 將對應所述第一資料的一第一狀態參數以及對應所述第二資料的一第二狀態參數輸入至一數值運算引擎； 根據所述第一狀態參數以及所述第二狀態參數，藉由所述數值運算引擎決定所述多個讀取電壓中用於讀取所述第一實體程式化單元的一第三讀取電壓；以及 使用所述第三讀取電壓讀取所述第一實體程式化單元以取得一第三資料。
  2. 如申請專利範圍第1項所述的資料存取方法，其中使用所述多個讀取電壓中的所述第一讀取電壓讀取所述多個實體程式化單元中的所述第一實體程式化單元以取得所述第一資料的步驟包括： 執行一第一解碼操作以根據一第一編碼資料更正所述第一資料中的錯誤，以及當所述第一資料中存在無法更正的錯誤時，執行使用所述多個讀取電壓中的所述第二讀取電壓讀取所述第一實體程式化單元以取得所述第二資料的步驟， 其中使用所述多個讀取電壓中的所述第二讀取電壓讀取所述第一實體程式化單元以取得所述第二資料的步驟包括： 執行所述第一解碼操作以根據一第二編碼資料更正所述第二資料中的錯誤，以及當所述第二資料中存在無法更正的錯誤時，執行將對應所述第一資料的所述第一狀態參數以及對應所述第二資料的所述第二狀態參數輸入至所述數值運算引擎的步驟。
  3. 如申請專利範圍第1項所述的資料存取方法，其中所述第三讀取電壓為讀取所述第一實體程式化單元的一最佳讀取電壓。
  4. 如申請專利範圍第2項所述的資料存取方法，更包括： 執行所述第一解碼操作以根據一第三編碼資料更正所述第三資料中的錯誤； 當所述第三資料中不存在錯誤時，輸出所述第三資料； 當所述第三資料中的錯誤被更正時，輸出已更正錯誤的所述第三資料；以及 當所述第三資料中存在無法更正的錯誤時，判斷在使用所述第一解碼操作讀取所述第一實體程式化單元的過程中發生失敗。
  5. 如申請專利範圍第1項所述的資料存取方法，其中所述第一狀態參數包括所述第一資料、所述第一資料中位元數值為1的總數、所述第一資料中位元數值為0的總數或對應所述第一資料的一第一校驗子的總和。
  6. 如申請專利範圍第1項所述的資料存取方法，其中所述第二狀態參數包括所述第二資料、所述第二資料中位元數值為1的總數、所述第二資料中位元數值為0的總數或對應所述第二資料的一第二校驗子的總和。
  7. 如申請專利範圍第1項所述的資料存取方法，更包括： 在所述可複寫式非揮發性記憶體模組剛上電時，從所述可複寫式非揮發性記憶體模組載入經由預先訓練而得到的至少一運算參數至所述數值運算引擎中。
  8. 如申請專利範圍第7項所述的資料存取方法，其中所述運算參數包括一預定義的權重或一偏移量，其中根據所述第一狀態參數以及所述第二狀態參數，藉由所述數值運算引擎決定所述多個讀取電壓中用於讀取所述第一實體程式化單元的所述第三讀取電壓的步驟包括： 藉由所述數值運算引擎根據所述第一狀態參數、所述第二狀態參數以及所述預定義的權重或所述偏移量決定所述第三讀取電壓。
  9. 如申請專利範圍第1項所述的資料存取方法，更包括： 從一主機系統接收一第一寫入指令； 將對應所述第一寫入指令的一第三狀態參數輸入至所述數值運算引擎中；以及 藉由所述數值運算引擎根據所述第三狀態參數決定對應所述第一寫入指令的一第一寫入資料的類型。
  10. 如申請專利範圍第9項所述的資料存取方法，其中所述第三狀態參數包括對應於所述第一寫入資料的一第一邏輯位址、一位置參數或指令型態，其中藉由所述數值運算引擎根據所述第三狀態參數決定對應所述第一寫入指令的所述第一寫入資料的類型的步驟包括： 藉由所述數值運算引擎根據所述第三狀態參數判斷所述第一寫入資料為一熱資料或一冷資料，其中所述熱資料被存取的頻率高於所述冷資料被存取的頻率。
  11. 一種記憶體控制電路單元，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組； 一數值運算引擎；以及 一記憶體管理電路，耦接至所述主機介面、所述記憶體介面以及所述數值運算引擎， 其中所述記憶體管理電路用以使用多個讀取電壓中的至少一第一讀取電壓讀取所述多個實體程式化單元中的一第一實體程式化單元以取得一第一資料， 其中所述記憶體管理電路更用以使用所述多個讀取電壓中的至少一第二讀取電壓讀取所述第一實體程式化單元以取得一第二資料， 其中所述記憶體管理電路更用以將對應所述第一資料的一第一狀態參數以及對應所述第二資料的一第二狀態參數輸入至所述數值運算引擎， 所述數值運算引擎用以根據所述第一狀態參數以及所述第二狀態參數決定所述多個讀取電壓中用於讀取所述第一實體程式化單元的一第三讀取電壓， 其中所述記憶體管理電路更用以使用所述第三讀取電壓讀取所述第一實體程式化單元以取得一第三資料。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中在使用所述多個讀取電壓中的所述第一讀取電壓讀取所述多個實體程式化單元中的所述第一實體程式化單元以取得所述第一資料的運作中， 所述記憶體管理電路執行一第一解碼操作以根據一第一編碼資料更正所述第一資料中的錯誤，以及當所述第一資料中存在無法更正的錯誤時，執行使用所述多個讀取電壓中的所述第二讀取電壓讀取所述第一實體程式化單元以取得所述第二資料的運作， 其中在使用所述多個讀取電壓中的所述第二讀取電壓讀取所述第一實體程式化單元以取得所述第二資料的運作中， 所述記憶體管理電路執行所述第一解碼操作以根據一第二編碼資料更正所述第二資料中的錯誤，以及當所述第二資料中存在無法更正的錯誤時，執行將對應所述第一資料的所述第一狀態參數以及對應所述第二資料的所述第二狀態參數輸入至所述數值運算引擎的運作。
  13. 如申請專利範圍第11項所述的記憶體控制電路單元，其中所述第三讀取電壓為讀取所述第一實體程式化單元的一最佳讀取電壓。
  14. 如申請專利範圍第12項所述的記憶體控制電路單元，其中 所述記憶體管理電路執行所述第一解碼操作以根據一第三編碼資料更正所述第三資料中的錯誤， 當所述第三資料中不存在錯誤時，所述記憶體管理電路輸出所述第三資料， 當所述第三資料中的錯誤被更正時，所述記憶體管理電路輸出已更正錯誤的所述第三資料，以及 當所述第三資料中存在無法更正的錯誤時，所述記憶體管理電路判斷在使用所述第一解碼操作讀取所述第一實體程式化單元的過程中發生失敗。
  15. 如申請專利範圍第11項所述的記憶體控制電路單元，其中所述第一狀態參數包括所述第一資料、所述第一資料中位元數值為1的總數、所述第一資料中位元數值為0的總數或對應所述第一資料的一第一校驗子的總和。
  16. 如申請專利範圍第11項所述的記憶體控制電路單元，其中所述第二狀態參數包括所述第二資料、所述第二資料中位元數值為1的總數、所述第二資料中位元數值為0的總數或對應所述第二資料的一第二校驗子的總和。
  17. 如申請專利範圍第11項所述的記憶體控制電路單元，其中 在所述可複寫式非揮發性記憶體模組剛上電時，所述記憶體管理電路從所述可複寫式非揮發性記憶體模組載入經由預先訓練而得到的至少一運算參數至所述數值運算引擎中。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中所述運算參數包括一預定義的權重或一偏移量，其中根據所述第一狀態參數以及所述第二狀態參數，所述數值運算引擎決定所述多個讀取電壓中用於讀取所述第一實體程式化單元的所述第三讀取電壓的運作中， 所述數值運算引擎根據所述第一狀態參數、所述第二狀態參數以及所述預定義的權重或所述偏移量決定所述第三讀取電壓。
  19. 如申請專利範圍第11項所述的記憶體控制電路單元，其中 所述記憶體管理電路從所述主機系統接收一第一寫入指令， 所述記憶體管理電路將對應所述第一寫入指令的一第三狀態參數輸入至所述數值運算引擎中，以及 所述數值運算引擎根據所述第三狀態參數決定對應所述第一寫入指令的一第一寫入資料的類型。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中所述第三狀態參數包括對應於所述第一寫入資料的一第一邏輯位址、一位置參數或指令型態，其中在所述數值運算引擎根據所述第三狀態參數決定對應所述第一寫入指令的所述第一寫入資料的類型的運作中， 所述數值運算引擎根據所述第三狀態參數判斷所述第一寫入資料為一熱資料或一冷資料，其中所述熱資料被存取的頻率高於所述冷資料被存取的頻率。
  21. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組並且具有一數值運算引擎， 其中所述記憶體控制電路單元用以使用多個讀取電壓中的至少一第一讀取電壓讀取所述多個實體程式化單元中的一第一實體程式化單元以取得一第一資料， 其中所述記憶體控制電路單元更用以使用所述多個讀取電壓中的至少一第二讀取電壓讀取所述第一實體程式化單元以取得一第二資料， 其中所述記憶體控制電路單元更用以將對應所述第一資料的一第一狀態參數以及對應所述第二資料的一第二狀態參數輸入至所述數值運算引擎，並藉由所述數值運算引擎根據所述第一狀態參數以及所述第二狀態參數決定所述多個讀取電壓中用於讀取所述第一實體程式化單元的一第三讀取電壓， 其中所述記憶體控制電路單元更用以使用所述第三讀取電壓讀取所述第一實體程式化單元以取得一第三資料。
  22. 如申請專利範圍第21項所述的記憶體儲存裝置，其中在使用所述多個讀取電壓中的所述第一讀取電壓讀取所述多個實體程式化單元中的所述第一實體程式化單元以取得所述第一資料的運作中， 所述記憶體控制電路單元執行一第一解碼操作以根據一第一編碼資料更正所述第一資料中的錯誤，以及當所述第一資料中存在無法更正的錯誤時，執行使用所述多個讀取電壓中的所述第二讀取電壓讀取所述第一實體程式化單元以取得所述第二資料的運作， 其中在使用所述多個讀取電壓中的所述第二讀取電壓讀取所述第一實體程式化單元以取得所述第二資料的運作中， 所述記憶體控制電路單元執行所述第一解碼操作以根據一第二編碼資料更正所述第二資料中的錯誤，以及當所述第二資料中存在無法更正的錯誤時，執行將對應所述第一資料的所述第一狀態參數以及對應所述第二資料的所述第二狀態參數輸入至所述數值運算引擎的運作。
  23. 如申請專利範圍第21項所述的記憶體儲存裝置，其中所述第三讀取電壓為讀取所述第一實體程式化單元的一最佳讀取電壓。
  24. 如申請專利範圍第22項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元執行所述第一解碼操作以根據一第三編碼資料更正所述第三資料中的錯誤， 當所述第三資料中不存在錯誤時，所述記憶體控制電路單元輸出所述第三資料， 當所述第三資料中的錯誤被更正時，所述記憶體控制電路單元輸出已更正錯誤的所述第三資料，以及 當所述第三資料中存在無法更正的錯誤時，所述記憶體控制電路單元判斷在使用所述第一解碼操作讀取所述第一實體程式化單元的過程中發生失敗。
  25. 如申請專利範圍第21項所述的記憶體儲存裝置，其中所述第一狀態參數包括所述第一資料、所述第一資料中位元數值為1的總數、所述第一資料中位元數值為0的總數或對應所述第一資料的一第一校驗子的總和。
  26. 如申請專利範圍第21項所述的記憶體儲存裝置，其中所述第二狀態參數包括所述第二資料、所述第二資料中位元數值為1的總數、所述第二資料中位元數值為0的總數或對應所述第二資料的一第二校驗子的總和。
  27. 如申請專利範圍第21項所述的記憶體儲存裝置，其中 在所述可複寫式非揮發性記憶體模組剛上電時，所述記憶體控制電路單元從所述可複寫式非揮發性記憶體模組載入經由預先訓練而得到的至少一運算參數至所述數值運算引擎中。
  28. 如申請專利範圍第27項所述的記憶體儲存裝置，其中所述運算參數包括一預定義的權重或一偏移量，其中所述數值運算引擎根據所述第一狀態參數以及所述第二狀態參數決定所述多個讀取電壓中用於讀取所述第一實體程式化單元的所述第三讀取電壓的運作中， 所述數值運算引擎根據所述第一狀態參數、所述第二狀態參數以及所述預定義的權重或所述偏移量決定所述第三讀取電壓。
  29. 如申請專利範圍第21項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元從所述主機系統接收一第一寫入指令， 所述記憶體控制電路單元將對應所述第一寫入指令的一第三狀態參數輸入至所述數值運算引擎中，並且藉由所述數值運算引擎根據所述第三狀態參數決定對應所述第一寫入指令的一第一寫入資料的類型。
  30. 如申請專利範圍第29項所述的記憶體儲存裝置，其中所述第三狀態參數包括對應於所述第一寫入資料的一第一邏輯位址、一位置參數或指令型態，其中在藉由所述數值運算引擎根據所述第三狀態參數決定對應所述第一寫入指令的所述第一寫入資料的類型的運作中， 所述記憶體儲存裝置藉由所述數值運算引擎根據所述第三狀態參數判斷所述第一寫入資料為一熱資料或一冷資料，其中所述熱資料被存取的頻率高於所述冷資料被存取的頻率。
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