TW201917899A - 積體電路和其形成方法以及半導體裝置 - Google Patents

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劉人誠
王俊智
林杏芝
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Abstract

本發明實施例有關於具有電感器之積體電路，電感器具有一或多個線圈沿著垂直面排列，垂直面與下方基板相交。在一些實施例中，積體電路包含複數個導電佈線層，其具有導線和導通孔設置於與第一基板鄰接之一或多個介電結構中。這些導電佈線層定義出具有一或多個線圈的電感器，這些線圈各自包含垂直延伸區段沿著與第一基板相交的平面排列，垂直延伸區段具有複數個上述導線和導通孔。

Description

積體電路和其形成方法以及半導體裝置
本發明實施例係有關於積體電路，且特別有關於積體電路的電感器結構。
半導體裝置用於各種電子產品的應用上，像是個人電腦、手機、數位相機和其他電子設備。為了對不同應用提供不同的功能，積體晶片具有的電路使用各種主動與被動元件。一種常用的被動元件為電感器，電感器是具有一或多個線圈(匝)的導電線圈，其配置為在磁場中當電流流過線圈時儲存電能。電感器廣泛地使用於濾波器(例如電阻電感濾波器(RL filter))、諧波振盪器(harmonic oscillators)和許多其他電路元件中。電感器的電感量L可由下列公式計算：L=μN2A/其中L為電感量(inductance)；μ為磁導率(magnetic permeability)；N為電感器的線圈數量；A為線圈的面積；且為線圈的長度。
在一些實施例中，本發明實施例有關於積體電路。此積體電路包含複數個導電佈線層，其具有導線和導通孔設置於鄰接第一基板之一或多個介電結構中。上述複數個導電 佈線層定義出電感器，電感器具有一或多個線圈各自包含垂直延伸區段沿著一平面排列，此平面與第一基板相交。垂直延伸區段包含複數個上述導線和導通孔。
在一些其他實施例中，本發明實施例有關於半導體裝置。此半導體裝置包含第一基板和在一或多個介電結構中的複數個導電佈線層，以及一或多個介電結構鄰接第一基板。上述複數個導電佈線層定義出電感器，電感器具有一或多個線圈，線圈環繞一軸，此軸平行於第一基板的第一表面延伸，第一表面面向上述一或多個介電結構中的一個。
在又一些其他實施例中，本發明實施例有關於形成積體電路的方法。此方法包含在沿著第一基板的第一表面之第一介電結構中形成第一導線，其定義出電感器的第一水平區段。此方法還包含形成一或多個導線或導通孔，其定義出電感器的垂直區段。此方法還包含在沿著第一基板的第二表面之第二介電結構中形成第二導線，其定義出電感器的第二水平區段。
100、200‧‧‧積體電路
102‧‧‧第一基板
102a‧‧‧第一表面
102b‧‧‧背側
102f‧‧‧前側
104‧‧‧第一介電結構
106‧‧‧導電佈線層(導線)
106a‧‧‧第一導線
106b‧‧‧導線
106c‧‧‧第二導線
108‧‧‧導電佈線層(導通孔)
108a、108b‧‧‧導通孔
110‧‧‧電感器
112‧‧‧線圈
112a‧‧‧第一線圈
112b‧‧‧第二線圈
112c‧‧‧第三線圈
113‧‧‧軸
114a、114b‧‧‧垂直延伸區段
116a、116b‧‧‧水平延伸區段
202‧‧‧第一終端
204‧‧‧第二終端
300、328、330‧‧‧積體電路結構
302、412‧‧‧電晶體裝置
304‧‧‧第一層間介電(ILD)結構
306‧‧‧第一導電內連線層
308‧‧‧貫穿基板導通孔(TSV)
308a‧‧‧第一貫穿基板導通孔(TSV)
308b‧‧‧第二貫穿基板導通孔(TSV)
310‧‧‧第二介電結構
312‧‧‧重分布層
314‧‧‧重分布導通孔
316‧‧‧重分布導線
318‧‧‧接合墊
320‧‧‧護層
322‧‧‧導電內連線導線
322a‧‧‧第一導電內連線導線
322b‧‧‧第二導電內連線導線
324‧‧‧導電內連線導通孔
324a‧‧‧第一導電內連線導通孔
324b‧‧‧第二導電內連線導通孔
326‧‧‧擴散阻障層
400、500、600、700‧‧‧堆疊積體電路結構
402‧‧‧第一積體晶片晶粒
404‧‧‧第二積體晶片晶粒
406‧‧‧第二基板
408‧‧‧第二層間介電(ILD)結構
410‧‧‧第二導電內連線層
414‧‧‧接合界面
416a‧‧‧第一導電墊
416b‧‧‧第二導電墊
418a‧‧‧第一導通孔
418b‧‧‧第二導通孔
800、900、1000、1200、1300、1400、1500、1600、1700‧‧‧剖面示意圖
1602‧‧‧貫穿基板導通孔(TSV)開口
1100、1800‧‧‧方法
1102、1104、1106、1802、1804、1806、1808、1810、1812、1814‧‧‧流程圖的方塊
H‧‧‧高度
L‧‧‧長度
W‧‧‧寬度
θ1、θ2‧‧‧側壁之角度
t‧‧‧第一厚度
t-δ‧‧‧第二厚度
為了讓本發明實施例的各方面能更容易理解，以下配合所附圖式作詳細說明。應注意的是，根據工業上的標準範例，各個部件(feature)未必按照比例繪製。實際上，為了讓討論清晰易懂，各個部件的尺寸可以被任意放大或縮小。
第1圖是具有電感器的積體電路之一些實施例的剖面示意圖。
第2圖是具有電感器的積體電路之一些實施例的三維示意 圖。
第3A-3C圖是具有電感器的積體電路之一些其他實施例的剖面示意圖。
第4圖是具有電感器的堆疊積體電路結構之一些實施例的剖面示意圖。
第5圖是具有電感器的堆疊積體電路結構之一些其他實施例的剖面示意圖。
第6圖是具有電感器的堆疊積體電路結構之一些其他實施例的剖面示意圖。
第7圖是具有電感器的堆疊積體電路結構之一些其他實施例的剖面示意圖。
第8-10圖是形成具有電感器的積體電路之方法的一些實施例的剖面示意圖。
第11圖是形成具有電感器的積體電路之方法的一些實施例的流程圖。
第12-17圖是形成具有電感器的堆疊積體電路結構之方法的一些實施例的剖面示意圖。
第18圖是形成具有電感器的堆疊積體電路結構之方法的一些實施例的流程圖。
以下內容提供了許多不同實施例或範例，以實現本發明實施例之不同部件(feature)。以下描述組件和配置方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而非意圖限制本發明實施例。舉例而言，在以下描述中提及於 第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成其他部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
另外，為了容易描述圖示中一個元件或部件與另一元件或部件之間的關係，在此可以使用空間相關用語，像是“較低”、“較高”、“在...上方”、”之上”、“在...下方”、“在...底下”等衍生的空間相關用語。這些空間相關用語意欲涵蓋除了圖示所繪製的方向以外，在使用或操作中的裝置之不同方位。設備可以用其他方向定位(旋轉90度或在其他方向)，且在此描述中所使用的空間相關用語可以依此做相應的解讀。
在半導體工業中，消費者的需求驅使積體電路持續朝向具有更大的電路密度發展。為了達到更大的電路密度，半導體工業持續降低各種電子組件(例如電晶體、二極體、電阻器、電容器和其他電子組件)的最小部件尺寸，以容許更多的組件形成在積體晶片的指定面積內。然而，電感器對於這樣的尺寸縮減面臨許多困難。
一般而言，電感器是形成在基板上的後段製程(back-end-of-the-line，BEOL)之金屬內連線層中。電感器包含一或多個線圈(匝)(turns)，這些線圈(匝)各自排列在一金屬內連線導線層上。舉例而言，電感器可包含第一線圈排列在第一 金屬內連線導線層上，以及第二線圈排列在第一金屬內連線導線層上且圍繞第一線圈。由於電感器的電感量與電感器的線圈面積成正比，電感器可消耗相對大的覆蓋區(footprint)以達到想要的電感量。
此外，應理解的是，在積體電路中的電感器也遭受平坦化問題，其起因於用來形成金屬內連線導線層的化學機械平坦化(chemical mechanical planarization，CMP)製程。舉例而言，化學機械平坦化(CMP)製程可能造成沿著金屬內連線導線層的上表面之碟狀凹陷(當金屬以相較於周圍的介電質更快的速率移除)。碟狀凹陷可能會改變金屬內連線導線層的電阻值，進而改變通過電感器的電流，並引起電感器的回應。
本發明的一些實施例係關於具有電感器的積體電路，電感器包含一或多個線圈沿著垂直面排列，此垂直面與下方基板相交。在一些實施例中，積體電路具有複數個導電佈線層，導電佈線層包含導線和導通孔設置在與第一基板鄰接之一或多個介電結構中。這些導電佈線層定義出具有一或多個線圈的電感器，這些線圈各自包含垂直延伸區段，垂直延伸區段沿著與第一基板相交的平面排列，且垂直延伸區段包含複數個上述導線和上述導通孔。藉由將電感器的方向定為使得其線圈沿著與下方基板相交的垂直面排列，可以縮減電感器的尺寸，並且可以減輕影響電感器效能的碟狀凹陷問題。
第1圖說明包含電感器的積體電路100之一些實施例的剖面示意圖。
積體電路100包含的電感器110由設置在一或多個 介電結構中的導電佈線層106和108定義，導電佈線層106和108沿著第一基板102的一或多個表面排列。在一些實施例中，上述一或多個介電結構可包含第一介電結構104，其沿著第一基板102的第一表面102a設置。在一些其他實施例中(未繪示)，上述一或多個介電結構還可包含第二介電結構，其沿著與第一表面102a相反的第一基板102之第二表面設置。
電感器110具有一或多個線圈112(在第1圖中繪示一個線圈)環繞軸113，軸113沿著一直線延伸，此直線不會與直接位於電感器110下方的第一基板102之表面相交。舉例而言，在一些實施例中，軸113可平行於第一基板102的第一表面102a延伸。一或多個線圈112各自包含複數個導電佈線層106和108。在一些實施例中，導電佈線層106和108可包含導通孔108(其配置為提供垂直連接)和導線106(其配置為提供橫向連接)之交替層。導線106延伸經過導通孔108的一或多側。舉例而言，在一些實施例中，導線106可延伸經過導通孔108的相對兩面。
電感器110的一或多個線圈112各自包含一或多個垂直延伸區段114a-114b耦接至一或多個水平延伸區段116a-116b。垂直延伸區段114a-114b的方向定為使其沿著與第一基板102相交的平面排列，垂直延伸區段114a-114b各自包含複數個導線106和導通孔108。舉例而言，在一些實施例中，垂直延伸區段114a-114b可具有兩個或更多導線106以及兩個或更多導通孔108。水平延伸區段116a-116b平行於第一基板102的第一表面102a延伸，且水平延伸區段116a-116b包含導線106 耦接至一或多個垂直延伸區段114a-114b。
藉由將電感器110的方向定為環繞軸113，軸113與直接位於電感器110下方的第一基板102的第一表面102a不相交，使得電感器110的線圈112可具有相對大的面積，而不會造成電感器110消耗第一基板102大的覆蓋區(footprint)。由於線圈112可具有相對大的面積，電感器110可以提供相對大的電感量，當節省積體電路100的寶貴空間時，其使得電感器110得以滿足設計規格。此外，因為電感器的線圈112在垂直延伸的方向上延伸，相較於傳統的電感器，可以減輕化學機械平坦化(CMP)造成的碟狀凹陷的效應(例如因為碟狀凹陷不會沿著線圈112的整個長度發生，且因此不會造成線圈112與其預期的設計產生大的偏差)。
第2圖說明具有電感器的積體電路200之三維(three-dimensional，3D)示意圖。
積體電路200包含複數個導電佈線層106和108排列在第一基板102上方的第一介電結構104中。第一基板102可以是任何種類的半導體本體(例如矽、矽鍺(SiGe)、絕緣體上的半導體(SOI)等)，以及與半導體本體一起的任何其他種類的半導體及/或磊晶層。舉例而言，在一些實施例中，第一基板102可包含底座基板和磊晶層。這些導電佈線層106和108包含導線106和導通孔108之交替層。
這些導電佈線層106和108定義出電感器110，電感器110具有第一終端202和第二終端204。在操作期間，電流配置為從第一終端202流向第二終端204，反之亦可。當電流流過 電感器110，沿著軸113產生磁場。當流過電感器110的電流改變時，隨著時間變化的磁場根據法拉第感應定律(Faraday's law of induction)感應電壓。
電感器110具有複數個線圈112a-112c環繞軸113。舉例而言，電感器110可包含環繞軸113之第一線圈112a、第二線圈112b和第三線圈112c。軸113沿著一直線延伸，此直線與直接位於電感器110下方的第一基板102的一區域不相交。這些線圈112a-112c包含垂直延伸區段，其藉由水平延伸區段耦接在一起。垂直延伸區段各自包含複數個導線106和導通孔108，其中水平延伸區段包含導線106。在一些實施例中，水平延伸區段可具有轉折(jog)，其使得水平延伸區段可以連接這些線圈112a-112c中相鄰的一個線圈。在一些替代的實施例中，垂直延伸區段也可在水平方向上延伸(例如垂直延伸區段可具有導通孔，其沿著水平方向水平地偏移)。在這些實施例中，垂直延伸區段可連接至大抵上為直線的水平區段。
在一些實施例中，這些線圈112a-112c藉由導線106中的一個底部導線連接在一起。在一些其他實施例中(未繪示)，這些線圈112a-112c可藉由導線106中的其他導線連接在一起。舉例而言，在一些實施例中，第一線圈112a可藉由導線106中的一個頂部導線耦接至第二線圈112b。在一些其他實施例中，第一線圈112a可藉由導線106中的一個導線耦接至第二線圈112b，這個導線位於頂部導線與底部導線之間。在又其他實施例中，第一線圈112a可藉由導線106中的第一個導線耦接至第二線圈112b，且第二線圈112b可藉由這些導線106中的第二 個導線耦接至第三線圈112c，第二個導線與導線106中的第一個導線位於從第一基板102開始之不同高度。
電感器110的這些線圈112a-112c可沿著與第一基板102相交之垂直延伸的平面排列。由於電感器110的線圈112a-112c沿著垂直延伸的平面排列，當佔據第一基板102相對小的覆蓋區時，電感器110的線圈112a-112c可具有相對大的面積。因此，電感器110能夠在最小的覆蓋區提供高電感量。舉例而言，這些線圈112a-112c可各自沿著99.5μm的長度(L)延伸，且各自具有200μm的寬度(W)和300μm的高度(H)，並且給予電感器110約19,990平方微米(micrometers2，mm2)的覆蓋區。相比之下，具有相同尺寸，但是環繞與第一基板102相交的軸定向的電感器將具有明顯更大之約60,000平方微米(mm2)的覆蓋區。
第3A-3C圖說明具有電感器的積體電路結構之一些其他實施例的剖面示意圖。
第3A圖說明具有電感器的積體電路結構300之一些其他實施例的剖面示意圖，電感器排列在導電內連線層中。
積體電路結構300包含第一層間介電(inter-level dielectric，ILD)結構304，其沿著第一基板102的前側102f排列，第一基板102具有複數個電晶體裝置302。第二介電結構310沿著第一基板102的背側102b排列，背側102b與前側102f為第一基板102的相對兩面。第一層間介電(ILD)結構304圍繞複數個第一導電內連線層306，其包含導電內連線導線322和導電內連線導通孔324之交替層。
第二介電結構310圍繞複數個重分布層312，這些重分布層312配置為將複數個第一導電內連線層306耦接至接合墊318，接合墊318沿著第一基板102的背側102b排列。接合墊318包含導電材料(例如金屬，像是鋁或類似金屬)，且具有露出的上表面。接合墊318配置為提供積體電路結構300與外部裝置之間的電性連接。舉例而言，可形成焊料凸塊(未繪示)於接合墊318上，以將接合墊318連接至積體晶片封裝的外部輸入/輸出接腳(I/O pin)。在一些實施例中，第二介電結構310可藉由護層(passivation layer)320與第一基板102隔開。在這些實施例中，這些重分布層312延伸穿過護層320。在一些實施例中，護層320可包含氧化物、氮化物(例如氮化矽)或類似材料。
複數個第一導電內連線層306定義出電感器110，電感器110包含複數個線圈112環繞軸113，軸113沿著一直線延伸，此直線與直接位於電感器110下方的第一基板102之表面不相交。這些線圈112各自包含複數個導電內連線導線322和複數個導電內連線導通孔324。舉例而言，第一線圈包含一垂直延伸區段，此垂直延伸區段包含複數個導電內連線導線322和導電內連線導通孔324。
在一些實施例中，擴散阻障層326沿著導電內連線導線322和導電內連線導通孔324的外邊界連續地延伸，且位於導電內連線導線322與第一基板102之間。在一些實施例中，導電內連線導線322的金屬可直接接觸導電內連線導通孔324的金屬。在各種實施例中，擴散阻障層326可包含鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鈷-鎢(CoW)或類似材料。
第3B圖說明具有電感器的積體電路結構328之一些其他實施例的剖面示意圖，電感器排列在重分布層中。
積體電路結構328包含第一層間介電(ILD)結構304和第二介電結構310，第一層間介電結構304沿著第一基板102的前側102f排列，第二介電結構310沿著第一基板102的背側102b排列。第一層間介電結構304圍繞複數個第一導電內連線層306。第二介電結構310圍繞複數個重分布層312，這些重分布層312配置為將複數個第一導電內連線層306耦接至接合墊318，接合墊318沿著第一基板102的背側102b設置。
這些重分布層312包含重分布導通孔314和重分布導線316之交替層。在一些實施例中，這些重分布層312藉由一或多個貫穿基板導通孔(through-substrate vias，TSVs)308耦接至複數個第一導電內連線層306，貫穿基板導通孔308延伸穿過第一基板102。這些重分布層312定義出電感器110，電感器110包含複數個線圈112環繞軸113，軸113沿著一直線延伸，此直線與直接位於電感器110下方的第一基板102之區域不相交。這些線圈112各自包含複數個重分布導通孔314和複數個重分布導線316。
在一些實施例中，這些重分布層312具有相較於複數個導電內連線層更大的尺寸。在一些實施例中，重分布層312具有的多層之高度範圍可在大約1μm與大約50μm之間。這些重分布層312之相對較大的尺寸可容許電感器110具有相對大面積的線圈，藉此使得電感器110滿足裝置規格時，可以具有小的覆蓋區。
第3C圖說明具有電感器的積體電路結構330之一些其他實施例的剖面示意圖，電感器延伸穿過第一基板。
積體電路結構330包含第一層間介電(ILD)結構304以及第二介電結構310，第一層間介電結構304沿著第一基板102的前側102f排列，第二介電結構310沿著第一基板102的背側102b排列。第一層間介電結構304圍繞複數個第一導電內連線層306。第二介電結構310圍繞複數個重分布層312，這些重分布層312配置為將複數個第一導電內連線層306耦接至接合墊318，接合墊318沿著第一基板102的背側102b排列。複數個貫穿基板導通孔(TSVs)308延伸穿過第一基板102，從複數個第一導電內連線層306中的一個到複數個重分布層312中的一個。
電感器110由複數個第一導電內連線層306中的一或多個、貫穿基板導通孔(TSVs)308、以及複數個重分布層312中的一或多個所定義。電感器110包含環繞軸113之複數個線圈112，軸113沿著一直線延伸，此直線與直接位於電感器110下方的第一基板102之表面不相交。在一些實施例中，第一基板102的厚度範圍在大約50μm與大約200μm之間，其容許電感器110具有的線圈有相對大的面積。
第4圖說明具有電感器的堆疊積體電路結構400之一些實施例的剖面示意圖。
堆疊積體電路結構400包含第一積體晶片晶粒(integrated chip die)402和第二積體晶片晶粒404。第一積體晶片晶粒402包含第一基板102和沿著第一基板102的前側102f排列之第一層間介電結構304，第一層間介電結構304圍繞複數 個第一導電內連線層306。在一些實施例中，第一基板102可包含一或多個電晶體裝置302。在一些其他實施例中，第一基板102可替代地及/或額外地包含例如影像裝置或微機電裝置。第二積體晶片晶粒404包含第二基板406以及位於第一層間介電結構304與第二基板406之間的第二層間介電結構408，第二層間介電結構408圍繞複數個第二導電內連線層410。在一些實施例中，第二基板406可包含一或多個電晶體裝置412。
第一層間介電結構304和第二層間介電結構408各自包含複數個堆疊層間介電層。在各種實施例中，複數個堆疊層間介電層可包含一或多個氧化物(例如SiO2、SiCO等)、氟矽酸鹽玻璃(fluorosilicate glass)、磷矽酸鹽玻璃(phosphate glass)(例如硼磷矽酸鹽玻璃(borophosphate silicate glass))或類似的材料。複數個第一導電內連線層306和複數個第二導電內連線層410各自包含複數個交替的導電內連線導通孔和導電內連線導線層。在各種實施例中，複數個交替的導電內連線導通孔和導電內連線導線層可包含鋁、銅、鎢或類似材料。
第一積體晶片晶粒402以面對面(face-to-face，F2F)混成接合(hybrid bonding)的配置方式，垂直地堆疊至第二積體晶片晶粒404上。在面對面(F2F)混成接合的配置中，第一層間介電結構304沿著接合界面414接觸第二層間介電結構408。此外，在第一層間介電結構304中的第一導電墊416a沿著接合界面414接觸在第二層間介電結構408中的第二導電墊416b。在一些實施例中，第一導電墊416a藉由第一導通孔418a耦接至複數個第一導電內連線層306，且第二導電墊416b藉由第二導通孔 418b耦接至複數個第二導電內連線層410。在一些實施例中，導電墊416a-416b和導通孔418a-418b可包含金屬，像是銅。
在一些實施例中，複數個第一導電內連線層306藉由延伸穿過第一基板102的貫穿基板導通孔(TSV)308，耦接至沿著第一基板102的背側102b設置的複數個重分布層312。這些重分布層312將複數個第一導電內連線層306耦接至沿著第一基板102的背側102b設置的接合墊318。複數個重分布層312定義出電感器110，電感器110包含環繞軸113之複數個線圈112，軸113沿著一直線延伸，此直線與直接位於電感器110下方的第一基板102之表面不相交。這些線圈112各自包含複數個重分布導通孔314和複數個重分布導線316。
第5圖說明具有電感器的堆疊積體電路結構500之一些其他實施例的剖面示意圖。
堆疊積體電路結構500包含第一積體晶片晶粒402以面對面(F2F)混成接合的配置方式堆疊至第二積體晶片晶粒404上。第一積體晶片晶粒402包含第一基板102和沿著第一基板102的前側102f排列之第一層間介電結構304。第一層間介電結構304圍繞複數個第一導電內連線層306。第二積體晶片晶粒404包含第二基板406和第二層間介電結構408，第二層間介電結構408排列在第一層間介電結構304與第二基板406之間。第二層間介電結構408圍繞複數個第二導電內連線層410。
複數個第一導電內連線層306和複數個第二導電內連線層410一起定義出電感器110，電感器110包含環繞軸113之複數個線圈112，軸113沿著一直線延伸，此直線與直接位於 電感器110下方的第一基板102之表面不相交。複數個線圈112各自包含複數個第一導電內連線層306之複數個第一導電內連線導線和導電內連線導通孔，以及複數個第二導電內連線層410之複數個第二導電內連線導線和導電內連線導通孔。
在一些實施例中，複數個第一導電內連線層306的尺寸隨著與第一基板102的距離增加而增加。舉例而言，第一導電內連線導線322a可具有比第二導電內連線導線322b小的尺寸，第二導電內連線導線322b藉由第一導電內連線導線322a與第一基板102隔開。類似地，複數個第二導電內連線層410的尺寸也可隨著與第二基板406的距離增加而增加。由於複數個第一導電內連線層306和複數個第二導電內連線層410的尺寸隨著與相關基板的距離增加而增加，電感器110可包含垂直延伸區段，垂直延伸區段包含的導電內連線導線之尺寸沿著在一方向上延伸的線，從第一寬度增加至第二寬度，且從第二寬度減少至第三寬度(例如大抵上等於第一寬度)，上述方向與第一基板102的前側102f相交。
在一些實施例中，在複數個第一導電內連線層306中的導電內連線導通孔和導電內連線導線具有傾斜側壁，其使得複數個第一導電內連線層306中各個第一導電內連線層之尺寸隨著與第一基板102的距離增加而增加。舉例而言，複數個第一導電內連線層306可包含側壁之角度為θ1的第一導電內連線導通孔324a，使得第一導電內連線導通孔324a的寬度隨著與第一基板102的距離增加而增加。相似地，在複數個第二導電內連線層410中的導電內連線導通孔和導電內連線導線具有傾 斜側壁，其使得複數個第二導電內連線層410中各個第二導電內連線層之尺寸隨著與第二基板406的距離增加而增加。舉例而言，複數個第二導電內連線層410可包含側壁之角度為θ2的第二導電內連線導通孔324b，使得第二導電內連線導通孔324b的寬度隨著與第二基板406的距離增加而增加。由於電感器110由複數個第一導電內連線層306和複數個第二導電內連線層410定義，電感器110之垂直延伸區段具有的第一導電內連線導通孔324a之寬度隨著與第一基板102的距離增加而增加，並且垂直延伸區段具有的第二導電內連線導通孔324b之寬度隨著與第一基板102的距離增加而減少。
第6圖說明具有電感器的堆疊積體電路結構600之一些其他實施例的剖面示意圖。
堆疊積體晶片結構600包含電感器110，電感器110由複數個第一導電內連線層306中的一或多個、貫穿基板導通孔(TSVs)308a-308b、以及複數個重分布層312中的一或多個所定義。電感器110包含複數個線圈112各自延伸穿過第一基板102。舉例而言，電感器110可包含線圈，線圈各自具有第一垂直延伸區段和第二垂直延伸區段，第一垂直延伸區段包含延伸穿過第一基板102的第一貫穿基板導通孔(TSV)308a，且第二垂直延伸區段包含延伸穿過第一基板102的第二貫穿基板導通孔(TSV)308b。這些線圈112環繞軸113，軸113沿著一直線延伸，此直線與直接位於電感器110下方的第一基板102之表面不相交。
第7圖說明具有電感器的堆疊積體電路結構700之 一些其他實施例的剖面示意圖。
堆疊積體晶片結構700包含電感器110，電感器110由複數個第一導電內連線層306、複數個第二導電內連線層410、複數個貫穿基板導通孔(TSVs)308a-308b、以及複數個重分布層312中的一或多個所定義。電感器110包含複數個線圈112各自延伸穿過第一基板102。舉例而言，電感器110可包含線圈，線圈各自具有第一垂直延伸區段和第二垂直延伸區段，第一垂直延伸區段包含延伸穿過第一基板102的第一貫穿基板導通孔(TSV)308a，且第二垂直延伸區段包含延伸穿過第一基板102的第二貫穿基板導通孔(TSV)308b。電感器110包含環繞軸113之複數個線圈112，軸113沿著一直線延伸，此直線與直接位於電感器110下方的第一基板102之表面不相交。
在一些實施例中，複數個貫穿基板導通孔(TSVs)308中的一或多個、複數個第一導電內連線層306、複數個第二導電內連線層410、及/或複數個重分布層312可包含不同材料，使得電感器110的垂直延伸區段包含的組件具有不同的材料。舉例而言，複數個第一導電內連線層306可包含銅，複數個貫穿基板導通孔(TSVs)308可包含銅，且複數個重分布層312可包含鋁。
第8-10圖說明形成具有電感器的積體電路之方法的一些實施例的剖面示意圖800-1000。雖然第8-10圖之描述與方法有關，應理解的是，第8-10圖中繪示的結構並不限於此方法，而是這些結構與方法是互相獨立的。
如第8圖的剖面示意圖800所示，第一導線106a定 義電感器的第一水平區段116a，電感器形成在第一介電結構104中，第一介電結構104沿著第一基板102的第一表面102a排列。
如第9圖的剖面示意圖900所示，形成一或多個導線106b及/或導通孔108a-108b，以定義電感器的第一垂直區段114a和第二垂直區段114b。在一些實施例中，一或多個導線106b及/或導通孔108a-108b可形成在第一介電結構104中。在一些其他實施例中(未繪示)，一或多個導線106b及/或導通孔108a-108b可形成在第二介電結構中，第二介電結構沿著第一基板102的背側102b排列，背側102b與第一表面102a為第一基板102的相對兩面。在又其他實施例中(未繪示)，一或多個導線106b及/或導通孔108a-108b可包含形成在第一基板102中的貫穿基板導通孔(TSVs)。
如第10圖的剖面示意圖1000所示，第二導線106c定義電感器110的第二水平區段116b，電感器110形成在第一介電結構104或第二介電結構中(未繪示)。電感器110的第二水平區段116b完成電感器110的線圈112，線圈112環繞軸113，軸113沿著一直線延伸，此直線與直接位於電感器110下方的第一基板102之表面不相交。
第11圖說明形成具有電感器的積體電路之方法1100的一些實施例的流程圖。
當在此揭示的方法(例如方法1100和1800)以下述一系列的行動或事件說明和描述時，應理解的是，這些行動或事件說明的順序並沒有限定的意味。舉例而言，一些行動可以 脫離在此說明及/或描述的順序，用不同的順序發生及/或與其他行動或事件同時發生。此外，並非全部說明的行動都需要用來實現在此描述的實施例或在此描述的一或多個方面。再者，在此提及的一或多個行動可以在一或多個分開的行動及/或階段中執行。
在行動1102，形成第一導線於沿著第一基板的第一表面排列之第一介電結構中，第一導線定義電感器的第一水平區段。第8圖說明對應於行動1102的一些實施例之剖面示意圖800。
在行動1104，形成一或多個導線及/或導通孔定義電感器的垂直區段，此垂直區段耦接至第一水平區段。第9圖說明對應於行動1104的一些實施例之剖面示意圖900。
在行動1106，形成第二導線於沿著第一基板的第二表面排列之第二介電結構中，第二導線定義電感器的第二水平區段。在一些實施例中，第一介電結構與第二介電結構可為相同的介電結構，而在一些其他實施例中，第一和第二介電結構可包含藉由第一基板分開的不同介電結構。第10圖說明對應於行動1106的一些實施例之剖面示意圖1000。
第12-17圖說明形成具有電感器的堆疊積體電路結構之方法的一些實施例的剖面示意圖1200-1700。雖然第12-17圖是以與方法有關進行描述，應理解的是，第12-17圖中繪示的結構並不限於此方法，而是這些結構與方法是互相獨立的。
如第12圖的剖面示意圖1200所示，藉由形成複數個第一導電內連線層306於第一層間介電結構304中而形成第 一積體晶片晶粒402，第一層間介電結構304包含複數個第一堆疊層間介電層位於第一基板102上方。在一些實施例中，可使用鑲嵌製程(damascene process)(例如單鑲嵌製程或雙鑲嵌製程)形成複數個第一導電內連線層306。鑲嵌製程之進行是藉由形成層間介電層於第一基板102上方，蝕刻層間介電層以形成通孔之孔洞及/或金屬溝槽，以及用導電材料填充通孔之孔洞及/或金屬溝槽。在一些實施例中，可藉由氣相沉積技術(例如物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、電漿增強化學氣相沉積(Plasma Enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)等)來沉積層間介電層，且可使用沉積製程及/或鍍覆製程(例如電鍍、無電電鍍等)來形成導電材料。在各種實施例中，複數個第一導電內連線層306可包含鎢、銅、鋁銅或類似材料。
在一些實施例中，可形成第一導電墊416a於第一層間介電結構304中，且位於複數個第一導電內連線層306之上。第一導電墊416a可藉由第一導通孔418a耦接至複數個第一導電內連線層306。在一些實施例中，第一導電墊416a和第一導通孔418a可包含金屬，像是銅。
如第13圖的剖面示意圖1300所示，藉由形成複數個第二導電內連線層410於第二層間介電結構408中而形成第二積體晶片晶粒404，第二層間介電結構408包含複數個第二堆疊層間介電層位於第二基板406上方。在一些實施例中，可使用如上所述之鑲嵌製程(例如單鑲嵌製程或雙鑲嵌製程)形成複 數個第二導電內連線層410。在一些實施例中，可形成第二導電墊416b於第二層間介電結構408中，且位於複數個第二導電內連線層410之上。第二導電墊416b可藉由第二導通孔418b耦接至複數個第二導電內連線層410。在一些實施例中，第二導電墊416b和第二導通孔418b可包含金屬，像是銅。
如第14圖的剖面示意圖1400所示，第一積體晶片晶粒402沿著接合界面414接合至第二積體晶片晶粒404。沿著接合界面414，第一層間介電結構304鄰接第二層間介電結構408，且第一導電墊416a鄰接第二導電墊416b。在一些實施例中，藉由對齊第一導電墊416a和第二導電墊416b，然後施加壓力和加熱進行接合。上述壓力可小於或等於大約30MPa，且加熱可在大約100℃到大約500℃的範圍內。混成接合製程(hybrid bonding process)使得介電材料與導電材料兩者之間形成接合。
如第15圖的剖面示意圖1500所示，將第一基板102薄化，以降低第一基板102的厚度(例如從厚度t降至厚度t-δ)。可藉由蝕刻製程及/或物理研磨製程的方式薄化第一基板102。在一些實施例中，第一基板102的厚度可從第一厚度t降低至第二厚度t-δ，第一厚度t的範圍在大約700μm到大約1000μm之間，第二厚度t-δ的範圍在大約50μm到大約200μm之間。
如第16圖的剖面示意圖1600所示，形成複數個貫穿基板導通孔(TSVs)308延伸穿過第一基板102。複數個貫穿基板導通孔(TSVs)308從複數個第一導電內連線層306延伸至第一基板102的背側102b。在一些實施例中，藉由形成遮罩層於第一基板102的背側102b上來形成複數個貫穿基板導通孔 (TSVs)308。在各種實施例中，遮罩層可包含介電材料，像是二氧化矽、氮化矽或類似材料。在遮罩層形成之後，將第一基板102選擇性地暴露於一或多種蝕刻劑，蝕刻劑配置來形成定義出貫穿基板導通孔開口1602之側壁，貫穿基板導通孔開口1602延伸穿過第一基板102。在各種實施例中，一或多種蝕刻劑可包含乾蝕刻劑及/或濕蝕刻劑。在定義出貫穿基板導通孔開口1602之後，形成導電材料於貫穿基板導通孔開口1602中以形成複數個貫穿基板導通孔(TSVs)308。可藉由沉積阻障層及/或晶種層於貫穿基板導通孔開口1602內，接著進行鍍覆製程(例如電鍍製程或無電電鍍製程)以導電材料填充貫穿基板導通孔開口1602來形成導電材料。
在一些實施例中，導電材料可包含金屬，像是銅。在一些實施例中，阻障層可包含鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鈷-鎢(CoW)或類似材料。在一些實施例中，導電材料可藉由介電襯墊(liner)與第一基板102隔開。在各種實施例中，介電襯墊可包含氧化物、氮化物或類似材料。舉例而言，介電襯墊可包含由電漿增強化學氣相沉積(PECVD)沉積的氧化矽，其使用矽烷(silane)或四乙氧基矽烷(tetraethylorthosilicate，TEOS)作為矽來源。在形成阻障層和晶種層之前，可進行蝕刻製程從貫穿基板導通孔開口1602的底部移除介電襯墊。
如第17圖的剖面示意圖1700所示，形成複數個重分布層312於貫穿基板導通孔(TSVs)308上方。可藉由沉積金屬，然後將金屬圖案化以定義出重分布層來形成複數個重分布 層312，之後形成介電層於重分布層上。在各種實施例中，複數個重分布層312可包含金屬，像是鋁、銅或類似材料。在各種實施例中，介電層可包含環氧樹酯(epoxy)、聚亞醯胺(polyimide)、苯環丁烯(benzocyclobutene，BCB)、聚苯并[口咢]唑(polybenzoxazole，PBO)或類似材料。
如剖面示意圖1700所示，複數個重分布層312、貫穿基板導通孔(TSVs)308、複數個第一導電內連線層306和複數個第二導電內連線層410定義出電感器110，電感器110包含複數個線圈112各自延伸穿過第一基板102。在一些其他實施例中，如上述說明，電感器110可由複數個重分布層312中的一或多個、貫穿基板導通孔(TSVs)308、複數個第一導電內連線層306和複數個第二導電內連線層410所定義。
第18圖說明形成具有電感器的積體電路之方法1800的一些實施例的流程圖。
在行動1802，藉由形成複數個第一導電內連線層於第一基板的前側上之第一介電結構中，而形成第一積體晶片晶粒。在一些實施例中，複數個第一導電內連線層定義出電感器的一部分。在一些其他實施例中，複數個第一導電內連線層未定義電感器的一部分。第12圖說明對應於行動1802的一些實施例之剖面示意圖1200。
在行動1804，藉由形成複數個第二導電內連線層於第二基板上的第二介電結構中，而形成第二積體晶片晶粒。在一些實施例中，複數個第二導電內連線層定義出電感器的一部分。在一些其他實施例中，複數個第二導電內連線層未定義 電感器的一部分。第13圖說明對應於行動1804的一些實施例之剖面示意圖1300。
在行動1806，第一積體晶片晶粒沿著混成接合界面接合至第二積體晶片晶粒，混成接合界面包含介電材料和導電材料。第14圖說明對應於行動1806的一些實施例之剖面示意圖1400。
在行動1808，將第一基板薄化。薄化第一基板降低了第一基板的厚度。第15圖說明對應於行動1808的一些實施例之剖面示意圖1500。
在行動1810，形成貫穿基板導通孔(TSVs)，其延伸穿過第一基板到達複數個第一導電內連線層。在一些實施例中，貫穿基板導通孔(TSVs)定義出電感器的一部分。在一些其他實施例中，貫穿基板導通孔(TSVs)未定義電感器的一部分。第16圖說明對應於行動1810的一些實施例之剖面示意圖1600。
在行動1812，沿著第一基板的背側形成一或多個重分布層。一或多個重分布層排列在介電結構中，介電結構與第一層間介電結構分別設置於第一基板的相對兩面。在一些實施例中，一或多個重分布層定義出電感器的一部分。在一些其他實施例中，一或多個重分布層未定義出電感器的一部分。第17圖說明對應於行動1812的一些實施例之剖面示意圖1700。
在行動1814，形成接合墊於一或多個重分布層之上。接合墊藉由一或多個重分布層耦接至複數個第一導電內連線層。第17圖說明對應於行動1814的一些實施例之剖面示意圖1700。
因此，本發明實施例係關於具有電感器的積體電路晶片，電感器的方向定為環繞一軸，此軸與直接位於電感器下方的基板之區域不相交。
在一些實施例中，本發明實施例有關於積體電路。此積體電路包含複數個導電佈線層，其具有導線和導通孔設置於鄰接第一基板之一或多個介電結構中。複數個導電佈線層定義出電感器，電感器具有一或多個線圈各自包含垂直延伸區段沿著一平面排列，此平面與第一基板相交。垂直延伸區段包含複數個上述導線和導通孔。
在一些實施例中，一或多個線圈各自環繞一軸，此軸沿著一直線延伸，此直線與第一基板的第一表面不相交，第一表面面向一或多個介電結構中的一個。
在一些實施例中，複數個導電佈線層包括複數個第一導電內連線層排列在第一層間介電結構中，第一層間介電結構包括複數個堆疊層間介電層。
在一些實施例中，積體電路更包含第二基板和第二層間介電結構。第二層間介電結構設置在第二基板與第一層間介電結構之間，且圍繞複數個第二導電內連線層，其中複數個導電佈線層還包括複數個第二導電內連線層。
在一些實施例中，垂直延伸區段包括第一導電內連線導通孔和第二導電內連線導通孔。第一導電內連線導通孔具有傾斜的第一側壁，以使得第一導電內連線導通孔的第一寬度隨著與第一基板的距離增加而增加。第二導電內連線導通孔具有傾斜的第二側壁，以使得第二導電內連線導通孔的第二寬 度隨著與第一基板的距離增加而減少。
在一些實施例中，積體電路更包括：第一層間介電結構沿著第一基板的第一表面排列；複數個第一導電內連線層由第一層間介電結構所圍繞；以及複數個重分布層沿著第一基板的第二表面排列，且配置為將複數個第一導電內連線層耦接至接合墊，其中複數個重分布層包括複數個導電佈線層。
在一些實施例中，垂直延伸區段包括貫穿基板導通孔(TSV)延伸穿過第一基板。
在一些實施例中，定義出垂直延伸區段的導線的尺寸沿著一直線從第一寬度增加至第二寬度，且從第二寬度減少至第三寬度，此直線與第一基板的第一表面相交，第一表面面向一或多個介電結構中的一個。
在一些實施例中，一或多個線圈延伸穿過第一基板。
在一些實施例中，積體電路更包括：第一層間介電結構沿著第一基板的第一表面排列，其中第一層間介電結構圍繞複數個第一導電內連線層；複數個貫穿基板導通孔延伸穿過第一基板；以及介電結構沿著第一基板之與第一表面相反的第二表面排列，其中介電結構圍繞複數個重分布層，複數個重分布層藉由複數個貫穿基板導通孔耦接至複數個第一導電內連線層，且其中垂直延伸區段由複數個第一導電內連線層、複數個貫穿基板導通孔和複數個重分布層所定義。
在一些其他實施例中，本發明實施例有關於半導體裝置。此半導體裝置包含第一基板和在鄰接第一基板之一或 多個介電結構中的複數個導電佈線層。複數個導電佈線層定義出電感器，電感器具有一或多個線圈，線圈環繞一軸，此軸平行於第一基板的第一表面延伸，第一表面面向上述一或多個介電結構中的一個。
在一些實施例中，一或多個線圈包括：第一線圈和第二線圈。第一線圈包括第一對垂直延伸區段，第一對垂直延伸區段各自包括複數個第一導線和導通孔。第二線圈包括第二對垂直延伸區段，第二對垂直延伸區段各自包括複數個第二導線和導通孔，且其中第一對垂直延伸區段中的一個藉由水平延伸區段耦接至第二對垂直延伸區段中的一個，水平延伸區段包括導線。
在一些實施例中，第一線圈和第二線圈各自延伸穿過第一基板。
在一些實施例中，半導體裝置更包括：複數個第一導電內連線層排列在第一層間介電結構中，第一層間介電結構包括複數個堆疊層間介電層沿著第一基板的第一表面設置，其中複數個導電佈線層包括複數個第一導電內連線層。
在一些實施例中，半導體裝置更包括：第二基板和第二層間介電結構，第二層間介電結構位於第二基板與第一層間介電結構之間；以及複數個第二導電內連線層位於第二層間介電結構中，其中複數個導電佈線層還包括複數個第二導電內連線層。
在一些實施例中，半導體裝置更包括：複數個貫穿基板導通孔延伸穿過第一基板；以及一或多個重分布層排列 在第一基板之與第一表面相反的第二表面上，其中複數個導電佈線層包括複數個第一導電內連線層、複數個貫穿基板導通孔和一或多個重分布層。
在一些實施例中，半導體裝置更包括：複數個第一導電內連線層排列在第一層間介電結構中，第一層間介電結構包括複數個堆疊層間介電層沿著第一基板的第一表面設置，其中複數個第一導電內連線層包括複數個導電佈線層。
在又一些其他實施例中，本發明實施例有關於形成積體電路的方法。此方法包含在沿著第一基板的第一表面之第一介電結構中形成第一導線，第一導線定義出電感器的第一水平區段。此方法還包含形成一或多個導線或導通孔，定義出電感器的垂直區段。此方法還包含在沿著第一基板的第二表面之第二介電結構中形成第二導線，第二導線定義出電感器的第二水平區段。
在一些實施例中，第一表面和第二表面為相同的表面。
在一些實施例中，第一表面和第二表面面向相反方向。
以上概述了數個實施例的部件，使得在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的概念。在本發明所屬技術領域中具有通常知識者應該理解，可以使用本發明實施例作為基礎，來設計或修改其他製程和結構，以實現與在此所介紹的實施例相同的目的及/或達到相同的好處。在本發明所屬技術領域中具有通常知識者也應該理解，這 些等效的結構並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，在此可以做出各種改變、取代和其他選擇。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (20)

  1. 一種積體電路，包括：複數個導電佈線層，其包括一導線和一導通孔設置在鄰接一第一基板的一或多個介電結構中；其中該複數個導電佈線層定義一電感器，該電感器具有一或多個線圈各自包括一垂直延伸區段沿著一平面排列，該平面與該第一基板相交；且其中該垂直延伸區段包括複數個該導線和該導通孔。
  2. 如申請專利範圍第1項所述之積體電路，其中該一或多個線圈各自環繞一軸，該軸沿著一直線延伸，該直線與該第一基板的一第一表面不相交，該第一表面面向該一或多個介電結構中的一個。
  3. 如申請專利範圍第1項所述之積體電路，其中該複數個導電佈線層包括複數個第一導電內連線層排列在一第一層間介電結構中，該第一層間介電結構包括複數個堆疊層間介電層。
  4. 如申請專利範圍第3項所述之積體電路，更包括：一第二基板；以及一第二層間介電結構，設置在該第二基板與該第一層間介電結構之間，且圍繞複數個第二導電內連線層，其中該複數個導電佈線層還包括該複數個第二導電內連線層。
  5. 如申請專利範圍第1項所述之積體電路，其中該垂直延伸區段包括：一第一導電內連線導通孔，具有傾斜的一第一側壁，以使 得該第一導電內連線導通孔的一第一寬度隨著與該第一基板的一距離增加而增加；以及一第二導電內連線導通孔，具有傾斜的一第二側壁，以使得該第二導電內連線導通孔的一第二寬度隨著與該第一基板的該距離增加而減少。
  6. 如申請專利範圍第1項所述之積體電路，更包括：一第一層間介電結構，沿著該第一基板的一第一表面排列；複數個第一導電內連線層，由該第一層間介電結構所圍繞；以及複數個重分布層，沿著該第一基板的一第二表面排列，且配置為將該複數個第一導電內連線層耦接至一接合墊，其中該複數個重分布層包括該複數個導電佈線層。
  7. 如申請專利範圍第1項所述之積體電路裝置，其中該垂直延伸區段包括一貫穿基板導通孔(through-substrate vias，TSV)延伸穿過該第一基板。
  8. 如申請專利範圍第1項所述之積體電路，其中定義出該垂直延伸區段的該導線的尺寸沿著一直線從一第一寬度增加至一第二寬度，且從該第二寬度減少至一第三寬度，該直線與該第一基板的一第一表面相交，該第一表面面向該一或多個介電結構中的一個。
  9. 如申請專利範圍第1項所述之積體電路，其中該一或多個線圈延伸穿過該第一基板。
  10. 如申請專利範圍第1項所述之積體電路，更包括：一第一層間介電結構，沿著該第一基板的一第一表面排 列，其中該第一層間介電結構圍繞複數個第一導電內連線層；複數個貫穿基板導通孔，延伸穿過該第一基板；以及一介電結構，沿著該第一基板之與該第一表面相反的一第二表面排列，其中該介電結構圍繞複數個重分布層，該複數個重分布層藉由該複數個貫穿基板導通孔耦接至該複數個第一導電內連線層；且其中該垂直延伸區段由該複數個第一導電內連線層、該複數個貫穿基板導通孔和該複數個重分布層所定義。
  11. 一種半導體裝置，包括：一第一基板；以及複數個導電佈線層，位於鄰接該第一基板的一或多個介電結構中；且其中該複數個導電佈線層定義一電感器，該電感器具有一或多個線圈環繞一軸，該軸平行於該第一基板的一第一表面延伸，該第一表面面向該一或多個介電結構中的一個。
  12. 如申請專利範圍第11項所述之半導體裝置，其中該一或多個線圈包括：一第一線圈，其包括一第一對垂直延伸區段，該第一對垂直延伸區段各自包括複數個第一導線和導通孔；以及一第二線圈，其包括一第二對垂直延伸區段，該第二對垂直延伸區段各自包括複數個第二導線和導通孔；且其中該第一對垂直延伸區段中的一個藉由一水平延伸區段耦接至該第二對垂直延伸區段中的一個，該水平延伸區段 包括一導線。
  13. 如申請專利範圍第12項所述之半導體裝置，其中該第一線圈和該第二線圈各自延伸穿過該第一基板。
  14. 如申請專利範圍第11項所述之半導體裝置，更包括：複數個第一導電內連線層，排列在一第一層間介電結構中，該第一層間介電結構包括複數個堆疊層間介電層沿著該第一基板的該第一表面設置，其中該複數個導電佈線層包括該複數個第一導電內連線層。
  15. 如申請專利範圍第14項所述之半導體裝置，更包括：一第二基板；一第二層間介電結構，位於該第二基板與該第一層間介電結構之間；以及複數個第二導電內連線層，位於該第二層間介電結構中，其中該複數個導電佈線層還包括該複數個第二導電內連線層。
  16. 如申請專利範圍第14項所述之半導體裝置，更包括：複數個貫穿基板導通孔，延伸穿過該第一基板；以及一或多個重分布層，排列在該第一基板之與該第一表面相反的一第二表面上，其中該複數個導電佈線層包括該複數個第一導電內連線層、該複數個貫穿基板導通孔和該一或多個重分布層。
  17. 如申請專利範圍第11項所述之半導體裝置，更包括：複數個第一導電內連線層，排列在一第一層間介電結構中，該第一層間介電結構包括複數個堆疊層間介電層沿著 該第一基板的該第一表面設置，其中該複數個第一導電內連線層包括該複數個導電佈線層。
  18. 一種積體電路的形成方法，包括：沿著一第一基板的一第一表面，在一第一介電結構中形成一第一導線，定義一電感器的一第一水平區段；形成一或多個導線或導通孔，定義該電感器的一垂直區段；以及沿著該第一基板的一第二表面，在一第二介電結構中形成一第二導線，定義該電感器的一第二水平區段。
  19. 如申請專利範圍第18項所述之積體電路的形成方法，其中該第一表面和該第二表面為一相同的表面。
  20. 如申請專利範圍第18項所述之積體電路的形成方法，其中該第一表面和該第二表面面向相反方向。
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