KR102159216B1 - 집적 회로를 위한 인덕터 구조물 - Google Patents

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던-니안 야웅
젠-쳉 리우
칭-춘 왕
싱-치 린
민-펭 가오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시는 일부 실시예에서 아래의 기판과 교차하는 수직 평면을 따라 배열되는 하나 이상의 턴을 갖는 인덕터를 갖는 집적 회로에 관한 것이다. 일부 실시예에서, 집적 회로는 제1 기판과 접하는 하나 이상의 유전체 구조물 내에 배치된 전도성 와이어 및 전도성 비아를 갖는 복수의 전도성 라우팅 층을 포함한다. 복수의 전도성 라우팅 층은 제1 기판과 교차하는 평면을 따라 배열된 수직 연장 세그먼트를 각각 포함하는 하나 이상의 턴을 갖는 인덕터를 정의한다. 수직 연장 세그먼트는 복수의 전도성 와이어 및 전도성 비아를 갖는다.

Description

집적 회로를 위한 인덕터 구조물{INDUCTOR STRUCTURE FOR INTEGRATED CIRCUIT}
본 발명은 집적 회로를 위한 인덕터 구조물에 관한 것이다.
반도체 디바이스는 개인용 컴퓨터, 셀 폰, 디지털 카메라 등과 같은 다양한 전자 응용기기에 사용되고 있다. 상이한 응용에 대하여 상이한 기능을 제공하기 위해, 집적 칩은 광범위한 능동 소자 및 수동 소자를 사용하는 회로를 갖는다. 하나의 일반적으로 사용되는 수동 소자로는 인덕터(inductor)가 있다. 인덕터는, 전기 전류가 그를 통해 흐를 때 자기장에 전기 에너지를 저장하도록 구성되는 하나 이상의 턴(turn)을 갖는 전도성 코일이다. 인덕터는 필터(예컨대, RL 필터), 고조파 발진기, 및 많은 다른 회로 컴포넌트에 널리 사용된다. 인덕터의 인덕턴스(L)는 다음과 같이 계산될 수 있다:
Figure 112018102311966-pat00001
여기에서 L은 인덕턴스이고, μ는 투자율이고, N은 인덕터의 턴의 수이고, A는 턴의 면적이고, l은 코일의 길이이다.
본 개시는 일부 실시예에서 아래의 기판과 교차하는(intersect) 수직 평면을 따라 배열되는 하나 이상의 턴을 갖는 인덕터를 갖는 집적 회로에 관한 것이다. 일부 실시예에서, 집적 회로는 제1 기판과 접하는(abut) 하나 이상의 유전체 구조물 내에 배치된 전도성 와이어 및 전도성 비아를 갖는 복수의 전도성 라우팅 층을 포함한다. 복수의 전도성 라우팅 층은 제1 기판과 교차하는 평면을 따라 배열된 수직 연장 세그먼트(vertically extending segment)를 각각 포함하는 하나 이상의 턴을 갖는 인덕터를 정의한다. 수직 연장 세그먼트는 복수의 전도성 와이어 및 전도성 비아를 갖는다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 인덕터를 갖는 집적 회로의 일부 실시예의 단면도를 예시한다.
도 2는 인덕터를 갖는 집적 회로의 일부 실시예의 3차원 도면을 예시한다.
도 3a 내지 도 3c는 인덕터를 갖는 집적 회로의 일부 추가의 실시예의 단면도를 예시한다.
도 4는 인덕터를 갖는 적층형 집적 회로 구조물의 일부 실시예의 단면도를 예시한다.
도 5는 인덕터를 갖는 적층형 집적 회로 구조물의 일부 추가의 실시예의 단면도를 예시한다.
도 6은 인덕터를 갖는 적층형 집적 회로 구조물의 일부 추가의 실시예의 단면도를 예시한다.
도 7은 인덕터를 갖는 적층형 집적 회로 구조물의 일부 추가의 실시예의 단면도를 예시한다.
도 8 내지 도 10은 인덕터를 갖는 집적 회로를 형성하는 방법의 일부 실시예의 단면도들을 예시한다.
도 11은 인덕터를 갖는 집적 회로를 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
도 12 내지 도 17은 인덕터를 갖는 적층형 집적 회로 구조물을 형성하는 방법의 일부 실시예의 단면도들을 예시한다.
도 18은 인덕터를 갖는 적층형 집적 회로 구조물을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
반도체 산업에 있어서, 소비자 요구는 집적 회로가 더 큰 회로 밀도를 갖도록 계속해서 추구하여 왔다. 더 큰 회로 밀도를 달성하기 위해, 반도체 산업은 더 많은 컴포넌트들이 집적 칩의 주어진 영역 내에 형성될 수 있도록 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항, 커패시터, 등)의 최소 피처 크기를 계속해서 감소시켜 왔다. 그러나, 인덕터는 이러한 스케일링에 관련하여 다수의 어려움에 직면한다.
일반적으로, 인덕터는 기판 위의 BEOL(back-end-of-the-line) 금속 상호접속 층 내에 형성된다. 인덕터는 금속 상호접속 와이어 층 상에 각각 배열된 하나 이상의 턴을 포함한다. 예를 들어, 인덕터는 제1 금속 상호접속 와이어 층 상에 배열된 제1 턴 및 제1 금속 와이어 층 상에 배열되며 제1 턴을 둘러싸는 제2 턴을 포함할 수 있다. 인덕터의 인덕턴스는 인덕터의 턴의 면적에 정비례하기 때문에, 인덕터는 원하는 인덕턴스를 달성하기 위해 비교적 큰 점유면적(footprint)을 소비할 수 있다.
더욱이, 집적 회로 내의 인덕터도 또한, 금속 상호접속 와이어 층을 형성하는 데에 사용되는 화학 기계적 연마(CMP; chemical-mechanical planarization) 프로세스로 인한 평탄화 문제로부터의 단점을 갖는 것으로 인식되었다. 예를 들어, CMP 프로세스는 금속 상호접속 와이어 층의 상부 표면을 따라 디싱(dishing)을 초래할 수 있다(금속이 주변 유전체보다 더 빠른 속도로 제거될 수 있기 때문). 디싱은 금속 상호접속 와이어 층의 저항을 변경할 수 있으며, 그에 의해 인덕터를 통해 흐르는 전류 및 인덕터의 결과적인 응답을 변경할 수 있다.
본 개시는 일부 실시예에서, 아래의 기판과 교차하는 수직 평면을 따라 배열된 하나 이상의 턴을 포함하는 인덕터를 갖는 집적 회로에 관한 것이다. 일부 실시예에서, 집적 회로는 제1 기판과 접하는 하나 이상의 유전체 구조물 내에 배치된 전도성 와이어 및 전도성 비아를 포함하는 복수의 전도성 라우팅 층을 갖는다. 복수의 전도성 라우팅 층은, 제1 기판과 교차하는 평면을 따라 배열된 수직 연장 세그먼트를 각각 포함하는 하나 이상의 턴을 갖는 인덕터를 정의한다. 수직 연장 세그먼트는 복수의 전도성 와이어 및 전도성 비아를 포함한다. 인덕터를 아래의 기판과 교차하는 수직 평면을 따라 배열되는 턴을 갖도록 배향시킴으로써, 인덕터의 크기가 감소될 수 있고 인덕터 성능에 영향을 미치는 디싱 문제가 경감될 수 있다.
도 1은 인덕터를 포함하는 집적 회로(100)의 일부 실시예의 단면도를 예시한다.
집적 회로(100)는 제1 기판(102)의 하나 이상의 표면을 따라 배열된 하나 이상의 유전체 구조물 내에 배치된 전도성 라우팅 층(106 및 108)에 의해 정의되는 인덕터(110)를 포함한다. 일부 실시예에서, 하나 이상의 유전체 구조물은 제1 기판(102)의 제1 표면(102a)을 따라 배치된 제1 유전체 구조물(104)을 포함할 수 있다. 다른 실시예(도시되지 않음)에서, 하나 이상의 유전체 구조물은 제1 표면(102a)과 반대편에 있는 제1 기판(102)의 제2 표면을 따라 배치된 제1 유전체 구조물을 더 포함할 수 있다.
인덕터(110)는 축(113)을 중심으로 감는 하나 이상의 턴(112)(하나의 턴이 도 1에 도시됨)을 갖는다. 축(113)은 인덕터(110) 바로 아래에 있는 제1 기판(102)의 표면과 교차하지 않는 라인을 따라 연장한다. 예를 들어, 일부 실시예에서, 축(113)은 제1 기판(102)의 제1 표면(102a)에 평행하게 연장할 수 있다. 하나 이상의 턴(112)은 각각 복수의 전도성 라우팅 층(106 및 108)을 포함한다. 일부 실시예에서, 전도성 라우팅 층(106 및 108)은 전도성 비아(108)(수직 접속을 제공하도록 구성됨) 및 전도성 와이어(106)(측방 접속을 제공하도록 구성됨)의 교대하는 층들을 포함할 수 있다. 전도성 와이어(106)는 전도성 비아(108)의 하나 이상의 측부(side)를 지나 연장한다. 예를 들어, 일부 실시예에서, 전도성 와이어(106)는 전도성 비아(108)의 대향 측부들을 지나 연장할 수 있다.
인덕터(110)의 하나 이상의 턴(112)은 하나 이상의 수평 연장 세그먼트(116a-116b)에 커플링된 하나 이상의 수직 연장 세그먼트(114a-114b)를 각각 포함한다. 수직 연장 세그먼트(114a-114b)는 제1 기판(102)과 교차하는 평면을 따라 배열되도록 배향된다. 수직 연장 세그먼트(114a-114b)는 복수의 전도성 와이어(106) 및 전도성 비아(108)를 각각 포함한다. 예를 들어, 일부 실시예에서, 수직 연장 세그먼트(114a-114b)는 둘 이상의 전도성 와이어(106) 및 둘 이상의 전도성 비아(108)를 가질 수 있다. 수평 연장 세그먼트(116a-116b)는 제1 기판(102)의 제1 표면(102a)에 평행하게 연장하고 수직 연장 세그먼트(114a-114b) 중의 하나 이상에 커플링된 전도성 와이어(106)를 포함한다.
인덕터(110)를, 인덕터(110) 바로 아래에 있는 제1 기판(102)의 제1 표면(102a)과 교차하지 않는 축(113)을 중심으로 감도록 배향시킴으로써, 인덕터(110)가 제1 기판(102)의 큰 점유면적을 소비하게 하는 일 없이 인덕터(110)의 턴(112)은 비교적 큰 면적을 가질 수 있다. 턴(112)이 비교적 큰 면적을 가질 수 있기 때문에, 인덕터는 비교적 큰 인덕턴스를 제공할 수 있으며, 이는 인덕터(110)가 설계 사양을 충족시키면서 집적 회로(100) 상의 가치있는 공간을 절약할 수 있게 해준다. 또한, 인덕터의 턴(112)이 수직 연장 방향으로 연장하기 때문에, CMP 디싱의 영향이 종래의 인덕터보다 완화된다(예컨대, 디싱이 턴(112)의 전체 길이를 따라 발생하지 않고 따라서 그의 의도한 설계로부터 턴(112)의 큰 편차를 초래하지 않으므로).
도 2는 인덕터를 갖는 집적 회로(200)의 3차원(3D) 도면을 예시한다.
집적 회로(200)는 제1 기판(102) 위에 제1 유전체 구조물(104) 내에 배열된 복수의 전도성 라우팅 층(106 및 108)을 포함한다. 제1 기판(102)은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등)일 수 있으며, 그 뿐만 아니라 그와 연관된 임의의 다른 유형의 반도체 및/또는 에피텍셜 층일 수 있다. 예를 들어, 일부 실시예에서, 제1 기판(102)은 베이스 기판 및 에피텍셜 층을 포함할 수 있다. 복수의 전도성 라우팅 층(106 및 108)은 전도성 와이어(106) 및 전도성 비아(108)의 교대하는 층들을 포함한다.
복수의 전도성 라우팅 층(106 및 108)은 인덕터(110)를 정의한다. 인덕터(110)는 제1 단자(202) 및 제2 단자(204)를 갖는다. 동작 동안, 전류가 제1 단자(202)로부터 제2 단자(204)로, 또는 그 반대로 흐르도록 구성된다. 전류가 인덕터(110)를 통해 흐름에 따라, 자기장이 축(113)을 따라 생성된다. 인덕터(110)를 통해 흐르는 전류가 변할 때, 시변 자기장은 패러데이(Faraday)의 유도 법칙에 따라 전압을 유도한다.
인덕터(110)는 축(113)을 중심으로 감는 복수의 턴(112a-112c)을 갖는다. 예를 들어, 인덕터(110)는 축(113)을 중심으로 감는 제1 턴(112a), 제2 턴(112b), 및 제3 턴(112c)을 포함할 수 있다. 축(113)은 인덕터(110) 바로 아래에 있는 제1 기판(102)의 영역과 교차하지 않는 라인을 따라 연장한다. 복수의 턴(112a-112c)은 수평 연장 세그먼트에 의해 함께 커플링된 수직 연장 세그먼트를 포함한다. 수직 연장 세그먼트는 각각 복수의 전도성 와이어(106) 및 전도성 비아(108)를 포함하며, 수평 연장 세그먼트는 전도성 와이어(106)를 포함한다. 일부 실시예에서, 수평 연장 세그먼트는 수평 연장 세그먼트가 복수의 턴(112a-112c) 중의 인접한 턴에 접속할 수 있게 해주는 조그(jog)를 가질 수 있다. 일부 대안의 실시예에서, 수직 연장 세그먼트는 또한 수평 방향으로 연장할 수 있다(예컨대, 수직 연장 세그먼트는 수평 방향을 따라 수평으로 오프셋되어 있는 비아를 가질 수 있음). 이러한 실시예에서, 수직 연장 세그먼트는 실질적으로 직선인 수평 세그먼트에 접속될 수 있다.
일부 실시예에서, 복수의 턴(112a-112c)은 전도성 와이어(106) 중의 하부 전도성 와이어에 의해 함께 접속된다. 다른 실시예(도시되지 않음)에서, 복수의 턴(112a-112c)은 전도성 와이어(106) 중의 다른 전도성 와이어에 의해 함께 접속될 수 있다. 예를 들어, 일부 실시예에서, 제1 턴(112a)은 전도성 와이어(106) 중의 상부 전도성 와이어에 의해 제2 턴(112b)에 커플링될 수 있다. 다른 실시예에서, 제1 턴(112a)은, 전도성 와이어(106) 중에 상부 전도성 와이어와 하부 전도성 와이어 사이에 있는 전도성 와이어에 의해 제2 턴(112b)에 커플링될 수 있다. 또 다른 실시예에서, 제1 턴(112a)은 전도성 와이어(106) 중의 제1 전도성 와이어에 의해 제2 턴(112b)에 커플링될 수 있고, 제2 턴(112b)은 제1 기판(102)으로부터, 전도성 와이어(106) 중의 제1 전도성 와이어와 다른 높이에 있는, 복수의 전도성 와이어(106) 중의 제2 전도성 와이어에 의해 제3 턴(112c)에 커플링될 수 있다.
인덕터(110)의 복수의 턴(112a-112c)은 제1 기판(102)과 교차하는 수직 연장 평면을 따라 배열될 수 있다. 인덕터(110)의 턴(112a-112c)이 수직 연장 평면을 따라 배열되기 때문에, 인덕터(110)의 턴(112a-112c)은 제1 기판(102)의 비교적 작은 점유면적을 차지하면서 비교적 큰 영역을 가질 수 있다. 따라서, 인덕터(110)는 최소한의 점유면적으로 높은 인덕턴스를 제공하는 것이 가능하다. 예를 들어, 복수의 턴(112a-112c)이 99.5 μm의 길이(L)를 따라 연장하고 각각 200 μm의 폭(W) 및 300 μm의 높이(H)를 가질 수 있으며 대략 19,990 마이크로미터2의 점유면적을 인덕터(110)에 제공할 수 있다. 비교하자면, 동일 치수를 갖지만 제1 기판(102)과 교차하는 축을 중심으로 배향된 인덕터는 대략 60,000 마이크로미터2의 상당히 더 큰 점유면적을 가질 것이다.
도 3a 내지 도 3c는 인덕터를 갖는 집적 회로 구조물의 일부 추가의 실시예의 단면도를 예시한다.
도 3a는 전도성 상호접속 층 내에 배열된 인덕터를 갖는 집적 회로 구조물(300)의 일부 추가의 실시예의 단면도를 예시한다.
집적 회로 구조물(300)은 복수의 트랜지스터 디바이스(302)를 갖는 제1 기판(102)의 정면(front side)(102f)을 따라 배열된 제1 레벨간 유전체(ILD; inter-level dielectric) 구조물(304)을 포함한다. 제2 유전체 구조물(310)은 정면(102f)에 대향하는 제1 기판(102)의 배면(102b)을 따라 배열된다. 제1 ILD 구조물(304)은, 전도성 상호접속 와이어(322) 및 전도성 상호접속 비아(324)의 교대하는 층들을 포함하는 제1 복수의 전도성 상호접속 층(306)을 둘러싼다.
제2 유전체 구조물(310)은, 제1 복수의 전도성 상호접속 층(306)을 제1 기판(102)의 배면(102b)을 따라 배열된 본드 패드(318)에 커플링하도록 구성된 복수의 재배선 층(312)을 둘러싼다. 본드 패드(318)는 전도성 재료(예컨대, 알루미늄 등과 같은 금속)를 포함하고 노출되어 있는 상부 표면을 갖는다. 본드 패드(318)는 집적 회로 구조물(300)과 외부 디바이스 사이에 전기적 접속을 제공하도록 구성된다. 예를 들어, 솔더 범프(도시되지 않음)가 집적 칩 패키지의 외부 I/O 핀에 본드 패드(318)를 접속시키도록 본드 패드(318) 위에 형성될 수 있다. 일부 실시예에서, 제2 유전체 구조물(310)은 패시베이션 층(320)에 의해 제1 기판(102)으로부터 분리될 수 있다. 이러한 실시예에서, 복수의 재배선 층(312)은 패시베이션 층(320)을 통해 연장한다. 일부 실시예에서, 패시베이션 층(320)은 산화물, 질화물(예컨대, 실리콘 질화물) 등을 포함할 수 있다.
제1 복수의 전도성 상호접속 층(306)은, 인덕터(110) 바로 아래에 있는 제1 기판(102)의 표면과 교차하지 않는 라인을 따라 연장하는 축(113)을 중심으로 감는 복수의 턴(112)을 포함하는 인덕터(110)를 정의한다. 복수의 턴(112)은 각각, 복수의 전도성 상호접속 와이어(322) 및 복수의 전도성 상호접속 비아(324)를 포함한다. 예를 들어, 제1 턴은 복수의 전도성 상호접속 와이어(322) 및 전도성 상호접속 비아(324)를 포함하는 수직 연장 세그먼트를 포함한다.
일부 실시예에서, 확산 배리어 층(326)이 전도성 상호접속 와이어(322), 및 전도성 상호접속 와이어(322)와 제1 기판(102) 사이의 전도성 상호접속 비아(324)의 외측 경계를 따라 연속으로 연장한다. 이러한 실시예에서, 전도성 상호접속 와이어(322)의 금속은 전도성 상호접속 비아(324)의 금속과 직접 접촉할 수 있다. 다양한 실시예에서, 확산 배리어 층(326)은 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 코발트-텅스텐(CoW) 등을 포함할 수 있다.
도 3b는 재배선 층 내에 배열된 인덕터를 갖는 집적 회로 구조물(328)의 일부 추가의 실시예의 단면도를 예시한다.
집적 회로 구조물(328)은 제1 기판(102)의 정면(102f)을 따라 배열된 제1 ILD 구조물(304) 및 제1 기판(102)의 배면(102b)을 따라 배열된 제2 유전체 구조물(310)을 포함한다. 제1 ILD 구조물(304)은 제1 복수의 전도성 상호접속 층(306)을 둘러싼다. 제2 유전체 구조물(310)은 제1 복수의 전도성 상호접속 층(306)을 제1 기판(102)의 배면(102b)을 따라 배치된 본드 패드(318)에 커플링하도록 구성된 복수의 재배선 층(312)을 둘러싼다.
복수의 재배선 층(312)은 재배선 비아(314) 및 재배선 와이어(316)의 교대하는 층들을 포함한다. 일부 실시예에서, 복수의 재배선 층(312)은 제1 기판(102)을 통해 연장하는 하나 이상의 TSV(through-substrate via)(308)에 의해 제1 복수의 전도성 상호접속 층(306)에 커플링된다. 복수의 재배선 층(312)은, 인덕터(110) 바로 아래에 있는 제1 기판(102)의 영역과 교차하지 않는 라인을 따라 연장하는 축(113)을 중심으로 감는 복수의 턴(112)을 포함하는 인덕터(110)를 정의한다. 복수의 턴(112)은 각각, 복수의 재배선 비아(314) 및 복수의 재배선 와이어(316)를 포함한다.
일부 실시예에서, 복수의 재배선 층(312)은 복수의 전도성 상호접속 층보다 더 큰 크기를 갖는다. 일부 실시예에서, 재배선 층(312)은 대략 1 μm와 대략 50 μm 사이 범위의 높이를 갖는 층을 가질 수 있다. 복수의 재배선 층(312)의 비교적 큰 크기는, 인덕터(110)가 비교적 큰 영역을 갖는 턴을 가질 수 있게 함으로써, 인덕터(110)가 디바이스 사양을 충족시키면서 작은 점유면적을 가질 수 있게 해준다.
도 3c는 제1 기판을 통해 연장하는 인덕터를 갖는 집적 회로 구조물(330)의 일부 추가의 실시예의 단면도를 예시한다.
집적 회로 구조물(300)은 제1 기판(102)의 정면(102f)을 따라 배열된 제1 ILD 구조물(304) 및 제1 기판(102)의 배면(102b)을 따라 배열된 제2 유전체 구조물(310)을 포함한다. 제1 ILD 구조물(304)은 제1 복수의 전도성 상호접속 층(306)을 둘러싼다. 제2 유전체 구조물(310)은 제1 복수의 전도성 상호접속 층(306)을 제1 기판(102)의 배면(102b)을 따라 배열된 본드 패드(318)에 커플링하도록 구성된 복수의 재배선 층(312)을 둘러싼다. 복수의 TSV(308)는 제1 기판(102)을 통해, 제1 복수의 전도성 상호접속 층(306) 중의 하나로부터 복수의 재배선 층(312) 중의 하나로 연장한다.
인덕터(110)는 제1 복수의 전도성 상호접속 층(306) 중의 하나 이상, TSV(308), 및 복수의 재배선 층(312) 중의 하나 이상에 의해 정의된다. 인덕터(110)는 인덕터(110) 바로 아래에 있는 제1 기판(102)의 표면과 교차하지 않는 라인을 따라 연장하는 축(113)을 중심으로 감는 복수의 턴(112)을 포함한다. 일부 실시예에서, 기판(102)은 대략 50 μm와 대략 200 μm 사이 범위의 두께를 가지며, 인덕터(110)가 비교적 큰 영역을 갖는 턴을 가질 수 있게 한다.
도 4는 인덕터를 갖는 적층형 집적 회로 구조물(400)의 일부 실시예의 단면도를 예시한다.
적층형 집적 회로 구조물(400)은 제1 집적 칩 다이(402) 및 제2 집적 칩 다이(404)를 포함한다. 제1 집적 칩 다이(402)는 제1 기판(102) 및 제1 기판(102)의 정면(102f)을 따라 배열된 제1 ILD 구조물(304)을 포함한다. 제1 ILD 구조물(304)은 제1 복수의 전도성 상호접속 층(306)을 둘러싼다. 일부 실시예에서, 제1 기판(102)은 하나 이상의 트랜지스터 디바이스(302)를 포함할 수 있다. 다른 실시예에서, 제1 기판(102)은 예를 들어 이미징 디바이스 또는 MEMS 디바이스를 대안으로서 및/또는 추가적으로 포함할 수 있다. 제2 집적 칩 다이(404)는 제2 기판(406) 및 제1 ILD 구조물(304)과 제2 기판(406) 사이의 제2 ILD 구조물(408)을 포함한다. 제2 ILD 구조물(408)은 제2 복수의 전도성 상호접속 층(410)을 둘러싼다. 일부 실시예에서, 제2 기판(406)은 하나 이상의 트랜지스터 디바이스(412)를 포함할 수 있다.
제1 ILD 구조물(304) 및 제2 ILD 구조물(408)은 각각 복수의 적층된 ILD 층을 포함한다. 다양한 실시예에서, 복수의 적층된 ILD 층은 산화물(예컨대, SiO2, SiCO 등), 플루오로실리케이트 유리, 인산염 유리(예컨대, 붕인산 실리케이트 유리) 등 중의 하나 이상을 포함할 수 있다. 제1 복수의 전도성 상호접속 층(306) 및 제2 복수의 전도성 상호접속 층(410)은 각각, 복수의 교대하는 전도성 상호접속 비아 및 전도성 상호접속 와이어 층을 포함한다. 다양한 실시예에서, 복수의 교대하는 전도성 상호접속 비아 및 전도성 상호접속 와이어 층은 알루미늄, 구리, 텅스텐 등을 포함할 수 있다.
제1 집적 칩 다이(402)는 F2F(face-to-face) 하이브리드 본딩 구성으로 제2 집적 칩 다이(404)에 수직 적층된다. F2F 하이브리드 본딩 구성 내에서, 제1 ILD 구조물(304)은 본딩 계면(414)을 따라 제2 ILD 구조물(408)에 접촉한다. 또한, 제1 ILD 구조물(304) 내의 제1 전도성 패드(416a)는 본딩 계면(414)을 따라 제2 ILD 구조물(408) 내의 제2 전도성 패드(416b)에 접촉한다. 일부 실시예에서, 제1 전도성 패드(416a)는 제1 전도성 비아(418a)에 의해 제1 복수의 전도성 상호접속 층(306)에 커플링되고, 제2 전도성 패드(416b)는 제2 전도성 비아(418b)에 의해 제2 복수의 전도성 상호접속 층(410)에 커플링된다. 일부 실시예에서, 전도성 패드(416a-416b) 및 전도성 비아(418a-418b)는 구리와 같은 금속을 포함할 수 있다.
일부 실시예에서, 제1 복수의 전도성 상호접속 층(306)은 제1 기판(102)을 통해 연장하는 TSV(308)에 의해 제1 기판(102)의 배면(102b)을 따라 배치된 복수의 재배선 층(312)에 커플링된다. 복수의 재배선 층(312)은 제1 복수의 전도성 상호접속 층(306)을 제1 기판(102)의 배면(102b)을 따라 배치된 본드 패드(318)에 커플링한다. 복수의 재배선 층(312)은, 인덕터(110) 바로 아래에 있는 제1 기판(102)의 표면과 교차하지 않는 라인을 따라 연장하는 축(113)을 중심으로 감는 복수의 턴(112)을 포함하는 인덕터(110)를 정의한다. 복수의 턴(112)은 각각, 복수의 재배선 비아(314) 및 복수의 재배선 와이어(316)를 포함한다.
도 5는 인덕터를 갖는 적층형 집적 회로 구조물(500)의 일부 대안의 실시예의 단면도를 예시한다.
적층형 집적 회로 구조물(500)은 F2F 하이브리드 본딩 구성으로 제2 집적 칩 다이(404) 위에 적층된 제1 집적 칩 다이(402)를 포함한다. 제1 집적 칩 다이(402)는 제1 기판(102) 및 제1 기판(102)의 정면(102f)을 따라 배열된 제1 ILD 구조물(304)을 포함한다. 제1 ILD 구조물(304)은 제1 복수의 전도성 상호접속 층(306)을 둘러싼다. 제2 집적 칩 다이(404)는 제2 기판(406) 및 제1 ILD 구조물(304)과 제2 기판(406) 사이에 배열된 제2 ILD 구조물(408)을 포함한다. 제2 ILD 구조물(408)은 제2 복수의 전도성 상호접속 층(410)을 둘러싼다.
제1 복수의 전도성 상호접속 층(306)과 제2 복수의 전도성 상호접속 층(410)은 총괄적으로, 인덕터(110) 바로 아래에 있는 제1 기판(102)의 표면과 교차하지 않는 라인을 따라 연장하는 축(113)을 중심으로 감는 복수의 턴(112)을 포함하는 인덕터(110)를 정의한다. 복수의 턴(112)은 각각, 제1 복수의 전도성 상호접속 층(306)의 제1 복수의 전도성 상호접속 와이어 및 전도성 상호접속 비아, 및 제2 복수의 전도성 상호접속 층(410)의 제2 복수의 전도성 상호접속 와이어 및 전도성 상호접속 비아를 포함한다.
일부 실시예에서, 제1 복수의 전도성 상호접속 층(306)은 제1 기판(102)으로부터의 거리가 증가함에 따라 증가하는 크기를 갖는다. 예를 들어, 제1 전도성 상호접속 와이어(322a)는 제1 기판(102)으로부터 제1 전도성 상호접속 와이어(322a)에 의해 떨어져 있는 제2 전도성 상호접속 와이어(322b)보다 더 작은 크기를 가질 수 있다. 마찬가지로, 제2 복수의 전도성 상호접속 층(410)도 또한, 제2 기판(406)으로부터의 거리가 증가함에 따라 증가하는 크기를 가질 수 있다. 제1 복수의 전도성 상호접속 층(306) 및 제2 복수의 전도성 상호접속 층(410)의 크기가, 연관된 기판으로부터의 거리가 증가함에 따라 증가하기 때문에, 인덕터(110)는, 제1 기판(102)의 정면(102f)과 교차하는 방향으로 연장하는 라인을 따라 제1 폭에서 제2 폭으로 크기가 증가하고 제2 폭에서 제3 폭(예컨대, 제1 폭과 실질적으로 동일함)으로 크기가 감소하는 전도성 상호접속 와이어를 포함하는 수직 연장 세그먼트를 가질 수 있다.
일부 실시예에서, 제1 복수의 전도성 상호접속 층(306) 내의 전도성 상호접속 비아 및 전도성 상호접속 와이어는 경사진(angled) 측벽을 가지며, 이는 제1 복수의 전도성 상호접속 층(306)의 각자의 전도성 상호접속 층의 크기를 제1 기판(102)으로부터의 거리가 증가함에 따라 증가시킨다. 예를 들어, 제1 복수의 전도성 상호접속 층(306)은 각도 θ1로 경사진 측벽을 갖는 제1 전도성 상호접속 비아(324a)를 포함할 수 있으며, 그리하여 제1 전도성 상호접속 비아(324a)의 폭은 제1 기판(102)으로부터의 거리가 증가함에 따라 증가한다. 마찬가지로, 제2 복수의 전도성 상호접속 층(410) 내의 전도성 상호접속 비아 및 전도성 상호접속 와이어는, 제2 복수의 전도성 상호접속 층(410)의 각자의 전도성 상호접속 층의 크기를 제2 기판(406)으로부터의 거리가 증가함에 따라 증가시키는 경사진 측벽을 갖는다. 예를 들어, 제2 복수의 전도성 상호접속 층(410)은 각도 θ2로 경사진 측벽을 갖는 제2 전도성 상호접속 비아(324b)를 포함할 수 있으며, 그리하여 제2 전도성 상호접속 비아(324b)의 폭은 제2 기판(406)으로부터의 거리가 증가함에 따라 증가한다. 인덕터(110)는 제1 복수의 전도성 상호접속 층(306) 및 제2 복수의 전도성 상호접속 층(410)에 의해 정의되기 때문에, 인덕터(110)의 수직 연장 세그먼트는 제1 기판(102)으로부터의 거리가 증가함에 따라 증가하는 폭을 갖는 제1 전도성 상호접속 비아(324a) 및 제1 기판(102)으로부터의 거리가 증가함에 따라 감소하는 폭을 갖는 제2 전도성 상호접속 비아(324b)를 갖는다.
도 6은 인덕터를 갖는 적층형 집적 칩 구조물(600)의 일부 대안의 실시예의 단면도를 예시한다.
적층형 집적 칩 구조물(600)은 제1 복수의 전도성 상호접속 층(306) 중의 하나 이상, TSV(308a-308b), 및 복수의 재배선 층(312) 중의 하나 이상에 의해 정의된 인덕터(110)를 포함한다. 인덕터(110)는 제1 기판(102)을 통해 각각 연장하는 복수의 턴(112)을 포함한다. 예를 들어, 인덕터(110)는, 제1 기판(102)을 통해 연장하는 제1 TSV(308a)를 포함하는 제1 수직 연장 세그먼트 및 제1 기판(102)을 통해 연장하는 제2 TSV(308b)를 포함하는 제2 수직 연장 세그먼트를 각각 갖는 턴을 포함할 수 있다. 복수의 턴(112)은 인덕터(110) 바로 아래에 있는 제1 기판(102)의 표면과 교차하지 않는 라인을 따라 연장하는 축(113)을 중심으로 감는다.
도 7은 인덕터를 갖는 적층형 집적 칩 구조물(700)의 일부 대안의 실시예의 단면도를 예시한다.
적층형 집적 칩 구조물(700)은, 제1 복수의 전도성 상호접속 층(306), 제2 복수의 전도성 상호접속 층(410), 복수의 TSV(308a-308b), 및 복수의 재배선 층(312) 중의 하나 이상에 의해 정의된 인덕터(110)를 포함한다. 인덕터(110)는 제1 기판(102)을 통해 각각 연장하는 복수의 턴(112)을 포함한다. 예를 들어, 인덕터(110)는 제1 기판(102)을 통해 연장하는 제1 TSV(308a)를 포함하는 제1 수직 연장 세그먼트 및 제1 기판(102)을 통해 연장하는 제2 TSV(308b)를 포함하는 제2 수직 연장 세그먼트를 각각 갖는 턴을 포함할 수 있다. 인덕터(110)는 인덕터(110) 바로 아래에 있는 제1 기판(102)의 표면과 교차하지 않는 라인을 따라 연장하는 축(113)을 중심으로 감는 복수의 턴(112)을 포함한다.
일부 실시예에서, 복수의 TSV(308), 제1 복수의 전도성 상호접속 층(306), 제2 복수의 전도성 상호접속 층(410), 및/또는 복수의 재배선 층(312) 중의 하나 이상은, 인덕터(110)의 수직 연장 세그먼트가 상이한 재료를 갖는 컴포넌트를 포함하도록, 상이한 재료를 포함할 수 있다. 예를 들어, 제1 복수의 전도성 상호접속 층(306)은 구리를 포함할 수 있고, 복수의 TSV(308)는 구리를 포함할 수 있고, 복수의 재배선 층(312)은 알루미늄을 포함할 수 있다.
도 8 내지 도 10은 인덕터를 갖는 집적 회로를 형성하는 방법의 일부 실시예의 단면도들(800-1000)을 예시한다. 도 8 내지 도 10은 방법에 관련하여 기재되어 있지만, 도 8 내지 도 10에 개시된 구조물은 이러한 방법에 한정되지 않고 대신에 방법과 독립적인 구조물로서 단독으로도 구성될 수 있다는 것을 알 수 있을 것이다.
도 8의 단면도(800)에 도시된 바와 같이, 인덕터의 제1 수평 세그먼트(116a)를 정의하는 제1 전도성 와이어(106a)가, 제1 기판(102)의 제1 표면을 따라 배열된 제1 유전체 구조물(104) 내에 형성된다.
도 9의 단면도(900)에 도시된 바와 같이, 인덕터의 제1 수직 세그먼트(114a) 및 제2 수직 세그먼트(114b)를 정의하도록 하나 이상의 전도성 와이어(106b) 및/또는 전도성 비아(108a-108b)가 형성된다. 일부 실시예에서, 하나 이상의 전도성 와이어(106b) 및/또는 전도성 비아(108a-108b)는 제1 유전체 구조물(104) 내에 형성될 수 있다. 다른 실시예(도시되지 않음)에서, 하나 이상의 전도성 와이어(106b) 및/또는 전도성 비아(108a-108b)는 제1 표면(102a)과 반대편에 있는, 제1 기판(102)의 배면(102b)을 따라 배열된 제2 유전체 구조물 내에 형성될 수 있다. 또 다른 실시예(도시되지 않음)에서, 하나 이상의 전도성 와이어(106b) 및/또는 전도성 비아(108a-108b)는 제1 기판(102) 내에 형성된 TSV를 포함할 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 인덕터(110)의 제2 수평 세그먼트(116b)를 정의하는 제2 전도성 와이어(106c)가 제1 유전체 구조물(104) 또는 제2 유전체 구조물(도시되지 않음) 내에 형성된다. 인덕터(110)의 제2 수평 세그먼트(116b)는, 인덕터(110) 바로 아래에 있는 제1 기판(102)의 표면과 교차하지 않는 라인을 따라 연장하는 축(113)을 중심으로 감는, 인덕터(110)의 턴(112)을 완성한다.
도 11은 인덕터를 갖는 집적 회로를 형성하는 방법(1100)의 일부 실시예의 흐름도를 예시한다.
개시된 방법(예컨대, 방법(1100 및 1800))은 일련의 동작들 또는 이벤트들로서 아래에 예시 및 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안됨을 알 수 있을 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 이와 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 추가적으로, 예시된 모든 동작들이 여기에서의 기재의 하나 이상의 양상 또는 실시예를 구현하는 데에 요구되지 않을 수 있다. 또한, 여기에 도시된 동작들 중의 하나 이상은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
1102에서, 인덕터의 제1 수평 세그먼트를 정의하도록 제1 기판의 제1 표면을 따라 배열된 제1 유전체 구조물 내에 제1 전도성 와이어가 형성된다. 도 8은 동작 1102에 대응하는 일부 실시예의 단면도(800)를 예시한다.
1104에서, 제1 수평 세그먼트에 커플링된 인덕터의 수직 세그먼트를 정의하도록 하나 이상의 전도성 와이어 및/또는 전도성 비아가 형성된다. 도 9는 동작 1104에 대응하는 일부 실시예의 단면도(900)를 예시한다.
1106에서, 인덕터의 제2 수평 세그먼트를 정의하도록 제1 기판의 제2 표면을 따라 배열된 제2 유전체 구조물 내에 제2 전도성 와이어가 형성된다. 일부 실시예에서, 제1 유전체 구조물은 제2 유전체 구조물과 동일할 수 있으며, 다른 실시예에서 제1 및 제2 유전체 구조물은 제1 기판에 의해 분리된 상이한 유전체 구조물을 포함할 수 있다. 도 10은 동작 1106에 대응하는 일부 실시예의 단면도(1000)를 예시한다.
도 12 내지 도 17은 인덕터를 갖는 적층형 집적 칩 구조물을 형성하는 방법의 일부 실시예의 단면도들(1200-1700)을 예시한다. 도 12 내지 도 17은 방법에 관련하여 기재되어 있지만, 도 12 내지 도 17에 개시된 구조물은 이러한 방법에 한정되지 않고 대신에 방법과 독립적인 구조물로서 단독으로도 구성될 수 있다는 것을 알 수 있을 것이다.
도 12의 단면도(1200)에 도시된 바와 같이, 제1 기판(102) 위에 제1 복수의 적층된 ILD 층을 포함하는 제1 ILD 구조물(304) 내에 제1 복수의 전도성 상호접속 층(306)을 형성함으로써 제1 집적 칩 다이(402)가 형성된다. 일부 실시예에서, 제1 복수의 전도성 상호접속 층(306)은 다마신 공정(예컨대, 단일 다마신 공정 또는 듀얼 다마신 공정)을 사용하여 형성될 수 있다. 다마신 공정은, 제1 기판(102) 위에 ILD 층을 형성하고, 비아 홀 및/또는 금속 트렌치를 형성하도록 ILD 층을 에칭하며, 비아 홀 및/또는 금속 트렌치를 전도성 재료로 채움으로써, 수행된다. 일부 실시예에서, ILD 층은 물리적 기상 증착 기술(예컨대, PVD, CVD, PE-CVD, ALD 등)에 의해 퇴적될 수 있고, 전도성 재료는 퇴적 프로세스 및/또는 도금 프로세스(예컨대, 전해도금, 무전해도금 등)를 사용하여 형성될 수 있다. 다양한 실시예에서, 제1 복수의 전도성 상호접속 층(306)은 텅스텐, 구리, 또는 알루미늄 구리 등을 포함할 수 있다.
일부 실시예에서, 제1 복수의 전도성 상호접속 층(306) 위의 제1 ILD 구조물(304) 내에 제1 전도성 패드(416a)가 형성될 수 있다. 제1 전도성 패드(416a)는 제1 전도성 비아(418a)에 의해 제1 복수의 전도성 상호접속 층(306)에 커플링될 수 있다. 일부 실시예에서, 제1 전도성 패드(416a) 및 제1 전도성 비아(418a)는 구리와 같은 금속을 포함할 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 제2 기판(406) 위에 제2 복수의 적층된 ILD 층을 포함하는 제2 ILD 구조물(408) 내에 제2 복수의 전도성 상호접속 층(410)을 형성함으로써 제2 집적 칩 다이(404)가 형성된다. 일부 실시예에서, 제2 복수의 전도성 상호접속 층(410)은 상기 기재된 바와 같이 다마신 공정(예컨대, 단일 다마신 공정 또는 듀얼 다마신 공정)을 사용하여 형성될 수 있다. 일부 실시예에서, 제2 복수의 전도성 상호접속 층(410) 위의 제2 ILD 구조물(408) 내에 제2 전도성 패드(416b)가 형성될 수 있다. 제2 전도성 패드(416b)는 제2 전도성 비아(418b)에 의해 제2 복수의 전도성 상호접속 층(410)에 커플링될 수 있다. 일부 실시예에서, 제2 전도성 패드(416b) 및 제2 전도성 비아(418b)는 구리와 같은 금속을 포함할 수 있다.
도 14의 도면(1400)에 도시된 바와 같이, 제1 집적 칩 다이(402)는 본딩 계면(414)을 따라 제2 집적 칩 다이(404)에 본딩된다. 본딩 계면(414)을 따라, 제1 ILD 구조물(304)은 제2 ILD 구조물(408)에 접하고, 제1 전도성 패드(416a)는 제2 전도성 패드(416b)에 접한다. 일부 실시예에서, 제1 전도성 패드(416a) 및 제2 전도성 패드(416b)를 정렬한 다음 압력과 열을 가함으로써 본딩이 수행된다. 압력은 대략 30 MPa 이하일 수 있고, 열은 대략 100 ℃와 500 ℃ 사이 범위일 수 있다. 하이브리드 본딩 프로세스의 결과 본딩이 유전체 및 전도성 재료 둘 다의 사이에 형성되게 된다.
도 15의 단면도(1500)에 도시된 바와 같이, 제1 기판(102)은 제1 기판(102)의 두께를 감소시키도록 박형화된다(예컨대, 두께 t에서 두께 t-δ로). 제1 기판(102)은 에칭 프로세스 및/또는 물리적 그라인딩 프로세스에 의해 박형화될 수 있다. 일부 실시예에서, 제1 기판(102)은 대략 700 μm와 대략 1000 μm 사이 범위의 제1 두께 t로부터 대략 50 μm와 대략 200 μm 사이 범위의 제2 두께 t-δ로 감소된 두께를 가질 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 복수의 TSV(308)가 제1 기판(102)을 통해 연장하도록 형성된다. 복수의 TSV(308)는 제1 복수의 전도성 상호접속 층(306)으로부터 제1 기판(102)의 배면으로 연장한다. 일부 실시예에서, 복수의 TSV(308)는 제1 기판(102)의 배면(102b) 상에 마스킹 층을 형성함으로써 형성된다. 다양한 실시예에서, 마스킹 층은 실리콘 이산화물, 실리콘 질화물 등과 같은 유전체 재료를 포함할 수 있다. 마스킹 층이 형성된 후에, 제1 기판(102)은 제1 기판(102)을 통해 연장하는 TSV 개구(1602)를 정의하는 측벽을 형성하도록 구성된 하나 이상의 에천트에 선택적으로 노출된다. 다양한 실시예에서, 하나 이상의 에천트는 건식 및/또는 습식 에천트를 포함할 수 있다. TSV 개구(1602)가 정의된 후에, 복수의 TSV(308)를 형성하도록 전도성 재료가 TSV 개구(1602) 내에 형성된다. 전도성 재료는, TSV 개구(1602) 내에 배리어 층 및/또는 시드 층을 퇴적하고 그 후에 TSV 개구(1602)를 전도성 재료로 채우도록 도금 프로세스(예컨대, 전해도금 프로세스 또는 무전해도금 프로세스)를 수행함으로써 형성될 수 있다.
일부 실시예에서, 전도성 재료는 구리와 같은 금속을 포함할 수 있다. 일부 실시예에서, 배리어 층은 탄탈(Ta), 탄탈 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 코발트-텅스텐(CoW) 등을 포함할 수 있다. 일부 실시예에서, 전도성 재료는 유전체 라이너에 의해 제1 기판(102)으로부터 분리될 수 있다. 다양한 실시예에서, 유전체 라이너는 산화물, 질화물 등을 포함할 수 있다. 예를 들어, 유전체 라이너는 실리콘 소스로서 실란 또는 TEOS를 사용하여 PECVD(plasma enhanced chemical vapor deposition)에 의해 퇴적된 실리콘 산화물을 포함할 수 있다. 배리어 층 및 시드 층의 형성 전에 TSV 개구(1602)의 바닥으로부터 유전체 라이너를 제거하도록 에칭 프로세스가 수행될 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 복수의 재배선 층(312)이 TSV(308) 위에 형성된다. 복수의 재배선 층(312)은, 금속을 퇴적한 다음 그 후에 재배선 층을 정의하도록 금속을 패터닝함으로써 형성될 수 있다. 그 다음, 유전체 층이 재배선 층 위에 형성된다. 다양한 실시예에서, 복수의 재배선 층(312)은 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 다양한 실시예에서, 유전체 층은 에폭시, 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazole) 등을 포함할 수 있다.
단면도(1700)에 도시된 바와 같이, 복수의 재배선 층(312), TSV(308), 제1 복수의 전도성 상호접속 층(306), 및 제2 복수의 전도성 상호접속 층(410)은, 제1 기판(102)을 통해 각각 연장하는 복수의 턴(112)을 포함하는 인덕터(110)를 정의한다. 상기에 예시된 다른 실시예에서, 인덕터(110)는 복수의 재배선 층(312), TSV(308), 제1 복수의 전도성 상호접속 층(306), 및 제2 복수의 전도성 상호접속 층(410) 중의 하나 이상에 의해 정의될 수 있다.
도 18은 인덕터를 갖는 집적 칩을 형성하는 방법(1800)의 일부 실시예의 흐름도를 예시한다.
1802에서, 제1 기판의 정면 상의 제1 유전체 구조물 내에 제1 복수의 전도성 상호접속 층을 형성함으로써 제1 집적 칩 다이가 형성된다. 일부 실시예에서, 제1 복수의 전도성 상호접속 층은 인덕터의 일부를 정의한다. 다른 실시예에서, 제1 복수의 전도성 상호접속 층은 인덕터의 일부를 정의하지 않는다. 도 12는 동작 1802에 대응하는 일부 실시예의 단면도(1200)를 예시한다.
1804에서, 제2 기판 상의 제2 유전체 구조물 내에 제2 복수의 전도성 상호접속 층을 형성함으로써 제2 집적 칩 다이가 형성된다. 일부 실시예에서, 제2 복수의 전도성 상호접속 층은 인덕터의 일부를 정의한다. 다른 실시예에서, 제2 복수의 전도성 상호접속 층은 인덕터의 일부를 정의하지 않는다. 도 13은 동작 1804에 대응하는 일부 실시예의 단면도(1300)를 예시한다.
1806에서, 제1 집적 칩 다이는 유전체 및 전도성 재료를 포함하는 하이브리드 본딩 계면을 따라 제2 집적 칩 다이에 본딩된다. 도 14는 동작 1806에 대응하는 일부 실시예의 단면도(1400)를 예시한다.
1808에서, 제1 기판이 박형화된다. 제1 기판을 박형화하는 것은 제1 기판의 두께를 감소시킨다. 도 15는 동작 1808에 대응하는 일부 실시예의 단면도(1500)를 예시한다.
1810에서, 제1 기판을 통해 제1 복수의 전도성 상호접속 층으로 연장하는 TSV가 형성된다. 일부 실시예에서, TSV는 인덕터의 일부를 정의한다. 다른 실시예에서, TSV는 인덕터의 일부를 정의하지 않는다. 도 16은 동작 1810에 대응하는 일부 실시예의 단면도(1600)를 예시한다.
1812에서, 제1 기판의 배면을 따라 하나 이상의 재배선 층이 형성된다. 하나 이상의 재배선 층은 제1 ILD 구조물과 반대편에 있는 제1 기판의 면 위에 배치된 유전체 구조물 내에 배열된다. 일부 실시예에서, 하나 이상의 재배선 층은 인덕터의 일부를 정의한다. 다른 실시예에서, 하나 이상의 재배선 층은 인덕터의 일부를 정의하지 않는다. 도 17은 동작 1812에 대응하는 일부 실시예의 단면도(1700)를 예시한다.
1814에서, 하나 이상의 재배선 층 위에 본드 패드가 형성된다. 본드 패드는 하나 이상의 재배선 층에 의해 제1 복수의 전도성 상호접속 층에 커플링된다. 도 17은 동작 1814에 대응하는 일부 실시예의 단면도(1700)를 예시한다.
따라서, 본 개시는 인덕터 바로 아래에 있는 기판의 영역과 교차하지 않는 축을 중심으로 감도록 배향되는 인덕터를 갖는 집적 칩에 관한 것이다.
일부 실시예에서, 본 개시는 집적 회로에 관한 것이다. 집적 회로는, 제1 기판과 접하는 하나 이상의 유전체 구조물 내에 배치된 전도성 와이어 및 전도성 비아를 포함하는 복수의 전도성 라우팅 층을 포함한다. 복수의 전도성 라우팅 층은, 제1 기판과 교차하는 평면을 따라 배열된 수직 연장 세그먼트를 각각 포함하는 하나 이상의 턴을 갖는 인덕터를 정의한다. 수직 연장 세그먼트는 복수의 전도성 와이어 및 전도성 비아를 포함한다.
다른 실시예에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 제1 기판, 및 제1 기판과 접하는 하나 이상의 유전체 구조물 내의 복수의 전도성 라우팅 층을 포함한다. 복수의 전도성 라우팅 층은, 하나 이상의 유전체 구조물 중의 하나의 유전체 구조물과 마주하는 제1 기판의 제1 표면에 평행하게 연장하는 축을 중심으로 감는 하나 이상의 턴을 갖는 인덕터를 정의한다.
또 다른 실시예에서, 본 개시는 집적 회로를 형성하는 방법에 관한 것이다. 방법은, 제1 기판의 제1 표면을 따라 제1 유전체 구조물 내에 인덕터의 제1 수평 세그먼트를 정의하는 제1 전도성 와이어를 형성하는 단계를 포함한다. 방법은, 인덕터의 수직 세그먼트를 정의하는 하나 이상의 전도성 와이어 또는 전도성 비아를 형성하는 단계를 더 포함한다. 방법은, 제1 기판의 제2 표면을 따라 제2 유전체 구조물 내에 인덕터의 제2 수평 세그먼트를 정의하는 제2 전도성 와이어를 형성하는 단계를 더 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 회로에 있어서,
제1 기판과 접하는 하나 이상의 유전체 구조물 내에 배치된 전도성 와이어 및 전도성 비아를 포함하는 복수의 전도성 라우팅 층을 포함하고,
상기 복수의 전도성 라우팅 층은, 상기 제1 기판과 교차하는 평면을 따라 배열된 수직 연장 세그먼트를 각각 포함하는 하나 이상의 턴(turn)을 갖는 인덕터를 정의하고,
상기 수직 연장 세그먼트는 복수의 상기 전도성 와이어 및 상기 전도성 비아를 포함하는 것인, 집적 회로.
실시예 2. 실시예 1에 있어서, 상기 하나 이상의 턴은 각각, 상기 하나 이상의 유전체 구조물 중의 하나의 유전체 구조물과 마주하는 상기 제1 기판의 제1 표면과 교차하지 않는 라인을 따라 연장하는 축을 중심으로 감는 것인, 집적 회로.
실시예 3. 실시예 1에 있어서, 상기 복수의 전도성 라우팅 층은, 복수의 적층된 레벨간 유전체(ILD; inter-level dielectric) 층을 포함하는 제1 ILD 구조물 내에 배열된 제1 복수의 전도성 상호접속 층을 포함하는 것인, 집적 회로.
실시예 4. 실시예 3에 있어서,
제2 기판; 및
상기 제2 기판과 상기 제1 ILD 구조물 사이에 배치되고 제2 복수의 전도성 상호접속 층을 둘러싸는 제2 ILD 구조물을 더 포함하고,
상기 복수의 전도성 라우팅 층은 상기 제2 복수의 전도성 상호접속 층을 더 포함하는 것인, 집적 회로.
실시예 5. 실시예 1에 있어서, 상기 수직 연장 세그먼트는,
상기 제1 기판으로부터의 거리가 증가함에 따라 제1 전도성 상호접속 비아의 제1 폭을 증가시키도록 경사진 제1 측벽을 갖는 상기 제1 전도성 상호접속 비아; 및
상기 제1 기판으로부터의 거리가 증가함에 따라 제2 전도성 상호접속 비아의 제2 폭을 감소시키도록 경사진 제2 측벽을 갖는 상기 제2 전도성 상호접속 비아
를 포함하는 것인, 집적 회로.
실시예 6. 실시예 1에 있어서,
상기 제1 기판의 제1 표면을 따라 배열된 제1 ILD 구조물;
상기 제1 ILD 구조물에 의해 둘러싸인 제1 복수의 전도성 상호접속 층; 및
상기 제1 기판의 제2 표면을 따라 배열되고, 상기 제1 복수의 전도성 상호접속 층을 본드 패드에 커플링하도록 구성된 복수의 재배선 층을 더 포함하고,
상기 복수의 재배선 층은 상기 복수의 전도성 라우팅 층을 포함하는 것인, 집적 회로.
실시예 7. 실시예 1에 있어서, 상기 수직 연장 세그먼트는 상기 제1 기판을 통해 연장하는 TSV(through-substrate via)를 포함하는 것인, 집적 회로.
실시예 8. 실시예 1에 있어서, 상기 수직 연장 세그먼트를 정의하는 상기 전도성 와이어는, 상기 하나 이상의 유전체 구조물 중의 하나의 유전체 구조물과 마주하는 상기 제1 기판의 제1 표면과 교차하는 라인을 따라, 제1 폭으로부터 제2 폭으로 크기가 증가하고 상기 제2 폭으로부터 제3 폭으로 크기가 감소하는 것인, 집적 회로.
실시예 9. 실시예 1에 있어서, 상기 하나 이상의 턴은 상기 제1 기판을 통해 연장하는 것인, 집적 회로.
실시예 10. 실시예 1에 있어서,
상기 제1 기판의 제1 표면을 따라 배열되고 제1 복수의 전도성 상호접속 층을 둘러싸는 제1 ILD 구조물;
상기 제1 기판을 통해 연장하는 TSV; 및
상기 제1 표면과 반대편에 있는 상기 제1 기판의 제2 표면을 따라 배열된 유전체 구조물을 더 포함하고,
상기 유전체 구조물은, 상기 TSV에 의해 상기 제1 복수의 전도성 상호접속 층에 커플링된 복수의 재배선 층을 둘러싸고,
상기 수직 연장 세그먼트는, 상기 제1 복수의 전도성 상호접속 층, 상기 TSV, 및 상기 복수의 재배선 층에 의해 정의되는 것인, 집적 회로.
실시예 11. 반도체 디바이스에 있어서,
제1 기판; 및
상기 제1 기판과 접하는 하나 이상의 유전체 구조물 내의 복수의 전도성 라우팅 층을 포함하고,
상기 복수의 전도성 라우팅 층은, 상기 하나 이상의 유전체 구조물 중의 하나의 유전체 구조물과 마주하는 상기 제1 기판의 제1 표면에 평행하게 연장하는 축을 중심으로 감는 하나 이상의 턴을 갖는 인덕터를 정의하는 것인, 반도체 디바이스.
실시예 12. 실시예 11에 있어서, 상기 하나 이상의 턴은,
제1 복수의 전도성 와이어 및 전도성 비아를 각각 포함하는 제1 쌍의 수직 연장 세그먼트를 포함하는 제1 턴; 및
제2 복수의 전도성 와이어 및 전도성 비아를 각각 포함하는 제2 쌍의 수직 연장 세그먼트를 포함하는 제2 턴을 포함하고,
상기 제1 쌍의 수직 연장 세그먼트 중의 하나는, 전도성 와이어를 포함하는 수평 연장 세그먼트에 의해 상기 제2 쌍의 수직 연장 세그먼트 중의 하나에 커플링되는 것인, 반도체 디바이스.
실시예 13. 실시예 12에 있어서, 상기 제1 턴 및 상기 제2 턴은 각각 상기 제1 기판을 통해 연장하는 것인, 반도체 디바이스.
실시예 14. 실시예 11에 있어서,
상기 제1 기판의 제1 표면을 따라 배치된 복수의 적층된 레벨간 유전체(ILD) 층을 포함하는 제1 ILD 구조물 내에 배열된 제1 복수의 전도성 상호접속 층을 더 포함하고, 상기 복수의 전도성 라우팅 층은 상기 제1 복수의 전도성 상호접속 층을 포함하는 것인, 반도체 디바이스.
실시예 15. 실시예 14에 있어서,
제2 기판;
상기 제2 기판과 상기 제1 ILD 구조물 사이의 제2 ILD 구조물; 및
상기 제2 ILD 구조물 내의 제2 복수의 전도성 상호접속 층을 더 포함하고,
상기 복수의 전도성 라우팅 층은 상기 제2 복수의 전도성 상호접속 층을 더 포함하는 것인, 반도체 디바이스.
실시예 16. 실시예 14에 있어서,
상기 제1 기판을 통해 연장하는 TSV; 및
상기 제1 표면에 반대편에 있는 상기 제1 기판의 제2 표면 상에 배열된 하나 이상의 재배선 층을 더 포함하고,
상기 복수의 전도성 라우팅 층은 상기 제1 복수의 전도성 상호접속 층, 상기 TSV, 및 상기 하나 이상의 재배선 층을 포함하는 것인, 반도체 디바이스.
실시예 17. 실시예 11에 있어서,
상기 제1 기판의 제1 표면을 따라 배치된 복수의 적층된 레벨간 유전체(ILD) 층을 포함하는 제1 ILD 구조물 내에 배열된 제1 복수의 전도성 상호접속 층을 더 포함하고,
상기 제1 복수의 전도성 상호접속 층은 상기 복수의 전도성 라우팅 층을 포함하는 것인, 반도체 디바이스.
실시예 18. 집적 회로를 형성하는 방법에 있어서,
제1 기판의 제1 표면을 따라 제1 유전체 구조물 내에 인덕터의 제1 수평 세그먼트를 정의하는 제1 전도성 와이어를 형성하는 단계;
상기 인덕터의 수직 세그먼트를 정의하는 하나 이상의 전도성 와이어 또는 전도성 비아를 형성하는 단계; 및
상기 제1 기판의 제2 표면을 따라 제2 유전체 구조물 내에 상기 인덕터의 제2 수평 세그먼트를 정의하는 제2 전도성 와이어를 형성하는 단계
를 포함하는, 집적 회로를 형성하는 방법.
실시예 19. 실시예 18에 있어서, 상기 제1 표면 및 상기 제2 표면은 동일 표면인 것인, 집적 회로를 형성하는 방법.
실시예 20. 실시예 18에 있어서, 상기 제1 표면 및 상기 제2 표면은 반대 방향을 향하는 것인, 집적 회로를 형성하는 방법.

Claims (10)

  1. 집적 회로에 있어서,
    제1 기판과 접하는 하나 이상의 유전체 구조물 내에 배치된 전도성 와이어 및 전도성 비아를 포함하는 복수의 전도성 라우팅 층을 포함하고,
    상기 복수의 전도성 라우팅 층은, 상기 제1 기판과 교차하는 평면을 따라 배열된 수직 연장 세그먼트를 각각 포함하는 하나 이상의 턴(turn)을 갖는 인덕터를 정의하고,
    상기 수직 연장 세그먼트는 복수의 상기 전도성 와이어 및 상기 전도성 비아를 포함하고,
    상기 수직 연장 세그먼트는,
    상기 제1 기판으로부터의 거리가 증가함에 따라 제1 전도성 상호접속 비아의 제1 폭을 증가시키도록 경사진 제1 측벽을 갖는 상기 제1 전도성 상호접속 비아; 및
    상기 제1 기판으로부터의 거리가 증가함에 따라 제2 전도성 상호접속 비아의 제2 폭을 감소시키도록 경사진 제2 측벽을 갖는 상기 제2 전도성 상호접속 비아를 포함하는 것인, 집적 회로.
  2. 청구항 1에 있어서, 상기 하나 이상의 턴은 각각, 상기 하나 이상의 유전체 구조물 중의 하나의 유전체 구조물과 마주하는 상기 제1 기판의 제1 표면과 교차하지 않는 라인을 따라 연장하는 축을 중심으로 감는 것인, 집적 회로.
  3. 청구항 1에 있어서, 상기 복수의 전도성 라우팅 층은, 복수의 적층된 레벨간 유전체(ILD; inter-level dielectric) 층을 포함하는 제1 ILD 구조물 내에 배열된 제1 복수의 전도성 상호접속 층을 포함하는 것인, 집적 회로.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 제1 기판의 제1 표면을 따라 배열되고 제1 복수의 전도성 상호접속 층을 둘러싸는 제1 ILD 구조물; 및
    상기 제1 기판의 제2 표면을 따라 배열되고, 상기 제1 복수의 전도성 상호접속 층을 본드 패드에 커플링하도록 구성된 복수의 재배선 층을 더 포함하고,
    상기 복수의 재배선 층은 상기 복수의 전도성 라우팅 층을 포함하는 것인, 집적 회로.
  6. 청구항 1에 있어서, 상기 수직 연장 세그먼트를 정의하는 복수의 상기 전도성 와이어는, 상기 하나 이상의 유전체 구조물 중의 하나의 유전체 구조물과 마주하는 상기 제1 기판의 제1 표면과 교차하는 라인을 따라, 제3 폭으로부터 제4 폭으로 크기가 증가하고 상기 제4 폭으로부터 제5 폭으로 크기가 감소하는 것인, 집적 회로.
  7. 청구항 1에 있어서,
    상기 제1 기판의 제1 표면을 따라 배열되고 제1 복수의 전도성 상호접속 층을 둘러싸는 제1 ILD 구조물;
    상기 제1 기판을 통해 연장하는 TSV(through-substrate-via); 및
    상기 제1 표면과 반대편에 있는 상기 제1 기판의 제2 표면을 따라 배열된 추가 유전체 구조물을 더 포함하고,
    상기 추가 유전체 구조물은, 상기 TSV에 의해 상기 제1 복수의 전도성 상호접속 층에 커플링된 복수의 재배선 층을 둘러싸고,
    상기 수직 연장 세그먼트는, 상기 제1 복수의 전도성 상호접속 층, 상기 TSV, 및 상기 복수의 재배선 층에 의해 정의되는 것인, 집적 회로.
  8. 반도체 디바이스에 있어서,
    제1 기판; 및
    상기 제1 기판의 제1 측을 따라 배치된 패시베이션 층;
    하나 이상의 유전체 구조물 내에 배치되고, 상기 패시베이션 층에 의해 상기 제1 기판의 제1 측으로부터 분리되는 하나 이상의 재배선 층; 및
    상기 제1 측과 반대편에 있는 상기 제1 기판의 제2 측을 따라 제1 레벨간 유전체(ILD) 구조물 내에 있는 제1 복수의 전도성 상호접속 층; 및
    상기 제1 기판을 통해 연장하고, 상기 제1 복수의 전도성 상호접속 층을 상기 하나 이상의 재배선 층에 커플링하는 TSV(through-substrate-via)를 포함하고,
    상기 하나 이상의 재배선 층은, 상기 하나 이상의 유전체 구조물 중의 하나의 유전체 구조물과 마주하는 상기 제1 기판의 제1 표면에 평행하게 연장하는 축을 중심으로 감는 하나 이상의 턴을 갖는 인덕터의 적어도 일부를 정의하는 것인, 반도체 디바이스.
  9. 청구항 8에 있어서, 상기 하나 이상의 턴은,
    제1 복수의 전도성 와이어 및 전도성 비아를 각각 포함하는 제1 쌍의 수직 연장 세그먼트를 포함하는 제1 턴; 및
    제2 복수의 전도성 와이어 및 전도성 비아를 각각 포함하는 제2 쌍의 수직 연장 세그먼트를 포함하는 제2 턴을 포함하고,
    상기 제1 쌍의 수직 연장 세그먼트 중의 하나는, 전도성 와이어를 포함하는 수평 연장 세그먼트에 의해 상기 제2 쌍의 수직 연장 세그먼트 중의 하나에 커플링되는 것인, 반도체 디바이스.
  10. 집적 회로를 형성하는 방법에 있어서,
    제1 기판의 제1 표면을 따라 제1 유전체 구조물 내에 인덕터의 제1 수평 세그먼트를 정의하는 제1 전도성 와이어를 형성하는 단계;
    상기 인덕터의 수직 세그먼트를 정의하는 하나 이상의 전도성 와이어 또는 전도성 비아를 형성하는 단계; 및
    상기 제1 기판의 제2 표면을 따라 제2 유전체 구조물 내에 상기 인덕터의 제2 수평 세그먼트를 정의하는 제2 전도성 와이어를 형성하는 단계를 포함하고,
    상기 수직 세그먼트는,
    상기 제1 기판으로부터의 거리가 증가함에 따라 제1 전도성 상호접속 비아의 제1 폭을 증가시키도록 경사진 제1 측벽을 갖는 상기 제1 전도성 상호접속 비아; 및
    상기 제1 기판으로부터의 거리가 증가함에 따라 제2 전도성 상호접속 비아의 제2 폭을 감소시키도록 경사진 제2 측벽을 갖는 상기 제2 전도성 상호접속 비아를 포함하는 것인, 집적 회로를 형성하는 방법.
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