TW201913929A - 半導體裝置及其製造方法 - Google Patents

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Abstract

半導體裝置及其製造方法。一種半導體裝置包括：佈線結構；層疊結構，其位於佈線結構上方；通道結構，其穿過層疊結構；接觸插塞，其穿過層疊結構並電連接到佈線結構；以及絕緣間隔物，各個絕緣間隔物包括包圍各個接觸插塞的側壁並沿著各個接觸插塞的側壁層疊的環狀圖案。

Description

半導體裝置及其製造方法
本發明的各種實施方式關於電子裝置，更具體地講，關於一種半導體裝置及其製造方法。
非揮發性記憶體裝置用於儲存即使沒有供電也需要維持的資料。近來，在基板上按照單個層形成記憶體單元的二維非揮發性記憶體裝置的集成密度的增加受到限制。因此，已提出了在基板上在垂直方向上層疊記憶體單元的三維非揮發性記憶體裝置。
三維非揮發性記憶體裝置可包括彼此交替地層疊的層間絕緣層和閘極以及穿過所述層間絕緣層和所述閘極的通道層，並且記憶體單元可沿著通道層層疊。已開發出各種結構和製造方法以改進三維非揮發性記憶體裝置的操作可靠性。
各種實施方式關於一種可利用容易的製造工序生產、具有穩定的結構和改進的特性的半導體裝置及其製造方法。
根據實施方式，一種半導體裝置可包括：佈線結構；形成在佈線結構上方的層疊結構；穿過層疊結構的通道結構；穿過層疊結構的接觸插塞，該接觸插塞電連接到佈線結構；以及絕緣間隔物，各個絕緣間隔物包括包圍各個接觸插塞的側壁並沿著各個接觸插塞的側壁層疊的環狀圖案。
根據實施方式，一種半導體裝置可包括：層疊結構；插塞，其在層疊方向上穿過層疊結構；以及間隔物，各個間隔物包括包圍各個插塞並沿著各個插塞的側壁層疊的環狀圖案，其中，相鄰間隔物的環狀圖案彼此耦接。
根據實施方式，一種製造半導體裝置的方法可包括以下步驟：形成佈線結構；在佈線結構上形成包括彼此交替地層疊的第一材料層和第二材料層的層疊結構；形成穿過層疊結構的第一開口；透過部分地蝕刻透過第一開口暴露的第一材料層來形成第二開口；形成絕緣間隔物，各個絕緣間隔物包括位於第二開口中的環狀圖案；以及在第一開口中形成電耦接到佈線結構的接觸插塞。
根據實施方式，一種製造半導體裝置的方法可包括以下步驟：形成層疊結構；形成穿過層疊結構的第一開口；形成從第一開口的側壁突出的第二開口；形成間隔物，各個間隔物包括填充第二開口的環狀圖案；以及在第一開口中形成插塞，其中，相鄰第一開口的第二開口彼此耦接。
相關申請案的交叉引用： 本申請案請求2017年8月31日提交的韓國專利申請號10-2017-0110971以及2018年2月26日提交的韓國專利申請號10-2018-0023081的優先權，其完整公開整體透過引用併入本文。
以下，將參照圖式詳細描述各種示例性實施方式。在圖式中，為了例示方便，可能誇大組件的厚度和長度。在以下描述中，為了簡單和簡明，可省略相關功能和構造的詳細描述。貫穿說明書和圖式，相似的標號代表相似的元件。
還應當注意，在本說明書中，「連接/耦接」不僅是指一個組件直接耦接另一組件，而且還指一個組件透過中間組件間接耦接另一組件。另外，貫穿說明書，當說到特定部分「包括」特定元件時，這不排除包括其它元件，該特定部分還可包括另一元件，除非另外具體地描述。
圖1A至圖1C是示出根據本發明的實施方式的半導體裝置的結構的圖。圖1A是示出半導體的圖，圖1B是沿著圖1A的線A-A’截取的橫截面圖，圖1C是沿著圖1A的線B-B’截取的橫截面圖。
參照圖1A至圖1C，根據實施方式的半導體裝置可包括：層疊結構ST；插塞，其在層疊方向上穿過層疊結構ST；以及間隔物，其分別包圍插塞，並且包括沿著插塞的側壁層疊的環狀圖案。另外，各個間隔物還可包括耦接圖案，耦接圖案包圍各個插塞的側壁並將環狀圖案彼此耦接。插塞可部分地或完全地穿過層疊結構ST並且可包括半導體材料或導電材料。例如，插塞可以是接觸插塞13，間隔物可以是絕緣間隔物14。另外，半導體裝置還可包括通道結構CH、虛擬通道結構D_CH、隔離圖案18和狹縫絕緣層19。
結構ST可包括彼此交替地層疊的導電層11和絕緣層12。導電層11可以是諸如用於記憶體單元和用於選擇電晶體的閘極，並且可包括鎢。絕緣層12可被設置為將層疊的導電層11彼此絕緣，並且包括諸如氧化物的絕緣材料。
例如，至少一個最上導電層11可以是上選擇線，至少一個最下導電層11可以是下選擇線，剩餘導電層11可以是字元線。在此示例中，至少一個下選擇電晶體、複數個記憶體單元和至少一個上選擇電晶體可以串聯耦接以形成垂直記憶體串。上選擇電晶體可以是汲極選擇電晶體，下選擇電晶體可以是源極選擇電晶體。另外，諸如源極線、佈線結構和週邊電路的下部結構可位於層疊結構ST下方。
在另一示例中，至少一個最上導電層11可以是選擇線，至少一個最下導電層11可以是管閘（pipe gate），剩餘導電層11可以是字元線。另外，諸如佈線結構的下部結構以及週邊電路可位於層疊結構ST下方。在此示例中，至少一個第一選擇電晶體，複數個記憶體單元MC、至少一個管式電晶體（pipe transistor）、複數個記憶體單元和至少一個第二選擇電晶體可串聯耦接以形成單個記憶體串。第一選擇電晶體可以是汲極選擇電晶體，第二選擇電晶體可以是源極選擇電晶體。
複數個通道結構CH可佈置在第一方向I-I’以及與第一方向I-I’交叉的第二方向II-II’上。另外，在第一方向I-I’上彼此相鄰的通道結構CH可按照交錯形式佈置以使得其中心可彼此偏移。
複數個通道結構CH可被形成為提供用於選擇電晶體和記憶體單元的電流路徑並且包括包含矽（Si）或鍺（Ge）的半導體圖案。各個通道結構CH可包括通道層15A以及包圍通道層15A的記憶體層16A。各個通道層15A的中心部分可敞開或被填充。通道層15A的敞開的中心部分可利用形成在通道層15A中的間隙填充絕緣層17A填充。
記憶體層16A可包括隧道絕緣層、資料儲存層和電荷阻擋層中的至少一個。資料儲存層可包括浮閘、電荷捕獲材料、奈米點以及相變材料。另外，半導體裝置可包括包圍各個導電層11的記憶體層16A’。記憶體層16A’可包括隧道絕緣層、資料儲存層和電荷阻擋層中的至少一個。例如，記憶體層16A’可以是包括具有高介電係數的材料的電荷阻擋層。
虛擬通道結構D_CH可位於通道結構CH之間並佈置在第二方向II-II’上。各個虛擬通道結構D_CH可具有與各個通道結構CH相似的結構。例如，虛擬通道結構D_CH可包括虛擬通道層15B以及包圍虛擬通道層15B的虛擬記憶體層16B。虛擬通道層15B可包括虛擬間隙填充絕緣層17B。
隔離圖案18可被形成為分離相同水平處的導電層11。隔離圖案18可具有在第二方向II-II’上延伸的線性形狀。隔離圖案18可以是諸如氧化物的絕緣材料。
隔離圖案18可具有深度以使得隔離圖案18可穿過層疊結構ST的一部分。例如，隔離圖案18可足夠深以穿過至少一個最上導電層11，而不穿過剩餘導電層11。至少一個最上導電層11可以是選擇線。因此，層疊結構ST可具有深度，使得隔離圖案18可穿過上選擇線、第一選擇線、第二選擇線、源極選擇線或汲極選擇線，並且可不穿過字元線。
隔離圖案18可與虛擬通道結構D_CH交疊。例如，隔離圖案18可部分地穿過虛擬通道結構D_CH。
狹縫絕緣層19可部分地或完全地穿過層疊結構ST。狹縫絕緣層19可位於記憶體區塊MB中或者相鄰記憶體區塊MB之間的邊界處。位於相鄰記憶體區塊MB之間的邊界處的狹縫絕緣層19可將相鄰記憶體區塊MB彼此電隔離。例如，狹縫絕緣層19可具有在第二方向II-II’上延伸的線性形狀。另外，狹縫絕緣層19可包括諸如氧化物的絕緣材料。
接觸插塞13可穿過層疊結構ST並且電連接到層疊結構ST下方的下部結構。例如，接觸插塞13可電連接到位於層疊結構ST下方的佈線結構。另外，接觸插塞13可包括諸如多晶矽或金屬的導電材料。
接觸插塞13可佈置在第二方向II-II’上。例如，接觸插塞13可位於通道結構CH之間並且與虛擬通道結構D_CH對齊以使得接觸插塞13的中心可與虛擬通道結構D_CH的中心一致。接觸插塞13可按照規則或不規則的距離佈置。如圖1A至圖1C所示，接觸插塞13可按照規則的距離佈置。
另外，接觸插塞13可具有與通道結構CH和虛擬通道結構D_CH相似或不同的橫截面。例如，接觸插塞13可具有諸如圓形、橢圓形、矩形和多邊形的各種橫截面。另外，接觸插塞13可具有比通道結構CH或虛擬通道結構D_CH更大的寬度。
各個絕緣間隔物14可包圍各個接觸插塞13。各個絕緣間隔物14可包括包圍各個接觸插塞13的側壁並層疊在各個接觸插塞13的側壁上的環狀圖案14B。環狀圖案14B可位於與導電層11對應的水平處。另外，各個絕緣間隔物14可包括包圍各個接觸插塞13的側壁並將環狀圖案14B彼此耦接的耦接圖案14A。耦接圖案14A可在接觸插塞13的縱向方向上或者在層疊結構ST的層疊方向上延伸。一個絕緣間隔物14可包括複數個環狀圖案14B，並且環狀圖案14B可透過耦接圖案14A彼此耦接。因此，各個絕緣間隔物14的環狀圖案14B可從耦接圖案14A突出。另外，絕緣層12可夾在層疊的環狀圖案14B之間。
絕緣間隔物14可被設置為將接觸插塞13和導電層11彼此絕緣，並且可包括諸如氧化物的絕緣材料。另外，絕緣間隔物14的絕緣功能可由環狀圖案14B的厚度T2控制。
各個絕緣間隔物14可包括與導電層11對應的第一區域以及與絕緣層12對應的第二區域。由於第一區域直接接觸導電層11，所以第一區域的厚度可增加以改進其絕緣功能。因此，各個絕緣間隔物14可在直接接觸導電層11的第一區域中包括環狀圖案14B。可在第二區域中絕緣層12與接觸插塞13之間定義距離T1。因此，在第一區域中導電層11與接觸插塞13之間的距離可增加至T1+T2。換言之，距離可增加環狀圖案14B的厚度T2。因此，可改進絕緣間隔物14的功能而不會導致面積增加。例如，耦接圖案14A的厚度（T1）可為各個導電層11的厚度的1/2或1/2以上。
相鄰絕緣間隔物14的環狀圖案14B可彼此耦接。例如，位於相同水平處的環狀圖案14B可彼此耦接。導電層11可不位於相鄰接觸插塞13之間，而絕緣層12和絕緣間隔物14可位於相鄰接觸插塞13之間。因此，環狀圖案14B和絕緣層12可在相鄰接觸插塞13之間所限定的區域中交替地層疊。
另外，絕緣間隔物14可與相鄰層部分地交疊。例如，隔離圖案18可與虛擬通道結構D_CH交疊。絕緣間隔物14可接觸虛擬記憶體層16B、虛擬通道層15B或虛擬間隙填充絕緣層17B。在另一示例中，絕緣間隔物14可耦接到隔離圖案18。絕緣間隔物14和隔離圖案18可將相同水平處的導電層11彼此絕緣。換言之，基於絕緣間隔物14和隔離圖案18在兩側的導電層11可彼此絕緣。因此，絕緣間隔物14可被設置為將接觸插塞13和導電層11彼此絕緣並且可與隔離圖案18一起作為狹縫絕緣層。
另外，接觸隔離圖案18的環狀圖案14B可具有與剩餘環狀圖案14B不同的厚度。例如，與隔離圖案18對應的第一環狀圖案14B可具有較小的厚度T3，並且與導電層11對應的第二環狀圖案14B可具有較大的厚度T2。換言之，在圖1B的實施方式中，第二環狀圖案14B比第一環狀圖案14B更突出。
圖2A至圖2D是示出根據實施方式的半導體裝置的結構的圖。圖2A是佈局圖，圖2B至圖2D是沿著圖2A的線A-A’截取的橫截面圖。以下，上面已經提及的組件的任何重複的詳細描述將被省略。
參照圖2A和圖2B，接觸插塞13_1~13_4可按照不同的距離佈置。另外，絕緣間隔物14_1~14_4可根據接觸插塞13_1~13_4之間的距離而彼此耦接或分離。
例如，按照較小的距離D1佈置的接觸插塞13_1/13_2和接觸插塞13_3/13_4的絕緣間隔物14_1/14_2和絕緣間隔物14_3/14_4可彼此耦接，並且按照較大的距離D2佈置的接觸插塞13_2/13_3的絕緣間隔物14_2/14_3可彼此分離。
在另一示例中，接觸插塞可包括第一至第2n接觸插塞（13_1~13_4），第一至第n接觸插塞可耦接到第一至第n絕緣間隔物（14_1/14_2），第n接觸插塞13_2的第n絕緣間隔物(14_2)和第(n+1)接觸插塞（13_3）的第(n+1)絕緣間隔物（14_3）可彼此分離，並且第(n+1)至第2n接觸插塞（13_3/13_4）的第(n+1)至第2n絕緣間隔物（14_3/14_4）可彼此耦接。在此示例中，n可以是2或更大的整數。
第二隔離圖案18B可進一步位於分離的絕緣間隔物14_2/14_3之間。例如，第二隔離圖案18B可位於按照較大的距離D2佈置的接觸插塞13_2/13_3之間。在另一示例中，第二隔離圖案18B可位於第n絕緣間隔物14_2和第(n+1)絕緣間隔物14_3之間。在此示例中，第一隔離圖案18A、絕緣間隔物14_1和絕緣間隔物14_2、第二隔離圖案18B以及絕緣間隔物14_3和絕緣間隔物14_4可彼此耦接以將兩側的導電層11彼此絕緣。
另外，至少一個虛擬通道結構D_CH可進一步位於彼此分離的絕緣間隔物14_2/14_3之間。虛擬通道結構D_CH可與第二隔離圖案18B交疊。
圖2C和圖2D示出圖2B的修改示例。參照圖2C，絕緣間隔物14’可包括包圍接觸插塞13的側壁的環狀圖案14B並且可不包括耦接圖案。環狀圖案14B可位於與導電層11相同的水平處並且可由絕緣材料製成或包括絕緣材料。因此，導電層11和接觸插塞13可透過環狀圖案14B彼此絕緣。
參照圖2D，環狀圖案14”可具有多層結構。環狀圖案14”可具有包括對彼此具有高蝕刻選擇性的材料的層的層疊結構。至少一個層疊的層可以是絕緣層。例如，各個環狀圖案14”可包括第一絕緣圖案14BA以及形成在第一絕緣圖案14BA中的第二絕緣圖案14BB。第二絕緣圖案14BB可由對第一絕緣圖案14BA具有高蝕刻選擇性的材料製成或者包括該材料。例如，第一絕緣圖案14BA可以是氧化物層，第二絕緣圖案14BB可以是氮化物層。
圖3A至圖3D是示出根據實施方式的半導體裝置的結構的圖。圖3A是佈局圖，圖3B至3D是沿著圖3A的線A-A’截取的橫截面圖。以下，上面已經提及的組件的任何重複的詳細描述將被省略。
參照圖3A和圖3B，接觸插塞13可按照較大的距離佈置，並且相鄰接觸插塞13的絕緣間隔物14可彼此分離。導電層11可被夾在分離的絕緣間隔物14的環狀圖案14B之間。
另選地，介電層D可代替分離的絕緣間隔物14的環狀圖案14B之間的導電層11。介電層D可包括對絕緣層12具有高蝕刻選擇性的材料。例如，介電層D可包括氮化物，並且絕緣層12可包括氧化物。介電層D可以是在製造工序期間所使用的犧牲層的殘餘層。
圖3C和圖3D示出圖3B的修改示例。參照圖3C，絕緣間隔物14’可包括包圍接觸插塞13的側壁的環狀圖案14B並且可不包括耦接圖案。參照圖3D，環狀圖案14B可具有多層結構。各個環狀圖案14B可包括第一絕緣圖案14BA以及形成在第一絕緣圖案14BA中的第二絕緣圖案14BB。
圖4A和圖4B是示出根據實施方式的半導體裝置的結構的圖。圖4A是佈局圖，圖4B是沿著圖4A的線C-C’截取的橫截面圖。以下，上面已經提及的組件的任何重複的詳細描述將被省略。
參照圖4A和圖4B，接觸插塞13和絕緣間隔物14可與狹縫絕緣層19交疊。例如，接觸插塞13和絕緣間隔物14可位於相鄰記憶體區塊MB之間的邊界處並且與位於相鄰記憶體區塊MB之間的邊界處的狹縫絕緣層19交疊。彼此耦接的絕緣間隔物14和狹縫絕緣層19可將相鄰記憶體區塊MB彼此分離。
層疊結構ST可包括單元區域CR和接觸區域CT。記憶體串可位於單元區域CR中，並且用於驅動包括在記憶體串中的選擇電晶體、記憶體單元和管式電晶體中的每一個的互連可位於接觸區域CT中。因此，如上所述的通道結構CH和虛擬通道結構D_CH可位於單元區域CR中。接觸插塞和導線可位於層疊結構ST的接觸區域CT中。另外，各個導電層11可透過層疊結構ST的接觸區域CT暴露並且具有階梯配置。
另外，接觸區域CT可包括至少一個最上導電層11的互連所在的第一接觸區域CT1以及剩餘導電層11的互連所在的第二接觸區域CT2。例如，上選擇線的焊盤可位於第一接觸區域CT1中，並且字元線的焊盤可位於第二接觸區域CT2中。
如上所述，接觸插塞13和絕緣間隔物14可位於相鄰記憶體區塊MB之間的邊界處以與層疊結構ST的單元區域CR或接觸區域CT對應。例如，接觸插塞13和絕緣間隔物14可被設置為與層疊結構ST的第一接觸區域CT1對應。
如上面參照圖1A至圖3D所述，接觸插塞13和絕緣間隔物14可位於記憶體區塊MB中。因此，接觸插塞13和絕緣間隔物14可位於層疊結構ST的單元區域CR或接觸區域CT中。
在此實施方式中，接觸插塞13和絕緣間隔物14可如參照圖1A和圖1B所描述的實施方式中一樣佈置。然而，接觸插塞13和絕緣間隔物14的佈置和配置可參考參照圖2A至圖3D所描述的實施方式改變。
圖5是示出根據實施方式的半導體裝置的結構的橫截面圖。以下，上面已經提及的組件的任何重複的詳細描述將被省略。
參照圖5，接觸插塞13可電連接到位於層疊結構ST下方的佈線結構（35和36）。另外，週邊電路可位於層疊結構ST下方，並且接觸插塞13可穿過層疊結構ST並透過佈線結構（35和36）耦接到週邊電路。
半導體裝置可包括位於層疊結構ST下方的第一基板20。第一基板20可以是半導體基板並且包括將接觸插塞13電連接到佈線結構（35和36）的焊盤21。另外，絕緣層22可被夾在焊盤21與第一基板20之間，並且焊盤21和第一基板20可透過絕緣層22彼此電隔離。然而，第一基板20可不包括焊盤21，並且接觸插塞13可穿過絕緣層22並直接耦接到佈線結構（35和36）。
第二基板30可位於第一基板20下方。第二基板30可以是半導體基板，並且週邊電路可位於第二基板30中。週邊電路可被設置為驅動單元陣列並且包括電晶體、開關、暫存器、放大器等。例如，電晶體TR可包括閘極32、閘極絕緣層31和結33。另外，隔離層34可位於第二基板30中。
層間絕緣層37可位於第一基板20與第二基板30之間，並且佈線結構（35和36）可位於層間絕緣層37中。佈線結構（35和36）可包括導線35以及耦接到導線35的接觸插塞36。導線35可佈置在複數個層中並耦接到電晶體TR的閘極32或結33。另外，接觸插塞36可將導線35彼此耦接，或者可將導線35電連接到結33、閘極23和焊盤21。
在此實施方式中，接觸插塞13和絕緣間隔物14可如參照圖1A和圖1B所描述的實施方式中一樣佈置。然而，接觸插塞13和絕緣間隔物14的佈置和結構可參考參照圖2A至圖3D所描述的實施方式改變。
另外，接觸插塞13的佈局可根據週邊電路的佈局而改變。例如，接觸插塞13的位置和間距可根據週邊電路的佈局而改變。
圖6A和圖6B是示出根據實施方式的半導體裝置的配置的佈局圖。
參照圖6A和圖6B，根據實施方式的半導體裝置可包括通道結構CH、虛擬通道結構D_CH、第一接觸插塞13、絕緣間隔物14、支撐插塞41、支撐間隔物42、第二接觸插塞43、隔離圖案18和狹縫絕緣層19。
通道結構CH、虛擬通道結構D_CH和隔離圖案18可位於單元區域CR中。虛擬通道結構D_CH可與隔離圖案18交疊，並且隔離圖案18可延伸到接觸區域CT。例如，隔離圖案18可與支撐間隔物42或者支撐插塞41和支撐間隔物42二者交疊。
第一接觸插塞13、絕緣間隔物14、支撐插塞41、支撐間隔物42和第二接觸插塞43可位於接觸區域CT中並橫跨第一接觸區域CT1和第二接觸區域CT2散佈。例如，佈置在第一接觸區域CT1中的第二接觸插塞43可耦接到上選擇線，佈置在第二接觸區域CT2中的第二接觸插塞43可耦接到字元線。
支撐插塞41和支撐間隔物42可在製作工序期間透過防止層疊結構ST的傾斜或塌陷來支撐層疊結構ST。另外，位於第一接觸區域CT1中的支撐間隔物42可耦接到隔離圖案18。兩側的導電層11可透過彼此耦接的隔離圖案18和支撐間隔物42彼此分離。
第二接觸插塞43可被設置為將偏電壓分別施加到包括在層疊結構ST中的導電層11。第二接觸插塞43可分別電連接到導電層11。第二接觸插塞43可位於支撐插塞41與第一接觸插塞13之間的空間處。例如，第二接觸插塞43可位於絕緣間隔物14與支撐間隔物42之間、彼此耦接的絕緣間隔物14的凹部處或者彼此耦接的支撐間隔物42的凸部處。
位於接觸區域CT中的支撐插塞41的佈置方式或者彼此耦接的支撐間隔物42的數量可變化。
圖7A至圖7D是示出根據實施方式的半導體裝置的結構的佈局圖。以下，上面已經提及的組件的任何重複的詳細描述將被省略。
參照圖7A，根據實施方式的半導體裝置可包括層疊結構ST、第一接觸插塞13、絕緣間隔物14、支撐插塞41、支撐間隔物42、第二接觸插塞43、隔離圖案18、第一狹縫絕緣層19A、第二狹縫絕緣層19B和介電層45。
層疊結構ST可包括彼此交替地層疊的導電層11和絕緣層（未示出）。在層疊結構ST的一些區域中，介電層45和絕緣層可彼此交替地層疊。介電層45可以是在半導體裝置的製造工序期間的殘餘犧牲層。例如，當犧牲層和絕緣層彼此交替地層疊並且犧牲層被導電層11取代時，犧牲層的部分可保留。結果，介電層45可位於與導電層11相同的水平處。
一些第一接觸插塞13可與介電層45交疊。例如，一些第一接觸插塞13可位於介電層45與導電層11之間的邊界處或者位於介電層45中。位於介電層45中的第一接觸插塞13可穿過彼此交替地層疊的介電層45和絕緣層。
支撐插塞41可在第一方向I-I’或第二方向Ⅱ-Ⅱ’上彼此緊鄰佈置。與彼此緊鄰佈置的支撐插塞41對應的支撐間隔物42可彼此耦接。另外，支撐插塞41和支撐間隔物42可與介電層45交疊。
例如，位於第一接觸區域CT1中的支撐插塞41可在第二方向Ⅱ-Ⅱ’上彼此緊鄰佈置，並且與其對應的支撐間隔物42可彼此耦接。因此，在接觸區域CT1中，相同水平處的上選擇線可透過支撐間隔物42和支撐插塞41彼此分離。
支撐插塞41和支撐間隔物42可在形成隔離圖案18之前或之後形成。當在形成隔離圖案18之前形成支撐插塞41和支撐間隔物42時，隔離圖案18可延伸到支撐間隔物42中或者延伸到支撐間隔物42和支撐插塞41二者中。
第二狹縫絕緣層19B可位於相鄰記憶體區塊MB之間的邊界處。另外，介電層45可位於相鄰區塊MB之間的邊界處。因此，透過將第二狹縫絕緣層19B和介電層45彼此耦接，相鄰記憶體區塊MB可彼此絕緣。
另外，至少一個支撐插塞41和至少一個支撐間隔物42可被夾在介電層45與第二狹縫絕緣層19B之間。例如，在第一方向I-I’上彼此緊鄰佈置的支撐插塞41和支撐間隔物42可位於介電層45與第二狹縫絕緣層19B之間，並且第二狹縫絕緣層19B可與支撐插塞41和支撐間隔物42交疊。在此示例中，相鄰記憶體區塊MB可透過介電層45、支撐間隔物42、支撐插塞41和第一狹縫絕緣層19B彼此電絕緣。另外，透過將位於介電層45與第二狹縫絕緣層19B之間的支撐插塞41和支撐間隔物42佈置在與第二狹縫絕緣層19B交叉的方向上，可確保疊加邊限。
第一狹縫絕緣層19A可位於記憶體區塊MB中。例如，可透過在狹縫中填充絕緣層來形成第一狹縫絕緣層19A，所述狹縫作為用導電層11取代犧牲層的路徑。因此，介電層45可與第一狹縫絕緣層19A間隔開預定距離，並且導電層11可位於介電層45與第一狹縫絕緣層19A之間。
參照圖7B，支撐插塞41可在第一方向I-I’和第二方向Ⅱ-Ⅱ’上彼此相鄰設置，並且與其對應的支撐間隔物42可彼此耦接。例如，支撐插塞41可按照T形或十字形佈置，並且其支撐間隔物42可彼此耦接。
參照圖7C，當支撐間隔物42和第二狹縫絕緣層19B’彼此交疊時，第二狹縫絕緣層19B’可延伸到支撐間隔物42中。因此，支撐間隔物42可包圍第二狹縫絕緣層19B’的端部。另外，第二狹縫絕緣層19B’的端部可具有與支撐插塞41相似的形狀並且可延伸至預定寬度。
參照圖7D，單元區域CR中的隔離圖案18可延伸到接觸區域CT。例如，隔離圖案18可至少延伸到第一接觸區域CT1並與支撐插塞41和支撐間隔物42交疊。在此示例中，在第二方向Ⅱ-Ⅱ’上彼此緊鄰佈置的支撐插塞41和支撐間隔物42可透過隔離圖案18彼此耦接。因此，在第一接觸區域CT1中，相同水平處的上選擇線可透過隔離圖案18、支撐間隔物42和支撐插塞41彼此分離。可在形成隔離圖案18之後形成支撐插塞41和支撐間隔物42。
圖8A至圖8C是示出根據實施方式的半導體裝置的結構的橫截面圖。更具體地，圖8A和圖8B示出支撐插塞41和支撐間隔物42的結構。以下，上面已經提及的組件的任何重複的詳細描述將被省略。
參照圖8A，支撐插塞41可具有與第一接觸插塞13相似的結構，並且支撐間隔物42可具有與絕緣間隔物14相似的結構。換言之，支撐插塞41可具有與第一接觸插塞13對應的材料和結構，並且支撐間隔物42可具有與絕緣間隔物14對應的材料和結構。例如，支撐插塞41可包括諸如鎢或多晶矽的導電材料。另外，各個支撐插塞41可形成為單個層或者可包括複數個層。
各個支撐間隔物42可包括包圍各個支撐插塞41並沿著各個支撐插塞41的側壁層疊的環狀圖案42B。另外，各個支撐間隔物42可包括包圍各個支撐插塞41的側壁並耦接環狀圖案42B的耦接圖案42A。因此，各個支撐間隔物42的複數個環狀圖案42B可從耦接圖案42A突出。環狀圖案42B可位於與導電層11對應的水平處。另外，相鄰支撐間隔物42可彼此耦接。相鄰支撐間隔物42的環狀圖案42B可彼此耦接。
另外，支撐間隔物42的環狀圖案42B可位於與絕緣間隔物14的環狀圖案14B相同的水平處。因此，支撐間隔物42的環狀圖案42B和絕緣間隔物14的環狀圖案14B可彼此耦接。
支撐插塞41可具有與第一接觸插塞13相同或不同的深度。另外，支撐插塞41和第一接觸插塞13可耦接到不同的下部結構。如上面參照圖5所述，第一接觸插塞13可耦接到位於層疊結構ST下方的佈線結構。第一接觸插塞13可電連接到第一基板20的焊盤21，或者可穿過第一基板20以直接耦接到佈線結構。另一方面，支撐插塞41可不穿過第一基板20或者可不耦接到焊盤21。在此示例中，可不對支撐插塞41施加偏壓。支撐插塞41可作為支撐件而無需建立任何電連接。另選地，支撐插塞41可具有浮動狀態。
參照圖8B，支撐插塞41’和支撐間隔物42’可具有與通道結構CH相似的結構。例如，各個支撐插塞41’可包括與通道層15A對應的半導體層41A以及與間隙填充絕緣層17A對應的絕緣層41B。另外，各個支撐間隔物42’可具有與記憶體層16A對應的材料和結構。然而，支撐插塞41’可不耦接到諸如位元線的導線，或者支撐插塞41’可耦接到第一基板20。
如圖8B所示，半導體層41A和支撐間隔物42’可不形成在絕緣層41B的底表面上。然而，可修改半導體層41A和支撐間隔物42’的結構。例如，半導體層41A和支撐間隔物42’中的任一者或二者可被形成為包圍絕緣層41B的底表面。
參照圖8C，半導體裝置可僅包括支撐間隔物42’’而沒有支撐插塞。例如，當用於支撐件的開口具有比用於接觸插塞的開口更小的寬度（W2＜W1）時，用於支撐件的開口可利用支撐間隔物42”完全填充。各個支撐間隔物42”可包括單個層或複數個層。
如上面參照圖7C所述，支撐插塞41可具有與第二狹縫絕緣層19B對應的材料。因此，支撐插塞41可包括諸如鎢、多晶矽或金屬的導電材料、諸如矽（Si）或鍺（Ge）的半導體材料、諸如氧化物或氮化物的絕緣材料或其組合。
圖9A至圖13A和圖9B至圖13B示出根據實施方式的半導體裝置的製造方法。圖9A至圖13A是佈局圖，圖9B至圖13B是橫截面圖。以下，上面已經提及的組件的任何重複的詳細描述將被省略。
參照圖9A和圖9B，層疊結構ST可包括彼此交替地層疊的第一材料層51和第二材料層52。第一材料層51可被設置為形成記憶體單元和選擇電晶體的閘極。第二材料層52可被設置為將層疊的閘極彼此絕緣。
第一材料層51可包括對第二材料層52具有高蝕刻選擇性的材料。例如，各個第一材料層51可以是包括氮化物的犧牲層，並且各個第二材料層52可以是包括氧化物的絕緣層。在另一示例中，各個第一材料層51可以是包括多晶矽和鎢的導電層，並且各個第二材料層52可以是包括氧化物的絕緣層。在另一示例中，各個第一材料層51可以是包括摻雜多晶矽的導電層，並且各個第二材料層52可以是包括未摻雜多晶矽的犧牲層。
儘管圖9A和圖9B中未示出，可在形成層疊結構ST之前形成下部結構。例如，可首先形成上面參照圖5B所描述的佈線結構。
隨後，可形成穿過層疊結構ST的通道結構CH。各個通道結構CH可具有上面參照圖1C所描述的結構。例如，在穿過層疊結構ST形成通道孔之後，可在通道孔中依序形成記憶體層、通道層和間隙填充絕緣層，從而形成通道結構CH。間隙填充絕緣層可凹陷預定厚度，並且可在凹陷區域中形成插塞。另外，當形成通道結構CH時，也可形成虛擬通道結構D_CH。
通道結構CH可佈置在第一方向I-I’和第二方向II-II’上，虛擬通道結構D_CH可位於通道結構CH之間。通道結構CH和虛擬通道結構D_CH的佈置方式可考慮要在後續工序期間形成的結構來確定。例如，在圖9A的示例中，在形成有接觸插塞和絕緣間隔物的區域R中不形成通道結構CH和虛擬通道結構D_CH。然而，本發明可不限於這種方式，在另一實施方式中，通道結構CH和虛擬通道結構D_CH可形成在區域R中。在這種佈置方式中，絕緣間隔物可接觸通道結構CH或虛擬通道結構D_CH。
上面參照圖5和圖6所描述的支撐插塞41和支撐間隔物42可在形成通道結構CH的相同時間形成。因此，支撐插塞41和支撐間隔物42可如上面參照圖8B所述而結構化。
隨後，可穿過層疊結構ST形成第一開口OP1。第一開口OP1可具有諸如圓形、橢圓形、矩形和多邊形的橫截面形狀，並且可形成為孔的形狀。第一開口OP1可位於區域R中並且按照預定距離佈置。例如，第一開口OP1可位於第一方向I-I’上彼此相鄰的通道結構CH之間並且佈置在第二方向II-II’上。
另外，在此實施方式中，第一開口OP1可位於單元區域中。然而，第一開口OP1可位於接觸區域中。另選地，第一開口OP1可位於相鄰記憶體區塊之間的邊界中。
參照圖10A和圖10B，可將透過第一開口OP1暴露的第一材料層51蝕刻至預定厚度以形成第二開口OP2。由於第一材料層51被選擇性地蝕刻，所以第二開口OP2可從第一開口OP1突出。
相鄰開口OP1的第二開口OP2可根據第一材料層51的蝕刻深度或者第一開口OP1之間的空間彼此耦接或分離。例如，可控制第一材料層51的蝕刻深度以將相鄰第一開口OP1的第二開口OP2彼此耦接。透過將第一材料層51蝕刻至較大的深度，位於與第一材料層51相同的水平處的第二開口OP2可彼此耦接。例如，可控制第一材料層51的蝕刻深度以將相鄰第一開口OP1的第二開口OP2彼此分離。透過將第一材料層51蝕刻至較小的深度，位於與第一材料層51相同的水平處的第二開口OP2可彼此分離。在另一示例中，透過將第一開口OP2之間的距離控制為較小的值，第二開口OP2可彼此耦接，或者透過將第一開口OP1的距離控制為較大的值，第二開口OP2可彼此分離。
參照圖11A和圖11B，可形成接觸插塞54以及分別包圍接觸插塞54的絕緣間隔物53。首先，可在第一開口OP1和第二開口OP2中形成間隔物絕緣層。間隔物絕緣層可填充第二開口OP2並且沿著第一開口OP1的內表面形成。隨後，可去除形成在第一開口OP1的下表面上的間隔物絕緣層的部分以形成絕緣間隔物53。各個絕緣間隔物53可包括在第二開口OP2中的耦接圖案53A和環狀圖案53B。隨後，可在第一開口OP1中形成接觸插塞54。
上面參照圖6和圖7所描述的支撐插塞41和支撐間隔物42可在形成接觸插塞54和絕緣間隔物53的相同時間形成。因此，支撐插塞41和支撐間隔物42可如上面參照圖8A所述而結構化。
參照圖12A和圖12B，隔離圖案55可部分地穿過層疊結構ST。例如，隔離圖案55可足夠深以穿過至少一個第一材料層51。例如，隔離圖案55可具有在第二方向II-II’上延伸的線性形狀。另外，隔離圖案55可與接觸插塞54和絕緣間隔物53交疊。
在此實施方式中，可在形成接觸插塞54和絕緣間隔物53之後形成隔離圖案55。然而，製造順序可改變。例如，可在形成隔離圖案55之後形成接觸插塞54和絕緣間隔物53。
參照圖13A和圖13B，在穿過層疊結構ST形成狹縫SL之後，可去除透過狹縫SL暴露的第一材料層51。第一材料層51的部分可根據距離狹縫SL的距離而保留。例如，較靠近狹縫SL的第一材料層51可被去除，而較遠離狹縫SL的第一材料層51可保留。因此，如上面參照圖3B所描述的實施方式中一樣，夾在環狀圖案53B之間的第一材料層51可保留。
第一材料層51可被選擇性地蝕刻，而第二材料層52可保留。因此，剩餘第二材料層52可由先前形成的垂直結構支撐。例如，剩餘第二材料層52可由通道結構CH、虛擬通道結構D_CH、支撐插塞、支撐間隔物、接觸插塞54和絕緣間隔物53支撐。
絕緣間隔物53可在側壁上包括環狀圖案53B，並且環狀圖案53B可在剩餘第二材料層52之間突出。因此，環狀圖案53B可被夾在層疊的第二材料層52之間以穩定地支撐第二材料層52。
隨後，可在第一材料層51被去除的區域中形成導電層56。在形成導電層56之前，可在第一材料層51被去除的區域中進一步形成記憶體層。隨後，可在狹縫SL中形成狹縫絕緣層57。
由導電層56取代第一材料層51的工序可根據第一材料層51和第二材料層52的材料而改變。例如，當第一材料層51是導電層並且第二材料層52是絕緣層時，第一材料層51可被矽化。在另一示例中，當第一材料層51是導電層並且第二材料層52是犧牲層時，可由絕緣層取代第二材料層52。
描述了根據圖1A和圖1B的實施方式的接觸插塞和絕緣間隔物的形成方法。然而，我們注意到，所描述的製造方法僅是根據本發明的製造方法的一個示例性實施方式，本領域技術人員在閱讀本公開文件之後可在不脫離本發明的範圍的情況下進行許多修改。
圖14A至圖14C是示出根據實施方式的半導體裝置的製造方法的橫截面圖。以下，上面已經提及的組件的任何重複的詳細描述將被省略。
參照圖14A，可在一基板60上形成包括彼此交替地層疊的第一材料層61和第二材料層62的層疊結構ST。隨後，穿過層疊結構ST形成第一開口OP1，然後可部分地蝕刻透過第一開口OP1暴露的第一材料層61以形成第二開口OP2。相鄰第一開口OP1的第二開口OP2可根據第一材料層61的蝕刻深度或第一開口OP1之間的間距彼此耦接或分離。
可在第一開口OP1和第二開口OP2中形成間隔物絕緣層63。間隔物絕緣層63可填充第二開口OP2並且形成在第一開口OP1的內表面上。另外，各個間隔物絕緣層63可包括形成在第一開口OP1中的第一區域以及形成在第二開口中的第二區域。
參照圖14B，可去除間隔物絕緣層63的形成在第一開口OP1的底表面中的區域。例如，間隔物絕緣層63可透過諸如乾式清潔工序的清潔工序來蝕刻。結果，可去除間隔物絕緣層63的形成在第一開口OP1的內壁上的區域以及形成在第一開口OP1的底表面中的區域。換言之，間隔物絕緣層63的第一區域可被完全去除，而其第二區域可保留。因此，可形成分別位於第二開口OP2中的環狀圖案63A。
當間隔物絕緣層63的第一區域被完全去除時，層疊結構ST的第二材料層62可暴露。當間隔物絕緣層63被蝕刻時，暴露的第二材料層62也可被蝕刻至預定厚度。因此，環狀圖案63A的厚度T4可減小。
參照圖14C，可在第一開口OP1中形成接觸插塞64。儘管圖14C中未示出，可形成上述隔離圖案、狹縫和導電層。
另外，在此實施方式中，描述了根據參照圖2C和圖3C所描述的實施方式中的接觸插塞和間隔物的形成方法。然而，可參照其它實施方式改變製造方法。
圖15A至圖15C是示出根據實施方式的半導體裝置的製造方法的橫截面圖。以下，上面已經提及的組件的任何重複的詳細描述將被省略。
參照圖15A，可在一基板70上形成包括彼此交替地層疊的第一材料層71和第二材料層72的層疊結構ST。在穿過層疊結構ST形成第一開口OP1之後，透過第一開口OP1暴露的第一材料層71可被部分地蝕刻以形成第二開口OP2。相鄰第一開口OP1的第二開口OP2可根據蝕刻深度或第一開口OP1之間的間距而彼此耦接或分離。
隨後，可在第一開口OP1和第二開口OP2中形成第一絕緣層73。第一絕緣層73可形成在第一開口OP1和第二開口OP2的內表面上並且可不完全填充第二開口OP2。
可在第一絕緣層73上形成第二絕緣層74。第二絕緣層74可形成在第一開口OP1和第二開口OP2中並完全填充第二開口OP2。第二絕緣層74可包括對第一絕緣層73具有高蝕刻選擇性的材料。例如，第一絕緣層73可以是氧化物層，並且第二絕緣層74可以是氮化物層。
參照圖15B，可選擇性地蝕刻第二絕緣層74以形成第二絕緣圖案74A。例如，第二絕緣層74的形成在第一開口OP1中的區域可透過乾式清潔工序蝕刻。結果，可形成分別位於第二開口OP2中的第二絕緣圖案74A。
參照圖15C，可使用第二絕緣圖案74A作為蝕刻阻擋層（etching barrier）來蝕刻第一絕緣層73。例如，可使用濕式蝕刻工序或乾式清潔工序來選擇性地蝕刻第一絕緣層73。由於第一絕緣層73的形成在第二開口OP2中的區域被第二絕緣圖案74A保護，所以這些區域可不被蝕刻，而是可保留。因此，剩餘區域可形成分別位於第二開口OP2中的第一絕緣圖案73A。第一絕緣圖案73A可分別包圍第二絕緣圖案74A。另外，形成在同一第二開口OP2中的第一絕緣圖案73A和第二絕緣圖案74A可形成單個環狀圖案75。
可在第一開口OP1中形成接觸插塞76。儘管圖15C中未示出，可形成上述隔離圖案、狹縫和導電層。
針對各個環狀圖案75包括兩個層的情況描述了此實施方式。然而，環狀圖案75可具有包括三個或更多個層的多層結構。另外，在此實施方式中，描述了根據參照圖2D和圖3D所描述的實施方式的接觸插塞和間隔物的形成方法。然而，可參照其它實施方式改變製造方法。
圖16是示出根據實施方式的記憶體系統1000的配置的方塊圖。
參照圖16，記憶體系統1000可包括記憶體裝置1200和控制器1100。
記憶體裝置1200可用於儲存諸如檔案、圖形和軟體代碼的各種類型的資料。記憶體裝置1200可以是非揮發性記憶體裝置。另外，記憶體裝置1200可包括參照圖1A至圖15C所描述的上述配置，並且可透過參照圖1A至圖15C所描述的方法來製造。根據實施方式，記憶體裝置1200可包括：佈線結構；層疊結構，其形成在佈線結構上方；通道結構，其穿過層疊結構；接觸插塞，其穿過層疊結構並電連接到佈線結構；以及絕緣間隔物，其各自包括包圍各個接觸插塞的側壁並沿著各個接觸插塞的側壁層疊的環狀圖案。由於記憶體裝置1200按照如前所述的相同方式配置和製造，所以將省略其詳細描述。
控制器1100可耦接到主機和記憶體裝置1200，並且可回應於來自主機的請求存取記憶體裝置1200。例如，控制器1100可控制記憶體裝置1200的讀、寫、擦除和後臺操作。
控制器1100可包括隨機存取記憶體（RAM）1110、中央處理單元（CPU）1120、主機介面1130、錯誤校正碼（error correction code, ECC）電路1140和記憶體介面1150。
RAM 1110可作為CPU 1120的操作記憶體、記憶體裝置1200與主機之間的快取記憶體以及記憶體裝置1200與主機之間的緩衝記憶體。RAM 1110可由靜態隨機存取記憶體（SRAM）或唯讀記憶體（ROM）代替。
CPU 1120可被配置為控制控制器1100的一般操作。例如，CPU 1120可被配置為操作儲存在RAM 1110中的諸如快閃記憶體轉換層（flash translation layer, FTL）的韌體。
主機介面1130可與主機互相連接。例如，控制器1100可透過包括通用序列匯流排（Universal Serial Bus, USB）協定、多媒體卡（multimedia card, MMC）協定、週邊元件互連（peripheral component interconnection, PCI）協定、高速PCI（PCI-e）協定、先進技術附件（Advanced Technology Attachment, ATA）協定、序列式ATA協定、平行ATA協定、小型電腦小型介面（small computer small interface, SCSI）協定、增強小型磁碟介面（enhanced small disk interface, ESDI）協定、整合裝置電路（Integrated Drive Electronics, IDE）協定、私有協定或其組合的各種介面協定來與主機通訊。
ECC電路1140可使用錯誤校正碼（ECC）來檢測並糾正從記憶體裝置1200讀取的資料中所包括的錯誤。
記憶體介面1150可與記憶體裝置1200相互連接。例如，記憶體介面1150可包括NAND介面或NOR介面。
例如，控制器1100還可包括被配置為暫時儲存資料的緩衝記憶體（未示出）。緩衝記憶體可暫時地儲存透過主機介面1130向外傳送的資料，或者暫時地儲存透過記憶體介面1150從記憶體裝置1200傳送的資料。控制器1100還可包括儲存用於與主機相互連接的代碼資料的ROM。
由於根據實施方式的記憶體系統1000包括具有改進的集成密度和特性的記憶體裝置1200，所以記憶體系統1000也可相應地具有改進的集成密度和特性。
圖17是示出根據實施方式的記憶體系統1000’的配置的方塊圖。以下，上面已經提及的組件的任何重複性詳細描述將被省略。
如圖17所示，記憶體系統1000’可包括記憶體裝置1200’和控制器1100。控制器1100可包括RAM 1110、CPU 1120、主機介面1130、ECC電路1140和記憶體介面1150。
記憶體裝置1200’可以是非揮發性記憶體裝置。另外，記憶體裝置1200可包括參照圖1A至圖15C所描述的上述配置，並且可透過參照圖1A至圖15C所描述的方法來製造。根據實施方式，記憶體裝置1200’可包括：佈線結構；層疊結構，其形成在佈線結構上方；通道結構，其穿過層疊結構；接觸插塞，其穿過層疊結構並電連接到佈線結構；以及絕緣間隔物，其各自包括包圍各個接觸插塞的側壁並沿著各個接觸插塞的側壁層疊的環狀圖案。由於記憶體裝置1200’按照如前所述的相同方式配置和製造，所以將省略其詳細描述。
記憶體裝置1200’可以是由複數個記憶體晶片組成的多晶片封裝。複數個記憶體晶片可被分成複數個組，其可分別透過第一通道CH1至第k通道CHk與控制器1100通訊。另外，包括在單個組中的記憶體晶片可適合於透過公共通道與控制器1100通訊。記憶體系統1000’可被修改以使得單個記憶體晶片可耦接到單個通道。
如上所述，根據實施方式，由於記憶體系統1000’包括具有改進的集成和特性的記憶體裝置1200’，所以記憶體系統1000’的集成密度和特性也可改進。另外，由於記憶體裝置1200’利用多晶片封裝形成，所以記憶體系統1000’的資料儲存容量和驅動速度可進一步增加。
圖18是示出根據實施方式的計算系統2000的方塊圖。以下，上面已經提及的組件的任何重複的詳細描述將被省略。
如圖18所示，計算系統2000可包括記憶體裝置2100、CPU 2200、隨機存取記憶體（RAM）2300、使用者介面2400、電源2500和系統匯流排2600。
記憶體裝置2100可儲存透過使用者介面2400輸入的資料以及由CPU 2200處理的資料。記憶體裝置2100可電耦接到CPU 2200、RAM 2300、使用者介面2400和電源2500。例如，記憶體裝置2100可透過控制器（未示出）耦接到系統匯流排2600，或者直接耦接到系統匯流排2600。當記憶體裝置2100直接耦接到系統匯流排2600時，控制器的功能可由CPU 2200和RAM 2300執行。
記憶體裝置2100可以是非揮發性記憶體。另外，記憶體裝置2100可包括參照圖1A至圖15C所描述的上述配置，並且可透過參照圖1A至圖15C所描述的方法來製造。根據實施方式，記憶體裝置2100可包括：佈線結構；層疊結構，其形成在佈線結構上方；通道結構，其穿過層疊結構；接觸插塞，其穿過層疊結構並電連接到佈線結構；以及絕緣間隔物，其各自包括包圍各個接觸插塞的側壁並沿著各個接觸插塞的側壁層疊的環狀圖案。由於記憶體裝置2100按照如前所述的相同方式配置和製造，所以將省略其詳細描述。
另外，如上面參照圖17所述，記憶體裝置2100可以是由複數個記憶體晶片組成的多晶片封裝。
具有上述配置的計算系統2000可以是諸如電腦、超級行動PC（ultra-mobile PC, UMPC）、工作站、小筆電、個人數位助理（PDA）、便攜式電腦、網路平板、無線電話、行動電話、智慧型手機、電子書、便攜式多媒體播放器（PMP）、便攜式遊戲機、導航裝置、黑盒子、數位相機、三維（3D）電視、數位音訊記錄器、數位音訊播放器、數位照片記錄器、數位照片播放器、數位視訊記錄器、數位視訊播放器、用於在無線環境中發送/接收資訊的裝置、用於家用網路的各種電子裝置之一、用於電腦網路的各種電子裝置之一、用於資訊通訊網路的各種電子裝置之一、RFID裝置和/或用於計算系統的各種裝置之一等的電子裝置的各種組件中的一個。
如上所述，由於根據實施方式的計算系統2000包括具有改進的集成密度和特性的記憶體裝置2100，所以計算系統2000的特性也可改進。
圖19是示出根據實施方式的計算系統3000的方塊圖。
如圖19所示，根據實施方式的計算系統3000可包括具有作業系統3200、應用程式3100、檔案系統3300和轉換層3400的軟體層。計算系統3000可包括諸如記憶體裝置3500的硬體層。
作業系統3200可管理計算系統3000的軟體和硬體資源。作業系統3200可控制中央處理單元的程式執行。應用程式3100可包括由計算系統3000執行的各種應用程式。應用程式3100可以是由作業系統3200執行的工具程式。
檔案系統3300可指被配置為管理存在於計算系統3000中的資料和文件的邏輯結構。檔案系統3300可根據給定規則來組織檔案或資料並將它們儲存在記憶體裝置3500中。檔案系統3300可根據計算系統3000中所使用的作業系統3200來確定。例如，當作業系統3200是基於Microsoft Windows的系統時，檔案系統3300可以是檔案分配表（file allocation table, FAT）或NT檔案系統（NT file system, NTFS）。另外，當作業系統3200是基於Unix/Linux的系統時，檔案系統3300可以是擴充檔案系統（extended file system, EXT）、Unix檔案系統（Unix file system, UFS）或日誌檔案系統（journaling file system, JFS）。
圖17按照單獨的方塊示出作業系統3200、應用程式3100和檔案系統3300。然而，應用程式3100和檔案系統3300可被包括在作業系統3200中。
回應於來自檔案系統3300的請求，轉換層3400可轉換位址以適合於記憶體裝置3500。例如，轉換層3400可將由檔案系統3300產生的邏輯位址轉換成記憶體裝置3500的物理位址。邏輯位址與物理位址的映射資訊可被儲存在位址轉換表中。例如，轉換層3400可以是快閃記憶體轉換層（FTL）、通用快閃記憶體儲存鏈接層（universal flash storage link layer, ULL）等。
記憶體裝置3500可以是非揮發性記憶體。另外，記憶體裝置3500可包括參照圖1A至圖15C所描述的上述配置，並且可透過參照圖1A至圖15C所描述的方法來製造。根據實施方式，記憶體裝置3500可包括：佈線結構；層疊結構，其形成在佈線結構上方；通道結構，其穿過層疊結構；接觸插塞，其穿過層疊結構並電連接到佈線結構；以及絕緣間隔物，其各自包括包圍各個接觸插塞的側壁並沿著各個接觸插塞的側壁層疊的環狀圖案。由於記憶體裝置3500按照如前所述的相同方式配置和製造，所以將省略其詳細描述。
具有上述配置的計算系統3000可被分為在上層區域中操作的作業系統層以及在下級區域中操作的控制器層。應用程式3100、作業系統3200和檔案系統3300可被包括在作業系統層中並由操作記憶體驅動。轉換層3400可被包括在作業系統層或控制器層中。
如上所述，由於根據實施方式的計算系統3000包括具有改進的集成密度和特性的記憶體裝置3500，所以計算系統3000的特性也可改進。
根據本發明的各種實施方式，可提供一種具有改進的穩定結構和改進的可靠性的半導體裝置。另外，提供了一種簡化、更高效且經濟的製造半導體裝置的方法。
對於本領域技術人員而言將顯而易見的是，在不脫離本發明的精神或範圍的情況下，可對本發明的上述示例性實施方式進行各種修改。因此，本發明旨在涵蓋落入所附申請專利範圍（包括其等同物）所限定的本發明的範圍內的所有這些實施方式及其修改。
11‧‧‧導電層
12‧‧‧絕緣層
13‧‧‧接觸插塞
13_1~13_4‧‧‧接觸插塞
14‧‧‧絕緣間隔物
14’‧‧‧絕緣間隔物
14”‧‧‧環狀圖案
14_1~14_4‧‧‧絕緣間隔物
14A‧‧‧耦接圖案
14B‧‧‧環狀圖案
14BA‧‧‧第一絕緣圖案
14BB‧‧‧第二絕緣圖案
15A‧‧‧通道層
15B‧‧‧虛擬通道層
16A‧‧‧記憶體層
16A’‧‧‧記憶體層
16B‧‧‧虛擬記憶體層
17A‧‧‧間隙填充絕緣層
17B‧‧‧虛擬間隙填充絕緣層
18‧‧‧隔離圖案
18A‧‧‧第一隔離圖案
18B‧‧‧第二隔離圖案
19‧‧‧狹縫絕緣層
19A‧‧‧第一狹縫絕緣層
19B‧‧‧第二狹縫絕緣層
19B’‧‧‧第二狹縫絕緣層
20‧‧‧第一基板
21‧‧‧焊盤
22‧‧‧絕緣層
30‧‧‧第二基板
31‧‧‧閘極絕緣層
32‧‧‧閘極
33‧‧‧結
34‧‧‧隔離層
35‧‧‧導線
36‧‧‧接觸插塞
37‧‧‧層間絕緣層
41‧‧‧支撐插塞
41A‧‧‧半導體層
41B‧‧‧絕緣層
42‧‧‧支撐間隔物
42”‧‧‧支撐間隔物
42A‧‧‧耦接圖案
42B‧‧‧環狀圖案
43‧‧‧第二接觸插塞
45‧‧‧介電層
51‧‧‧第一材料層
52‧‧‧第二材料層
53‧‧‧絕緣間隔物
53A‧‧‧耦接圖案
53B‧‧‧環狀圖案
54‧‧‧接觸插塞
55‧‧‧隔離圖案
56‧‧‧導電層
57‧‧‧狹縫絕緣層
60‧‧‧基板
61‧‧‧第一材料層
62‧‧‧第二材料層
63‧‧‧間隔物絕緣層
63A‧‧‧環狀圖案
64‧‧‧接觸插塞
70‧‧‧基板
71‧‧‧第一材料層
72‧‧‧第二材料層
73‧‧‧第一絕緣層
73A‧‧‧第一絕緣圖案
74‧‧‧第二絕緣層
74A‧‧‧第二絕緣圖案
75‧‧‧環狀圖案
76‧‧‧接觸插塞
1000‧‧‧記憶體系統
1000’‧‧‧記憶體系統
1100‧‧‧控制器
1110‧‧‧隨機存取記憶體
1120‧‧‧中央處理單元
1130‧‧‧主機介面
1140‧‧‧錯誤校正碼電路
1150‧‧‧記憶體介面
1200‧‧‧記憶體裝置
1200’‧‧‧記憶體裝置
2000‧‧‧計算系統
2100‧‧‧記憶體裝置
2200‧‧‧中央處理單元
2300‧‧‧隨機存取記憶體
2400‧‧‧使用者介面
2500‧‧‧電源
2600‧‧‧系統匯流排
3000‧‧‧計算系統
3100‧‧‧應用程式
3200‧‧‧作業系統
3300‧‧‧檔案系統
3400‧‧‧轉換層
3500‧‧‧記憶體裝置
CH‧‧‧通道結構
CH1~CHk‧‧‧第一通道至第k通道
CR‧‧‧單元區域
CT‧‧‧接觸區域
CT1‧‧‧第一接觸區域
CT2‧‧‧第二接觸區域
D‧‧‧介電層
D1‧‧‧距離
D2‧‧‧距離
D_CH‧‧‧虛擬通道結構
I-I’‧‧‧第一方向
II-II’‧‧‧第二方向
MB‧‧‧記憶體區塊
OP1‧‧‧第一開口
OP2‧‧‧第二開口
R‧‧‧區域
SL‧‧‧狹縫
ST‧‧‧層疊結構
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
T4‧‧‧厚度
TR‧‧‧電晶體
W1‧‧‧寬度
W2‧‧‧寬度
圖1A至圖1C是示出根據本發明的實施方式的半導體裝置的結構的圖； 圖2A至圖2D是示出根據實施方式的半導體裝置的結構的圖：圖2A是佈局圖，圖2B至圖2D是沿著圖2A的線A-A’截取的橫截面圖； 圖3A至圖3D是示出根據實施方式的半導體裝置的結構的圖：圖3A是佈局圖，圖3B至圖3D是沿著圖3A的線A-A’截取的橫截面圖； 圖4A和圖4B是示出根據實施方式的半導體裝置的結構的圖：圖4A是佈局圖，圖4B是沿著圖4A的線A-A’截取的橫截面圖； 圖5是示出根據實施方式的半導體裝置的結構的橫截面圖； 圖6A和圖6B是示出根據實施方式的半導體裝置的配置的圖； 圖7A至圖7D是示出根據實施方式的半導體裝置的結構的佈局圖； 圖8A至圖8C是示出根據實施方式的半導體裝置的結構的圖； 圖9A至圖13A和圖9B至圖13B是示出根據實施方式的半導體裝置的製造方法的圖和橫截面圖； 圖14A至圖14C是示出根據實施方式的半導體裝置的製造方法的橫截面圖； 圖15A至圖15C是示出根據實施方式的半導體裝置的製造方法的橫截面圖； 圖16和圖17是示出根據實施方式的記憶體系統的配置的方塊圖；以及 圖18和圖19是示出根據實施方式的計算系統的配置的方塊圖。
無

Claims (38)

  1. 一種半導體裝置，該半導體裝置包括： 佈線結構； 形成在所述佈線結構上方的層疊結構； 穿過所述層疊結構的通道結構； 穿過所述層疊結構的接觸插塞，所述接觸插塞電連接到所述佈線結構；以及 絕緣間隔物，各個絕緣間隔物包括包圍相應接觸插塞的側壁並沿著所述相應接觸插塞的所述側壁層疊的環狀圖案。
  2. 如請求項1所述的半導體裝置，其中，各個所述絕緣間隔物包括包圍所述相應接觸插塞的所述側壁並將所述環狀圖案彼此耦接的耦接圖案。
  3. 如請求項1所述的半導體裝置，其中，各個所述環狀圖案具有多層結構。
  4. 如請求項1所述的半導體裝置，其中，各個所述環狀圖案包括： 第一絕緣圖案；以及 第二絕緣圖案，該第二絕緣圖案形成在所述第一絕緣圖案中並且包括對所述第一絕緣圖案具有高蝕刻選擇性的材料。
  5. 如請求項1所述的半導體裝置，其中，相鄰的絕緣間隔物的環狀圖案彼此耦接。
  6. 如請求項5所述的半導體裝置，其中，絕緣層與彼此耦接的所述環狀圖案彼此交替地層疊在相鄰的接觸插塞之間。
  7. 如請求項1所述的半導體裝置， 其中，所述層疊結構包括彼此交替地層疊的導電層和絕緣層，並且 其中，所述環狀圖案位於與所述導電層對應的水平處。
  8. 如請求項1所述的半導體裝置，其中，所述接觸插塞按照不規則的距離佈置以使得按照較小的距離佈置的接觸插塞的絕緣間隔物彼此耦接並且按照較大的距離佈置的接觸插塞的絕緣間隔物彼此分離。
  9. 如請求項1所述的半導體裝置，其中，所述接觸插塞包括第一接觸插塞至第2n接觸插塞，第一接觸插塞至第n接觸插塞的第一絕緣間隔物至第n絕緣間隔物彼此耦接，第n接觸插塞的第n絕緣間隔物與第(n+1)接觸插塞的第(n+1)絕緣間隔物彼此分離，並且第(n+1)接觸插塞至第2n接觸插塞的第(n+1)絕緣間隔物至第2n絕緣間隔物彼此耦接，其中n是2或更大的整數。
  10. 如請求項1所述的半導體裝置，該半導體裝置還包括穿過所述層疊結構的虛擬通道結構， 其中，所述虛擬通道結構與所述絕緣間隔物交疊。
  11. 如請求項1所述的半導體裝置，該半導體裝置還包括： 穿過所述層疊結構的虛擬通道結構；以及 部分地穿過所述層疊結構並與所述虛擬通道結構交疊的隔離圖案， 其中，所述絕緣間隔物與所述隔離圖案彼此耦接。
  12. 如請求項11所述的半導體裝置，其中，所述絕緣間隔物當中的直接耦接到所述隔離圖案的絕緣間隔物包括： 接觸所述隔離圖案的第一環狀圖案；以及 接觸所述層疊結構的第二環狀圖案， 其中，所述第二環狀圖案比所述第一環狀圖案更突出。
  13. 如請求項1所述的半導體裝置，其中，所述通道結構位於所述層疊結構的單元區域中，並且所述接觸插塞位於所述通道結構之間。
  14. 如請求項1所述的半導體裝置，其中，所述通道結構位於所述層疊結構的單元區域中，並且所述接觸插塞位於所述層疊結構的接觸區域中。
  15. 如請求項1所述的半導體裝置，該半導體裝置還包括穿過所述層疊結構並在一個方向上延伸的狹縫絕緣層， 其中，所述絕緣間隔物與所述狹縫絕緣層交疊。
  16. 如請求項1所述的半導體裝置，該半導體裝置還包括： 穿過所述層疊結構的支撐插塞；以及 支撐間隔物，各個支撐間隔物包括包圍各個所述支撐插塞的側壁的耦接圖案以及從所述耦接圖案突出的環狀圖案。
  17. 一種半導體裝置，該半導體裝置包括： 層疊結構； 插塞，所述插塞在層疊方向上穿過所述層疊結構；以及 間隔物，各個間隔物包括包圍各個所述插塞並沿著各個所述插塞的側壁層疊的環狀圖案， 其中，相鄰的間隔物的環狀圖案彼此耦接。
  18. 如請求項17所述的半導體裝置，其中，各個所述間隔物包括包圍各個所述插塞的側壁並將所述環狀圖案彼此耦接的耦接圖案。
  19. 如請求項17所述的半導體裝置，該半導體裝置還包括位於所述層疊結構下方並電連接到所述插塞的週邊電路。
  20. 一種製造半導體裝置的方法，該方法包括以下步驟： 形成佈線結構； 在所述佈線結構上形成包括彼此交替地層疊的第一材料層和第二材料層的層疊結構； 形成穿過所述層疊結構的第一開口； 透過部分地蝕刻透過所述第一開口暴露的所述第一材料層來形成第二開口； 形成絕緣間隔物，各個絕緣間隔物包括位於所述第二開口中的環狀圖案；以及 在所述第一開口中形成電耦接到所述佈線結構的接觸插塞。
  21. 如請求項20所述的方法，其中，各個所述絕緣間隔物包括在所述第二開口中的所述環狀圖案以及在各個所述第一開口中的耦接圖案。
  22. 如請求項20所述的方法，其中，形成所述絕緣間隔物的步驟包括以下步驟： 在所述第一開口和所述第二開口中形成絕緣層；以及 透過使用乾式清潔工序蝕刻所述絕緣層來形成所述環狀圖案。
  23. 如請求項20所述的方法，其中，形成所述絕緣間隔物的步驟包括以下步驟： 在所述第一開口和所述第二開口中形成第一絕緣層； 形成分別位於所述第二開口中的第二絕緣圖案；以及 透過使用所述第二絕緣圖案作為蝕刻阻擋層蝕刻所述第一絕緣層來形成分別位於所述第二開口中的第一絕緣圖案。
  24. 如請求項20所述的方法，其中，形成所述第二開口的步驟包括控制所述第一材料層的蝕刻深度以使得相鄰的第一開口彼此耦接。
  25. 如請求項20所述的方法，其中，形成所述第二開口的步驟包括控制所述第一材料層的蝕刻深度以使得相鄰的第一開口彼此分離。
  26. 如請求項20所述的方法，該方法還包括形成部分地穿過所述層疊結構並在一個方向上延伸的隔離圖案， 其中，所述隔離圖案耦接到所述絕緣間隔物。
  27. 如請求項20所述的方法，該方法還包括以下步驟： 形成穿過所述層疊結構的通道結構； 形成穿過所述層疊結構的虛擬通道結構；以及 形成部分地穿過所述層疊結構、在一個方向上延伸、並與所述虛擬通道結構交疊的隔離圖案。
  28. 如請求項27所述的方法，其中，所述虛擬通道結構與所述絕緣間隔物交疊。
  29. 如請求項20所述的方法，該方法還包括以下步驟： 形成穿過所述層疊結構的支撐插塞；以及 形成包圍所述支撐插塞的支撐間隔物， 其中，所述支撐插塞在與形成所述接觸插塞的時間相同的時間形成，並且所述支撐間隔物在與形成所述絕緣間隔物的時間相同的時間形成。
  30. 如請求項29所述的方法，其中，各個所述支撐間隔物包括包圍各個所述支撐插塞的側壁的耦接圖案以及從所述耦接圖案突出的環狀圖案。
  31. 如請求項20所述的方法，該方法還包括形成穿過所述層疊結構並在一個方向上延伸的狹縫絕緣層， 其中，所述絕緣間隔物與所述狹縫絕緣層交疊。
  32. 一種製造半導體裝置的方法，該方法包括以下步驟： 形成層疊結構； 形成穿過所述層疊結構的第一開口； 形成從所述第一開口的側壁突出的第二開口； 形成間隔物，各個間隔物包括填充所述第二開口的環狀圖案；以及 在所述第一開口中形成插塞， 其中，相鄰的所述第一開口的所述第二開口彼此耦接。
  33. 如請求項32所述的方法，其中，形成所述間隔物的步驟包括形成分別填充所述第二開口的所述環狀圖案以及在所述第一開口中的耦接圖案。
  34. 如請求項32所述的方法，其中，形成所述間隔物的步驟包括以下步驟： 在所述第一開口和所述第二開口中形成絕緣層；以及 透過使用乾式清潔工序蝕刻所述絕緣層來形成分別填充所述第二開口的所述環狀圖案。
  35. 如請求項32所述的方法，其中，形成所述間隔物的步驟包括以下步驟： 在所述第一開口和所述第二開口中形成第一絕緣層； 分別在所述第二開口中形成第二絕緣圖案；以及 透過使用所述第二絕緣圖案作為蝕刻阻擋層蝕刻所述第一絕緣層來形成分別位於所述第二開口中的第一絕緣圖案。
  36. 如請求項32所述的方法，其中，所述層疊結構包括彼此交替地層疊的第一材料層和第二材料層，並且透過選擇性地蝕刻透過所述第一開口暴露的所述第一材料層來形成所述第二開口。
  37. 如請求項32所述的方法，該方法還包括在形成所述層疊結構之前形成佈線結構， 其中，所述插塞包括電連接到所述佈線結構的接觸插塞。
  38. 如請求項32所述的方法，其中，相鄰的間隔物的環狀圖案彼此耦接。
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