KR20210012336A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 콘택 구조들; 상기 제1 콘택 구조들 중 일부의 제1 콘택 구조들과 각각 연결된 플러그형 제2 콘택 구조들; 상기 제1 콘택 구조들 중 제1 방향으로 이웃한 제1 콘택 구조들을 연결시키고, 상기 제1 방향으로 확장된 슬릿형 제2 콘택 구조; 및 상기 제1 방향으로 이웃한 플러그형 제2 콘택 구조들의 측벽들과 연결되고, 상기 제1 방향으로 확장된 제3 콘택 구조를 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간 절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 콘택 구조들; 상기 제1 콘택 구조들 중 일부의 제1 콘택 구조들과 각각 연결된 플러그형 제2 콘택 구조들; 상기 제1 콘택 구조들 중 제1 방향으로 이웃한 제1 콘택 구조들을 연결시키고, 상기 제1 방향으로 확장된 슬릿형 제2 콘택 구조; 및 상기 제1 방향으로 이웃한 플러그형 제2 콘택 구조들의 측벽들과 연결되고, 상기 제1 방향으로 확장된 제3 콘택 구조를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 콘택 구조들을 형성하는 단계; 상기 제1 콘택 구조들 중 일부의 제1 콘택 구조들과 각각 연결된 플러그형 제2 콘택 구조들을 형성하는 단계; 상기 제1 콘택 구조들 중 제1 방향으로 이웃한 제1 콘택 구조들을 연결시키고, 상기 제1 방향으로 확장된 슬릿형 제2 콘택 구조들을 형성하는 단계; 및 상기 제1 방향으로 이웃한 플러그형 제2 콘택 구조들의 측벽들과 연결되고, 상기 제1 방향으로 확장된 제3 콘택 구조를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막을 관통하는 제1 콘택 구조들을 형성하는 단계; 상기 제1 층간 절연막 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제2 층간 절연막을 형성하는 단계; 상기 식각정지막 및 상기 제2 층간 절연막을 관통하고, 상기 제1 콘택 구조들 중 일부의 제1 콘택 구조들과 각각 연결된 플러그형 제2 콘택 구조들을 형성하는 단계; 상기 식각정지막 및 상기 제2 층간 절연막을 관통하고, 상기 제1 콘택 구조들 중 제1 방향으로 이웃한 제1 콘택 구조들을 연결시키고, 상기 제1 방향으로 확장된 슬릿형 제2 콘택 구조를 형성하는 단계; 및 상기 제2 층간 절연막을 관통하고, 상기 제1 방향으로 이웃한 플러그형 제2 콘택 구조들의 측벽들과 연결되고, 상기 제1 방향으로 확장된 제3 콘택 구조를 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 셀 어레이의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 셀 어레이의 회로도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 5a 내지 도 7a 및 도 5b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 인터커넥트 구조 및 페이지 버퍼를 포함한 반도체 장치의 구조를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 인터커넥트 구조가 적용된 반도체 장치의 구조를 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다. 도 1을 참조하면, 반도체 장치(10)는 셀 어레이(11) 및 주변 회로(12)를 포함한다.
셀 어레이(11)는 로우 라인들(RL)을 통해 어드레스 디코더(13)에 연결되고, 컬럼 라인들(CL)을 통해 읽기 및 쓰기 회로(16)에 연결된다. 여기서, 로우 라인들(RL)은 워드 라인일 수 있고 컬럼 라인들(CL)은 비트 라인일 수 있다. 단, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다.
셀 어레이(11)는 복수의 메모리 스트링들을 포함하고, 메모리 스트링들은 기판 상에 수평 방향 또는 수직 방향으로 배열될 수 있다. 또한, 셀 어레이(11)는 복수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 복수의 페이지들을 포함한다. 예를 들어, 반도체 장치(10)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 프로그램 동작 또는 리드 동작을 수행한다.
주변 회로(12)는 어드레스 디코더(13), 읽기 및 쓰기 회로(16), 입출력 회로(14) 및 제어 로직(15)을 포함한다.
제어 로직(15)은 어드레스 디코더(13), 읽기 및 쓰기 회로(16) 및 입출력 회로(14)에 연결될 수 있다. 제어 로직(15)은 입출력 회로(14)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 수신된 커맨드(CMD)에 따른 내부 동작을 수행하도록 어드레스 디코더(13)와 읽기 및 쓰기 회로(16)를 제어할 수 있다.
어드레스 디코더(13)는 로우 라인들(RL)을 통해 셀 어레이(11)에 연결될 수 있다. 예를 들어, 어드레스 디코더(13)는 워드 라인, 소스 선택 라인 및 드레인 선택 라인을 통해 셀 어레이(11)에 연결될 수 있다. 또한, 어드레스 디코더(13)는 제어 로직(15)의 제어에 응답하여 로우 라인들(RL)을 제어하도록 구성될 수 있다. 따라서, 어드레스 디코더(13)는 제어 로직(15)으로부터 어드레스(ADDR)를 수신할 수 있고, 수신된 어드레스(ADDR)에 따라 셀 어레이(11)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
반도체 장치(10)의 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 따라서, 프로그램 동작 및 리드 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 로우 어드레스를 포함할 수 있다. 어드레스 디코더(13)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(13)은 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택할 수 있다.
반도체 장치(10)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 따라서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(13)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다.
읽기 및 쓰기 회로(16)는 컬럼 라인들(CL)을 통해 셀 어레이(11)에 연결된다. 읽기 및 쓰기 회로(16)는 적어도 하나의 페이지 버퍼를 포함할 수 있다. 예를 들어, 컬럼 라인들(CL)이 페이지 버퍼들에 각각 연결될 수 있다. 프로그램 동작 시, 읽기 및 쓰기 회로(16)는 입출력 회로(14)로부터 수신된 데이터(DATA)를 컬럼 라인들(CL)에 전달하고, 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들이 프로그램된다. 여기서, 데이터(DATA)는 메모리 셀들에 각각 프로그램 될 멀티 비트 데이터일 수 있다. 리드 동작 시, 읽기 및 쓰기 회로(16)는 선택된 페이지의 메모리 셀들로부터 컬럼 라인들(CL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(14)로 출력한다. 소거 동작 시, 읽기 및 쓰기 회로(16)는 컬럼 라인들(CL)을 플로팅시킬 수 있다. 참고로, 프로그램 동작 및 소거 동작에는 검증 동작이 포함될 수 있으며, 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다.
도 2는 본 발명의 일 실시예에 따른 셀 어레이의 회로도이다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 3차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 2를 참조하면, 메모리 블록(BLK)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 +Z 방향을 따라 신장된다. 여기서, +Z 방향은 메모리 셀들(MC)이 적층된 방향일 수 있다. 여기서, m은 2 이상의 정수이다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 소스 선택 트랜지스터들(SST)은 메모리 셀들(MC)과 소스 라인(SL) 사이에 직렬로 연결될 수 있다. 소스 선택 트랜지스터들(SST)의 게이트 전극들은 소스 선택 라인들(SSL)에 연결된다. 또한, 동일한 레벨의 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인(SSL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 메모리 셀들(MC)은 적어도 하나의 소스 선택 트랜지스터(SST)와 적어도 하나의 드레인 선택 트랜지스터(DST)의 사이에 직렬로 연결될 수 있다. 메모리 셀들(MC)의 게이트 전극들은 워드 라인들(WL)에 연결된다. 각각의 워드 라인들(WL)에는 구동에 필요한 워드 라인 전압들(프로그램 전압, 패스 전압, 리드 전압 등)이 인가될 수 있다. 또한, 동일한 레벨의 메모리 셀들(MC)은 동일한 워드 라인(WL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 드레인 선택 트랜지스터들(DST)은 비트 라인(BL1~BLm)과 메모리 셀들(MC)의 사이에 직렬 연결될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트 전극들은 드레인 선택 라인(DSL)에 연결된다. 동일한 행(+X 방향)에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 드레인 선택 트랜지스터들(DST) 중 동일한 레벨의 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL)에 연결될 수 있다. 또한, 상이한 행(+X 방향)에 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL)에 연결될 수 있다.
도 3은 본 발명의 일 실시예에 따른 셀 어레이의 회로도이다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 3차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 3을 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC), 적어도 하나의 파이프 트랜지스터(PT), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함할 수 있다. 여기서, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 'U'형으로 배열될 수 있다.
파이프 트랜지스터(PT)는 드레인 사이드의 메모리 셀들(MC)과 소스 사이드의 메모리 셀들(MC)을 연결시킨다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
그 외의 구조는 앞서 도 2에서 설명한 것과 유사하므로, 중복된 설명은 생략하도록 한다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 4a 내지 도 4c는 평면도이고, 도 4d는 도 4c의 A-A' 단면도, B-B' 단면도 및 C-C' 단면도이고, 도 4e는 도 4c의 D-D' 단면도이고, 도 4f는 도 4c의 E-E' 단면도이다.
도 4a 내지 도 4f를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 인터커넥트 구조를 포함한다. 인터커넥트 구조는 셀 어레이와 연결되거나, 주변 회로와 연결되거나, 셀 어레이와 주변 회로를 연결하거나, 소스 라인과 주변 회로를 연결하거나, 비트 라인과 페이지 버퍼를 연결하는 등의 전기적 연결 구조이다. 인터커넥트 구조는 콘택 플러그, 인터커넥트 라인, 패드 등을 포함할 수 있다.
반도체 장치는 제1 층간 절연막(41) 및 제2 층간 절연막(43)을 더 포함할 수 있다. 인터커넥트 구조는 제1 층간 절연막(41) 및 제2 층간 절연막(43) 내에 형성될 수 있다. 참고로, 반도체 장치는 제1 층간 절연막(41)과 제2 층간 절연막(43)의 사이에 개재된 식각정지막(42)을 더 포함할 수 있다. 이러한 경우, 인터커넥트 구조는 제1 층간 절연막(41). 제2 층간 절연막(43) 및 식각정지막(42) 내에 형성될 수 있다. 식각정지막(42)은 제1 및 제2 층간 절연막들(41, 43)에 대해 식각 선택비가 큰 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 층간 절연막들(41, 43)은 산화물을 포함할 수 있고, 식각정지막(42)은 질화물, 고유전상수(high-k) 물질 등을 포함할 수 있다.
본 발명의 일 실시예에 따른 인터커넥트 구조는 제1 콘택 구조들(44), 슬릿형 제2 콘택 구조들(45_S), 플러그형 제2 콘택 구조들(45_P) 및 제3 콘택 구조들(46)을 포함한다.
제1 콘택 구조들(44)은 제1 층간 절연막(41)을 관통한다. 제1 콘택 구조들(44)은 플러그 형태를 가질 수 있고, 원형, 타원형, 다각형 등의 평면을 가질 수 있다. 제1 콘택 구조들(44)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 또한, 제1 콘택 구조들(44) 중 일부는 중심이 오프셋되도록 위치될 수 있다. 참고로, 제1 콘택 구조들(44)이 제1 방향(I) 또는 제2 방향(Ⅱ)으로 확장된 슬릿 형태를 갖는 것도 가능하다.
제1 콘택 구조들(44)은 주변 회로, 셀 어레이 등과 연결된 것일 수 있다. 예를 들어, 제1 콘택 구조들(44)은 페이지 버퍼의 트랜지스터와 직접 연결되거나, 비트 라인들과 직접 연결될 수 있다.
제1 콘택 구조들은 텅스텐(W) 등의 금속막을 포함하거나, 티타늄(Ti), 티타늄 질화물(TiNx), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WNx) 등의 배리어막을 포함하거나, 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix), 텅스텐 실리사이드(WSix) 등의 금속 실리사이드막을 포함하거나, 이들의 조합을 포함할 수 있다.
플러그형 제2 콘택 구조들(45_P)은 제1 콘택 구조들(44) 중 일부의 제1 콘택 구조들(44)과 연결된다. 플러그형 제2 콘택 구조들(45_P)은 제1 콘택 구조들(44)과 각각 연결될 수 있다.
플러그형 제2 콘택 구조들(45_P)은 제1 콘택 구조들(44)과 정렬되거나 오정렬될 수 있다. 예를 들어, 플러그형 제2 콘택 구조들(45_P)은 제1 콘택 구조들(44)과 중심이 일치되거나 어긋나도록 위치될 수 있다. 본 도면에서는 제1 콘택 구조들(44)의 중심축(X2)과 플러그형 제2 콘택 구조들(45_P)의 중심축(X3)이 어긋난 경우를 도시하였다.
플러그형 제2 콘택 구조들(45_P)은 원형, 타원형, 다각형 등의 평면을 가질 수 있다. 예를 들어, 플러그형 제2 콘택 구조들(45_P)은 제1 방향(I)으로 확장된 장축(ax1) 및 제2 방향(Ⅱ)으로 확장된 단축(ax2)을 가질 수 있다.
슬릿형 제2 콘택 구조들(45_S)은 제1 콘택 구조들(44) 중 제1 방향(I)으로 이웃한 제1 콘택 구조들(44)을 연결시킬 수 있다. 예를 들어, 제1 콘택 구조들(44) 중 플러그형 제2 콘택 구조들(45_P)과 연결된 제1 콘택 구조들(44)을 제외한 나머지 제1 콘택 구조들(44) 중 제1 방향(I)으로 이웃한 제1 콘택 구조들(44)이 하나의 슬릿형 제2 콘택 구조들(45_S)에 공통으로 연결될 수 있다. 하나의 슬릿형 제2 콘택 구조(45_S)가 적어도 두 개의 제1 콘택 구조들(44)을 연결시킬 수 있다.
슬릿형 제2 콘택 구조들(45_S)는 제1 콘택 구조들(44)과 정렬되거나 오정렬될 수 있다. 예를 들어, 슬릿형 제2 콘택 구조들(45_S)은 제1 콘택 구조들(44)과 중심이 일치되거나 어긋나도록 위치될 수 있다. 본 도면에서는 슬릿형 제2 콘택 구조들(45_S)과 제1 콘택 구조들(44)의 중심축(X1)이 일치하는 경우를 도시하였다.
슬릿형 제2 콘택 구조들(45_S)은 제1 방향(I)으로 확장될 수 있다. 슬릿형 제2 콘택 구조들(45_S)은 제1 방향(I)의 길이(L1) 및 제2 방향(Ⅱ)의 폭(W1)을 가질 수 있고, 길이(L1)가 폭(W1)에 비해 큰 값을 가질 수 있다.
슬릿형 제2 콘택 구조들(45_S)은 제2 방향(Ⅱ)을 따라 배열될 수 있다. 제2 방향(Ⅱ)으로 이웃한 슬릿형 제2 콘택 구조들(45_S) 간의 간격은 균일할 수 있다.
슬릿형 제2 콘택 구조들(45_S) 및 플러그형 제2 콘택 구조들(45_P)은 동시에 형성된 것일 수 있다. 따라서, 슬릿형 제2 콘택 구조들(45_S)과 플러그형 제2 콘택 구조들(45_P)은 실질적으로 동일한 레벨에 위치될 수 있고, 동일한 물질을 포함할 수 있다.
슬릿형 제2 콘택 구조들(45_S) 및 플러그형 제2 콘택 구조들(45_P)은 제2 층간 절연막(43) 및 식각정지막(42)을 관통할 수 있다. 또한, 슬릿형 제2 콘택 구조들(45_S)은 제1 층간 절연막(41)까지 확장될 수 있고, 플러그형 제2 콘택 구조들(45_P)은 제1 콘택 구조들(44)까지 확장될 수 있다.
슬릿형 제2 콘택 구조들(45_S)의 상부면들과 플러그형 제2 콘택 구조들(45_P)의 상부면들은 동일 평면 상에 위치될 수 있다. 슬릿형 제2 콘택 구조들(45_S)의 하부면들과 플러그형 제2 콘택 구조들(45_P)의 하부면들은 동일 평면 상에 위치될 수 있다. 또한, 슬릿형 제2 콘택 구조들(45_S)의 하부면들과 플러그형 제2 콘택 구조들(45_P)의 하부면들은 제1 콘택 구조들(44)의 상부면보다 낮게 위치될 수 있다. 다시 말해, 슬릿형 제2 콘택 구조들(45_S)의 하부면들과 플러그형 제2 콘택 구조들(45_P)의 하부면들은 식각정지막(42)의 하부면에 비해 낮게 위치될 수 있다.
제3 콘택 구조들(46)은 플러그형 제2 콘택 구조들(45_P)의 측벽과 연결된다. 예를 들어, 제3 콘택 구조들(46)은 제1 방향(I)으로 이웃한 플러그형 제2 콘택 구조들(45_P)을 연결시킨다. 제3 콘택 구조들(46)은 플러그형 제2 콘택 구조들(45_P)의 측벽들과 직접 접할 수 있다. 따라서, 플러그형 제2 콘택 구조들(45_P)은 제3 콘택 구조들(46)과 함께 인터커넥트 라인으로서 사용될 수 있다. 다시 말해, 제3 콘택 구조(46) 및 제3 콘택 구조(46)와 측벽이 연결된 플러그형 제2 콘택 구조들(45_P)이 하나의 인터커넥트 라인을 구성할 수 있다.
제3 콘택 구조들(46)은 제1 방향(I)으로 확장된 라인 형태를 가질 수 있다. 제3 콘택 구조들(46)은 제1 방향(I)의 길이(L2) 및 제2 방향(Ⅱ)의 폭(W2)을 가질 수 있고, 길이(L2)가 폭(W2)에 비해 큰 값을 가질 수 있다. 제3 콘택 구조들(46)은 슬릿형 제2 콘택 구조들(45_S)보다 긴 길이(L2>L1)를 가질 수 있다. 제3 콘택 구조들(46)은 슬릿형 제2 콘택 구조들(45_S)과 실질적으로 동일한 폭(W2=W1)을 갖거나, 상이한 폭(W2≠W1)을 가질 수 있다. 본 도면에서는 제3 콘택 구조들(46)이 슬릿형 제2 콘택 구조들(45_S)에 비해 좁은 폭(W2<W1)을 갖는 경우를 도시하였다.
제3 콘택 구조들(46)은 플러그형 제2 콘택 구조들(45_P)과 정렬되거나 오정렬될 수 있다. 예를 들어, 제3 콘택 구조들(46)은 플러그형 제2 콘택 구조들(45_P)과 중심이 일치되거나 어긋나도록 위치될 수 있다. 본 도면에서는 제3 콘택 구조들(46)과 플러그형 제2 콘택 구조들(45_P)의 중심축(X3)이 일치하는 경우를 도시하였다.
제3 콘택 구조들(46)은 제1 콘택 구조들(44)과 정렬되거나 오정렬될 수 있다. 예를 들어, 제3 콘택 구조들(46)은 제1 콘택 구조들(44)과 중심이 일치되거나 오프셋되도록 위치될 수 있다. 본 도면에서는 제3 콘택 구조들(46)의 중심축(X3)과 제1 콘택 구조들(44)의 중심축(X1)이 오프셋된 경우를 도시하였다. 제3 콘택 구조들(46)과 제1 콘택 구조들(44)이 오정렬되더라도, 제3 콘택 구조들(46)은 플러그형 제2 콘택 구조들(45_P)을 통해 제1 콘택 구조들(44)과 연결될 수 있다.
제3 콘택 구조들(46)은 제2 방향(Ⅱ)을 따라 배열될 수 있다. 제2 방향(Ⅱ)으로 이웃한 제3 콘택 구조들(46) 간의 간격은 균일할 수 있다. 또한, 제3 콘택 구조들(46)과 슬릿형 제2 콘택 구조들(45_S)은 제2 방향(Ⅱ)으로 이웃할 수 있다. 예를 들어, 제2 방향(Ⅱ)을 따라, 제3 콘택 구조들(46)과 슬릿형 제2 콘택 구조들(45_S)이 교대로 배열될 수 있다.
제3 콘택 구조들(46)과 슬릿형 제2 콘택 구조들(45_S)은 실질적으로 동일한 레벨에 위치될 수 있다. 제3 콘택 구조들(46)의 상부면들 및 플러그형 제2 콘택 구조들(45_P)의 상부면들은 동일 평면 상에 위치될 수 있다. 제3 콘택 구조들(46)의 하부면들은 플러그형 제2 콘택 구조들(45_P)의 하부면들과 상이한 레벨에 위치될 수 있다. 예를 들어, 제3 콘택 구조들(46)은 제2 층간 절연막(43)을 관통하되 식각정지막(42)은 관통하지 않을 수 있다. 이러한 경우, 제3 콘택 구조들(46)의 하부면들은 슬릿형 제2 콘택 구조들(45_S)의 하부면들에 비해 높은 레벨에 위치될 수 있다. 참고로, 식각정지막(42)이 생략된 경우, 플러그형 제2 콘택 구조들(45_P)이 제3 콘택 구조들(46)에 비해 깊은 깊이로 제2 층간 절연막(43)을 관통할 수 있다. 즉, 제3 콘택 구조들(46)은 제2 층간 절연막(43)을 일부 깊이 관통하고, 플러그형 제2 콘택 구조들(45_P)은 제2 층간 절연막(43)을 완전히 관통할 수 있다.
제3 콘택 구조들(46)과 슬릿형 제2 콘택 구조들(45_S)은 별도의 공정을 이용하여 형성된 것일 수 있다. 예를 들어, 슬릿형 제2 콘택 구조들(45_S)을 형성한 후에 제3 콘택 구조들(46)을 형성하거나, 슬릿형 제2 콘택 구조들(45_S)을 형성하기 전에 제3 콘택 구조들(46)을 형성할 수 있다. 따라서, 각각의 제3 콘택 구조들(46)은 양측의 슬릿형 제2 콘택 구조들(45_S)로부터 동일한 거리 이격되도록 위치되거나, 일측의 슬릿형 제2 콘택 구조(45_S)에 치우쳐서 위치될 수 있다.
슬릿형 제2 콘택 구조들(45_S), 플러그형 제2 콘택 구조들(45_P) 및 제3 콘택 구조들(46)은 텅스텐(W) 등의 금속막을 포함하거나, 티타늄(Ti), 티타늄 질화물(TiNx), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WNx) 등의 배리어막을 포함하거나, 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix), 텅스텐 실리사이드(WSix) 등의 금속 실리사이드를 포함하거나, 이들을 조합하여 포함할 수 있다.
참고로 앞서 설명한 제1 콘택 구조들(44), 슬릿형 제2 콘택 구조들(45_S), 플러그형 제2 콘택 구조들(45_P), 제3 콘택 구조들(46)의 폭, 길이, 축, 위치, 배열 등은 실시예로서 설명된 것이며, 본 발명이 이에 한정되는 것은 아니다. 앞서 설명된 실시예는 비트 라인들의 배치, 활성 영역의 배치, 트랜지스터의 배치, 브레이크다운 전압 마진, 노광 장비의 해상도 등에 따라, 본 발명의 취지 내에서 변경될 수 있다.
전술한 바와 같은 구조에 따르면, 제3 콘택 구조들(46)이 플러그형 제2 콘택 구조들(45_P)의 측벽과 연결되고, 플러그형 제2 콘택 구조들(45_P)을 통해 제3 콘택 구조들(46)이 제1 콘택 구조들(44)과 연결된다. 이러한 경우, 제3 콘택 구조들(46)이 제1 콘택 구조들(44)과 이격되어 위치되더라도, 플러그형 제2 콘택 구조들(45_P)을 통해 제1 콘택 구조들(44)과 연결될 수 있다. 따라서, 정렬 마진을 확보할 수 있다.
또한, 플러그형 제2 콘택 구조들(45_P), 슬릿형 제2 콘택 구조들(45_S) 및 제3 콘택 구조들(46)이 인터커넥트 라인으로서 사용될 수 있다. 또한, 슬릿형 제2 콘택 구조들(45_S)과 제3 콘택 구조들(46)을 별도의 공정으로 형성함으로써, 노광 장비의 해상도보다 미세한 패턴을 형성할 수 있다. 또는, 노광 장비를 다운그레이드해서 사용하는 것도 가능하다.
도 5a 내지 도 7a 및 도 5b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 평면도이고, 각 번호의 b도는 평면도의 A-A' 단면도, B-B' 단면도 및 C-C' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a 및 도 5b를 참조하면, 하부 구조물 상에 제1 층간 절연막(51)을 형성한다. 하부 구조물은 기판, 주변 회로, 트랜지스터, 페이지 버퍼, 레지스터, 캐패시터 등을 포함할 수 있다. 제1 층간 절연막(51)은 산화물 등의 절연 물질을 포함할 수 있다.
이어서, 제1 콘택 구조들(54)을 형성한다. 예를 들어, 제1 층간 절연막(51)을 관통하는 제1 개구부들(OP1)을 형성한 후, 제1 개구부들(OP1) 내에 도전막들을 형성한다. 이를 통해, 하부 구조와 전기적으로 연결된 제1 콘택 구조들(54)을 형성할 수 있다.
제1 개구부들(OP1)은 원형, 타원형, 다각형 등의 평면을 가질 수 있다. 제1 개구부들(OP1)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 또한, 제1 개구부들(OP1) 중 일부는 중심이 오프셋되도록 위치될 수 있다. 참고로, 제1 개구부들(OP1)이 제1 방향(I) 또는 제2 방향(Ⅱ)으로 확장된 슬릿 형태를 갖는 것도 가능하다.
실시예로서, 제1 콘택 구조들(54) 각각은 배리어막 및 금속막을 포함할 수 있다. 예를 들어, 제1 개구부들(OP1)이 형성된 제1 층간 절연막(51)의 프로파일을 따라 배리어막을 형성한 후, 제1 개구부들(OP1)을 채우도록 금속막을 형성한다. 이어서, 제1 층간 절연막(51)이 노출될 때까지 금속막 및 배리어막을 연마한다. 연마 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다. 또한, 배리어막을 생략하고 금속막을 형성하는 것도 가능하다. 다른 실시예로서, 제1 콘택 구조들(54) 각각은 실리사이드막을 포함할 수 있다. 예를 들어, 제1 개구부들(OP1) 내에 금속막 및 폴리실리콘막을 형성한 후, 열처리 공정을 수행하여 실리사이드막을 형성한다. 예를 들어, 실리사이드막은 티타늄실리사이드(TiSix)를 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 제1 층간 절연막(51) 상에 식각정지막(52)을 형성하고, 식각정지막(52) 상에 제2 층간 절연막(53)을 형성한다. 제2 층간 절연막(53)은 산화물 등의 절연 물질을 포함할 수 있다. 식각정지막(52)은 제1 및 제2 층간 절연막들(51, 53)에 대해 식각 선택비가 큰 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 층간 절연막들(51, 53)은 산화물을 포함할 수 있고, 식각정지막(52)은 질화물, 고유전상수(high-k) 물질 등을 포함할 수 있다. 참고로, 식각정지막(52)을 생략하고 제2 층간 절연막(53)을 형성하는 것도 가능하다.
이어서, 플러그형 제2 콘택 구조들(55_P) 및 슬릿형 제2 콘택 구조들(55_S)을 형성한다. 예를 들어, 제2 층간 절연막(53) 및 식각정지막(52)을 관통하는 제2 개구부들(OP2) 및 제3 개구부들(OP3)을 형성한 후, 제2 및 제3 개구부들(OP2, OP3) 내에 도전막들을 형성한다. 이를 통해, 제1 콘택 구조들(54)과 전기적으로 연결된 플러그형 제2 콘택 구조들(55_P) 및 슬릿형 제2 콘택 구조들(55_S)을 형성할 수 있다.
제2 및 제3 개구부들(OP2, OP3)은 제2 층간 절연막(53)을 식각한 후에 식각정지막(52)을 식각함으로써 형성될 수 있다. 제2 개구부들(OP2)의 경우, 먼저, 제2 층간 절연막(53)을 식각하여 식각정지막(52)을 노출시키는 예비 제2 개구부들을 형성한다. 이어서, 예비 제2 개구부들을 통해 노출된 식각정지막(52)을 식각한다. 이를 통해, 제1 콘택 구조들(54)을 각각 노출시키는 제2 개구부들(OP2)을 형성할 수 있다. 제3 개구부들(OP3)의 경우, 먼저, 제2 층간 절연막(53)을 식각하여 식각정지막(52)을 노출시키는 예비 제3 개구부들을 형성한다. 이어서, 예비 제3 개구부를 통해 노출된 식각정지막(52)을 식각함으로써, 제3 개구부들(OP3)을 형성한다. 제3 개구부들(OP3) 각각은 제1 방향(I)으로 이웃한 제1 콘택 구조들(54)을 노출시킬 수 있다. 한편, 식각정지막(52)을 식각할 때, 제1 층간 절연막(51) 및 제1 콘택 구조들(54)이 일부 깊이 식각될 수 있다. 또한, 제2 개구부들(OP2)을 형성할 때 제3 개구부들(OP3)을 형성할 수 있다. 다시 말해, 제2 개구부들(OP2)과 제3 개구부들(OP3)을 동시에 형성할 수 있다.
제2 개구부들(OP2) 각각은 적어도 하나의 제1 콘택 구조(54)를 노출시키도록 형성될 수 있다. 예를 들어, 제2 개구부들(OP2)과 제1 콘택 구조들(54)이 1:1로 매칭될 수 있다. 제2 개구부들(OP2) 각각은 원형, 타원형, 다각형 등의 평면을 가질 수 있다. 예를 들어, 제2 개구부들(OP2) 각각은 제1 방향(I)으로 확장된 장축을 갖는 타원형의 평면을 가질 수 있다.
제3 개구부들(OP3) 각각은 복수의 제1 콘택 구조들(54)을 노출시키도록 형성될 수 있다. 예를 들어, 제3 개구부들(OP3)과 제1 콘택 구조들(54)이 1:m으로 매칭될 수 있다. 여기서, m은 2 이상의 정수일 수 있다. 제3 개구부들(OP3) 각각은 제1 방향(I)으로 확장된 슬릿 형태를 가질 수 있다. 제3 개구부들(OP3)은 제1 방향(I) 길이가 동일하거나 서로 다를 수 있다. 제3 개구부들(OP3) 각각은 제1 방향(I)으로 확장된 슬릿 형태를 가질 수 있고, 제1 방향(I)으로 이웃한 제1 콘택 구조들(54)을 노출시킬 수 있다.
플러그형 제2 콘택 구조들(55_P)은 제2 개구부들(OP2) 내에 형성될 수 있다. 플러그형 제2 콘택 구조들(55_P)은 제2 층간 절연막(53) 및 식각정지막(52)을 관통하고, 제1 콘택 구조들(54)과 각각 연결될 수 있다. 슬릿형 제2 콘택 구조들(55_S)은 제3 개구부들(OP3) 내에 형성될 수 있다. 슬릿형 제2 콘택 구조들(55_S)은 제2 층간 절연막(53) 및 식각정지막(52)을 관통하고, 제1 방향(I)으로 이웃한 제1 콘택 구조들(54)을 연결시킬 수 있다.
플러그형 제2 콘택 구조들(55_P)을 형성할 때 슬릿형 제2 콘택 구조들(55_S)을 형성할 수 있다. 다시 말해, 플러그형 제2 콘택 구조들(55_P)과 슬릿형 제2 콘택 구조들(55_S)을 동시에 형성할 수 있다. 또한, 플러그형 제2 콘택 구조들(55_P) 및 슬릿형 제2 콘택 구조들(55_S) 각각은 배리어막 및 금속막을 포함할 수 있다. 예를 들어, 제2 및 제3 개구부들(OP2, OP3)이 형성된 제2 층간 절연막(53) 및 식각정지막(52)의 프로파일을 따라 배리어막을 형성한 후, 제2 및 제3 개구부들(OP2, OP3)을 채우도록 금속막을 형성한다. 이어서, 제2 층간 절연막(53)이 노출될 때까지 금속막 및 배리어막을 연마한다. 연마 공정은 CMP 공정을 이용할 수 있다. 또한, 배리어막을 생략하고 금속막을 형성하는 것도 가능하다.
도 7a 및 도 7b를 참조하면, 제3 콘택 구조들(56)을 형성한다. 예를 들어, 제2 층간 절연막(53)을 관통하는 제4 개구부들(OP4)을 형성한 후, 제4 개구부들(OP4) 내에 도전막들을 형성한다. 여기서, 제4 개구부들(OP4)은 플러그형 제2 콘택 구조들(55_P)을 노출시키도록 형성될 수 있다. 따라서, 플러그형 제2 콘택 구조들(55_P)과 전기적으로 연결된 제3 콘택 구조들(56)을 형성할 수 있다. 이를 통해, 제1 콘택 구조들(54), 플러그형 제2 콘택 구조들(55_P), 슬릿형 제2 콘택 구조들(55_S) 및 제3 콘택 구조들(56)을 포함하는 인터커넥션 구조가 형성된다.
제4 개구부들(OP4)은 식각정지막(52)이 노출되도록 제2 층간 절연막(53)을 식각함으로써 형성될 수 있다. 따라서, 제4 개구부들(OP4)은 제3 개구부들(OP3)에 비해 얕은 깊이를 갖도록 형성될 수 있다.
제4 개구부들(OP4) 각각은 복수의 플러그형 제2 콘택 구조들(55_P)을 노출시키도록 형성될 수 있다. 예를 들어, 제4 개구부들(OP4)과 플러그형 제2 콘택 구조들(55_P)이 1:n으로 매칭될 수 있다. 여기서, n은 2 이상의 정수일 수 있다. 또한, 제4 개구부들(OP4) 각각은 제1 방향(I)으로 이웃한 플러그형 제2 콘택 구조들(55_P)의 측벽들을 노출시키도록 형성될 수 있다.
제4 개구부들(OP4) 각각은 제1 방향(I)으로 확장된 라인 형태를 가질 수 있다. 제4 개구부들(OP4)은 제1 방향(I) 길이가 동일하거나 서로 다를 수 있다. 예를 들어, 제4 개구부들(OP4) 각각은 제1 방향(I)으로 이웃한 플러그형 제2 콘택 구조들(55_P)을 노출시킬 수 있다.
제4 개구부들(OP4)은 슬릿형 콘택 구조들(55_S)과 제2 방향(Ⅱ)으로 이웃하도록 형성될 수 있다. 예를 들어, 제4 개구부들(OP4)과 슬릿형 제2 콘택 구조들(55_S)이 제2 방향(Ⅱ)을 따라 교대로 위치될 수 있다.
제3 콘택 구조들(56)은 제4 개구부들(OP4) 내에 형성될 수 있다. 제3 콘택 구조들(56)은 제2 층간 절연막(53)을 관통하고, 제1 방향(I)으로 이웃한 플러그형 제2 콘택 구조들(55_P)을 연결시킬 수 있다. 예를 들어, 제3 콘택 구조들(56)은 플러그형 제2 콘택 구조들(55_P)의 측벽들과 직접 접할 수 있다.
제3 콘택 구조들(56) 각각은 배리어막 및 금속막을 포함할 수 있다. 예를 들어, 제4 개구부들(OP4)이 형성된 제2 층간 절연막(53)의 프로파일을 따라 배리어막을 형성한 후, 제4 개구부들(OP4)을 채우도록 금속막을 형성한다. 이어서, 제2 층간 절연막(53)이 노출될 때까지 금속막 및 배리어막을 연마한다. 연마 공정은 CMP 공정을 이용할 수 있다. 또한, 배리어막을 생략하고 금속막을 형성하는 것도 가능하다.
전술한 바와 같은 제조 방법에 따르면, 플러그형 제2 콘택 구조들(55_P) 및 플러그형 제2 콘택 구조들(55_P)의 측벽들과 접한 제3 콘택 구조(56)가 하나의 인터커넥트 라인을 구성할 수 있다. 따라서, 제1 콘택 구조들(54)과 제3 콘택 구조들(56)이 이격되어 위치되더라도, 플러그형 제2 콘택 구조들(55_P)을 통해 제1 콘택 구조들(54)과 제3 콘택 구조들(56)을 연결시킬 수 있다. 즉, 벤딩된 형태로 인터커넥트 라인을 형성하지 않더라도, 정렬 이슈(align issue)를 해결할 수 있다.
또한, 플러그형 제1 콘택 구조들(55_P), 슬릿형 제2 콘택 구조들(55_S) 및 제3 콘택 구조들(56)이 인터커넥트 라인으로서 사용될 수 있다. 따라서, 노광 장비의 해상도보다 미세한 패턴을 형성할 수 있다. 또는, 노광 장비를 다운그레이드해서 사용할 수 있다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 인터커넥트 구조 및 페이지 버퍼를 포함한 반도체 장치의 구조를 나타낸 도면이다. 도 8d는 8c의 D-D' 단면도이고, 도 8e는 도 8c의 E-E' 단면도이고, 도 8f는 도 8c의 F-F' 단면도이다. 이하, 앞서 설명되 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8a 내지 도 8f를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(80), 트랜지스터(TR) 및 인터커넥트 구조(I)를 포함할 수 있다. 여기서, 트랜지스터(TR)는 페이지 버퍼에 속할 수 있다.
기판(80)은 소자 분리막들(89)을 포함하고, 소자 분리막들(89)에 의해 정의된 활성 영역들(ACT)을 포함할 수 있다. 활성 영역들(ACT) 상에 게이트 라인들(88)이 위치될 수 있다. 활성 영역들(ACT)은 제1 방향(I)으로 배열될 수 있고, 게이트 라인들(88)은 제2 방향(Ⅱ)으로 확장될 수 있다.
기판(80)의 활성 영역들(ACT)에 트랜지스터들(TR)이 위치될 수 있다. 트랜지스터들(TR) 각각은 게이트 전극(88'), 게이트 절연막(87), 소스 영역(S) 및 드레인 영역(D)을 포함할 수 있다. 활성 영역들(ACT)과 게이트 라인들(88)이 교차된 영역이 각 트랜지스터(TR)의 게이트 전극(88')일 수 있다. 소스 영역(S) 및 드레인 영역(D)은 게이트 전극(88') 양측의 기판(80) 내에 형성될 수 있다. 소스 영역(S) 및 드레인 영역(D)은 N타입 또는 P타입의 불순물이 도핑된 영역일 수 있다.
인터커넥트 구조(I)는 페이지 버퍼에 전기적으로 연결될 수 있다. 인터커넥트 구조(I)는 제1 콘택 구조들(84), 플러그형 제2 콘택 구조들(85_P), 슬릿형 제2 콘택 구조들(85_S) 및 제3 콘택 구조들(86)을 포함할 수 있다.
제1 콘택 구조들(84)은 활성 영역들(ACT) 내의 소스 영역(S) 또는 드레인 영역(D)과 연결될 수 있다. 플러그형 제2 콘택 구조들(85_P)은 제1 콘택 구조들(84) 중 일부의 제1 콘택 구조들(84)과 각각 연결될 수 있다. 슬릿형 제2 콘택 구조들(85_S)은 제1 콘택 구조들(84) 중 일부의 제1 콘택 구조들(84)과 연결될 수 있다. 일부의 제1 콘택 구조들(84) 중 제1 방향(I)으로 이웃한 제1 콘택 구조들(84)이 동일한 슬릿형 제2 콘택 구조(85_S)와 연결될 수 있다. 제3 콘택 구조들(86)은 플러그형 제2 콘택 구조들(85_P)의 측벽과 연결될 수 있다. 제3 콘택 구조들(86) 각각은 제1 방향(I)으로 이웃한 플러그형 제2 콘택 구조들(85_P)을 연결시킬 수 있다.
인터커넥션 구조(I)는 페이지 버퍼와 셀 어레이의 사이에 위치될 수 있다. 소스 영역(S)은 제1 콘택 구조(84)를 통해 슬릿형 제2 콘택 구조(85_S)에 연결될 수 있다. 또한, 드레인 영역(D)은 제1 콘택 구조(84) 및 플러그형 제2 콘택 구조(85_P)를 통해 제3 콘택 구조(86)에 연결될 수 있다.
도 9는 본 발명의 일 실시예에 따른 인터커넥트 구조가 적용된 반도체 장치의 구조를 나타낸 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 셀 어레이(C) 및 셀 어레이(C)의 하부에 위치된 주변 회로(P)를 포함한다.
셀 어레이(C)는 소스 구조(S), 적층물(ST), 채널 구조(CH), 제1 층간 절연막(130), 비트 라인 콘택(BLC), 비트 라인(BL) 및 인터커넥트 구조(CI)를 포함할 수 있다. 소스 구조(S)는 폴리실리콘, 금속 등의 도전막일 수 있다. 또는, 소스 구조(S)는 P타입 또는 N타입의 불순물을 포함하는 소스 영역이 정의된 기판일 수 있다. 참고로, 소스 구조(S)는 앞서 도 2 및 도 3을 참조하여 설명된 소스 라인(SL)에 대응될 수 있다.
적층물(ST)은 소스 구조(S) 상에 위치될 수 있다. 적층물(ST)은 교대로 적층된 도전막들(110) 및 절연막들(120)을 포함한다. 도전막들(110)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있고, 폴리실리콘, 텅스텐, 금속 등을 포함할 수 있다. 절연막들(120)은 적층된 게이트 전극들을 상호 절연시키기 위한 것으로, 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 적층물(ST)은 일부 영역에서 교대로 적층된 희생막들과 절연막들(120)을 포함할 수 있다. 여기서, 희생막들은 도전막들(110)과 동일한 레벨에 위치될 수 있다.
채널 구조(CH)는 적층물(ST)을 관통한다. 채널 구조(CH)는 채널막(132), 메모리막(131) 및 갭필 절연막(133)을 포함할 수 있다. 채널 구조(CH)는 소스 구조(S)과 연결될 수 있고, 채널막(132)이 소스 구조(S)의 내부로 돌출될 수 있다. 또한, 채널 구조(CH)는 비트 라인 콘택(BLC)을 통해 비트 라인(BL)과 연결될 수 있다.
채널막(132)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 채널막(132)은 소스 구조(S)와 직접 연결되거나, 에피택셜 반도체층을 통해 소스 구조(S)와 연결될 수 있다.
메모리막(131)은 채널막(132)의 측벽을 감싸도록 형성될수 있다. 메모리막(131)은 터널절연막, 데이터저장막 또는 전하차단막 중 적어도 하나를 포함할 수 있다. 데이터저장막은 플로팅 게이트, 전하 트랩 물질, 실리콘, 질화물, 나노 닷, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다. 갭필 절연막(133)은 채널막(132) 내에 형성될 수 있고, 산화물을 포함할 수 있다.
인터커넥트 구조(CI)는 콘택 플러그들(CC1, CC2) 및 인터커넥트 라인들(CL1, CL2)을 포함할 수 있다. 인터커넥트 구조(CI)는 제1 층간 절연막(130) 내에 형성될 수 있다. 본 도면에서는 제1 층간 절연막(130)을 하나의 막으로 도시하였으나, 제1 층간 절연막(130)은 적층된 절연막들을 포함할 수 있다.
인터커넥트 구조(CI)는 앞서 도 1a 내지 도 8f를 참조하여 설명한 실시예들에 따른 구조를 가질 수 있다. 예를 들어, 콘택 플러그들(CC1, CC2)은 제1 콘택 구조들(44) 또는 제1 콘택 구조들(54)에 대응할 수 있다. 또한, 인터커넥트 라인들(CL1, CL2)은 플러그형 제2 콘택 구조들(45_P), 슬릿형 제2 콘택 구조들(45_S) 및 제3 콘택 구조들(46)에 대응하거나, 플러그형 제2 콘택 구조들(55_P), 슬릿형 제2 콘택 구조들(55_S) 및 제3 콘택 구조들(56)에 대응할 수 있다.
주변 회로(P)는 기판(100), 트랜지스터(TR), 인터커넥트 구조(PI), 소자 분리막(140) 및 제2 층간 절연막(150)을 포함할 수 있다. 기판(100) 내에 소자 분리막(140)이 형성될 수 있고, 소자 분리막(140)에 의해 활성 영역이 정의될 수 있다. 트랜지스터(TR)는 페이지 버퍼, 어드레스 디코더 등에 속할 수 있다.
트랜지스터(TR)는 게이트 절연막(161), 게이트 전극(162) 및 정션(163)을 포함할 수 있다. 게이트 절연막(161)은 기판(100)과 게이트 전극(162)의 사이에 개재될 수 있다. 정션(163)은 기판(100) 내에 형성될 수 있고, 게이트 전극(162) 양측에 위치될 수 있다. 예를 들어, 정션(163)은 소스 영역 또는 드레인 영역일 수 있다.
인터커넥트 구조(PI)는 콘택 플러그들(PC1~PC3) 및 인터커넥트 라인들(PL1~PL3)을 포함할 수 있다. 인터커넥트 구조(PI)는 제2 층간 절연막(150) 내에 형성될 수 있다. 본 도면에서는 제2 층간 절연막(150)을 하나의 막으로 도시하였으나, 제2 층간 절연막(150)은 적층된 절연막들을 포함할 수 있다.
인터커넥트 구조(PI)는 앞서 도 1a 내지 도 8f를 참조하여 설명한 실시예들에 따른 구조를 가질 수 있다. 예를 들어, 콘택 플러그들(PC1~PC3)은 제1 콘택 구조들(44), 제1 콘택 구조들(54) 또는 제1 콘택 구조들(84)에 대응할 수 있다. 또한, 인터커넥트 라인들(PL1~PL3)은 플러그형 제2 콘택 구조들(45_P), 슬릿형 제2 콘택 구조들(45_S) 및 제3 콘택 구조들(46)에 대응하거나, 플러그형 제2 콘택 구조들(55_P), 슬릿형 제2 콘택 구조들(55_S) 및 제3 콘택 구조들(56)에 대응하거나, 플러그형 제2 콘택 구조들(85_P), 슬릿형 제2 콘택 구조들(85_S) 및 제3 콘택 구조들(86)에 대응할 수 있다.
인터커넥트 구조(PI)는 적층물(ST)을 관통하는 콘택 플러그(141)를 통해 비트 라인(BL)과 전기적으로 연결될 수 있다. 콘택 플러그(141)가 도전막들(110) 및 절연막들(120)을 관통하는 경우, 콘택 플러그(141)의 측벽에 스페이서(142)가 형성될 수 있다. 참고로, 콘택 플러그(141)는 적층물(ST) 중 희생막들과 절연막들(120)이 교대로 적층된 영역을 관통할 수 있다. 이러한 경우, 스페이서(142)가 생략될 수 있다. 또는, 인터커넥트 구조(PI)는 적층물(ST)이 형성되지 않은 영역에서 제1 및 제2 층간 절연막들(130, 150)을 관통하는 콘택 플러그를 통해 비트 라인(BL)과 전기적으로 연결될 수 있다
전술한 바와 같은 구조에 따르면, 셀 어레이(C)의 상부 또는 하부에 주변 회로(P)를 위치시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 셀 칩(C_CHIP) 및 셀 칩(C_CHIP)과 본딩된 주변 회로 칩(P_CHIP)을 포함한다. 셀 칩(C_CHIP)이 주변 회로 칩(P_CHIP)의 상부에 위치하거나, 주변 회로 칩(P_CHIP)이 셀 칩(C_CHIP)의 상부에 위치할 수 있다.
셀 칩(C_CHIP)은 소스 구조(S), 적층물(ST), 인터커넥트 구조(CI), 제1 본딩 구조(270), 채널 구조(CH) 및 제1 층간 절연막(230)을 포함한다. 소스 구조(S)는 폴리실리콘, 금속 등의 도전막일 수 있다. 또는, 소스 구조(S)는 P타입 또는 N타입의 불순물을 포함하는 소스 영역이 정의된 기판일 수 있다.
적층물(ST)은 교대로 적층된 도전막들(210) 및 절연막들(220)을 포함한다. 채널 구조(CH)는 채널막(232), 메모리막(231) 및 갭필 절연막(233)을 포함할 수 있다. 메모리막(231)은 터널절연막, 데이터저장막 또는 전하차단막 중 적어도 하나를 포함할 수 있다.
인터커넥트 구조(CI)는 콘택 플러그들(CC1, CC2) 및 인터커넥트 라인들(CL1, CL2)을 포함할 수 있다. 인터커넥트 구조(CI)는 제1 층간 절연막(230) 내에 형성될 수 있다.
인터커넥트 구조(CI)는 앞서 도 1a 내지 도 8f를 참조하여 설명한 실시예들에 따른 구조를 가질 수 있다. 예를 들어, 콘택 플러그들(CC1, CC2)은 제1 콘택 구조들(44) 또는 제1 콘택 구조들(54)에 대응할 수 있다. 또한, 인터커넥트 라인들(CL1, CL2)은 플러그형 제2 콘택 구조들(45_P), 슬릿형 제2 콘택 구조들(45_S) 및 제3 콘택 구조들(46)에 대응하거나, 플러그형 제2 콘택 구조들(55_P), 슬릿형 제2 콘택 구조들(55_S) 및 제3 콘택 구조들(56)에 대응할 수 있다.
제1 본딩 구조(270)는 셀 칩(C_CHIP)과 주변 회로 칩(P_CHIP)을 전기적으로 연결시키기 위한 것이다. 제1 본딩 구조(270)는 콘택 플러그, 인터커넥트 라인 등의 형태를 가질 수 있다. 제1 본딩 구조들(270)은 인터커넥트 라인(CL2)과 전기적으로 연결될 수 있다.
주변 회로 칩(P_CHIP)은 기판(200), 트랜지스터(TR), 인터커넥트 구조(PI), 소자 분리막(240), 제2 본딩 구조(280) 및 제2 층간 절연막(250)을 포함할 수 있다. 기판(200) 내에 소자 분리막(240)이 형성될 수 있고, 소자 분리막(240)에 의해 활성 영역이 정의될 수 있다. 트랜지스터(TR)는 게이트 절연막(261), 게이트 전극(262) 및 정션(263)을 포함할 수 있다.
인터커넥트 구조(PI)는 콘택 플러그들(PC1~PC3) 및 인터커넥트 라인들(PL1~PL3)을 포함할 수 있다. 인터커넥트 구조(PI)는 제2 층간 절연막(250) 내에 형성될 수 있다.
인터커넥트 구조(PI)는 앞서 도 1a 내지 도 8f를 참조하여 설명한 실시예들에 따른 구조를 가질 수 있다. 예를 들어, 콘택 플러그들(PC1~PC3)은 제1 콘택 구조들(44), 제1 콘택 구조들(54) 또는 제1 콘택 구조들(84)에 대응할 수 있다. 또한, 인터커넥트 라인들(PL1~PL3)은 플러그형 제2 콘택 구조들(45_P), 슬릿형 제2 콘택 구조들(45_S) 및 제3 콘택 구조들(46)에 대응하거나, 플러그형 제2 콘택 구조들(55_P), 슬릿형 제2 콘택 구조들(55_S) 및 제3 콘택 구조들(56)에 대응하거나, 플러그형 제2 콘택 구조들(85_P), 슬릿형 제2 콘택 구조들(85_S) 및 제3 콘택 구조들(86)에 대응할 수 있다.
제2 본딩 구조들(280)은 인터커넥트 라인들(PL3)과 전기적으로 연결될 수 있다. 제2 본딩 구조들(280)은 셀 칩(C_CHIP)의 제1 본딩 구조들(270)과 접할 수 있다. 따라서, 제1 및 제2 본딩 구조들(270, 280)을 통해 셀 칩(C_CHIP)과 주변 회로 칩(P_CHIP)을 전기적으로 연결시킬 수 있다. 예를 들어, 제1 본딩 구조들(270)과 제2 본딩 구조들(280)을 본딩시키고, 제1 층간 절연막(230)과 제2 층간 절연막(250)을 본딩시킴으로써, 셀 칩(C_CHIP)과 주변 회로 칩(P_CHIP)을 연결시킬 수 있다. 이를 통해, 기판(200)과 소스 구조(S)의 사이에 적층물(ST)이 위치된다.
전술한 바와 같은 구조에 따르면, 셀 칩(C_CHIP)과 주변 회로 칩(P_CHIP)을 각각 제조한 후, 본딩시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 10을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 10을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 10을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 10을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 10을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 10을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 12를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 10을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 10을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
41, 51, 81: 제1 층간 절연막 42, 52, 82: 식각정지막
43, 53, 83: 제2 층간 절연막 44, 54, 84: 제1 콘택 구조
45_P, 55_P, 85_P: 플러그형 제2 콘택 구조
45_S, 55_S, 85_S: 슬릿형 제2 콘택 구조
46, 56, 86: 제3 콘택 구조 87: 게이트 절연막
88: 게이트 라인 88': 게이트 전극
100: 기판 110: 도전막
120: 절연막 130: 제1 층간 절연막
131: 메모리막 132: 채널막
133: 갭필 절연막 140: 소자 분리막
150: 제2 층간 절연막 161: 게이트 절연막
162: 게이트 전극 163: 정션
200: 기판 210: 도전막
220: 절연막 230: 제1 층간 절연막
231: 메모리막 232: 채널막
233: 갭필 절연막 240: 소자 분리막
250: 제2 층간 절연막 261: 게이트 절연막
262: 게이트 전극 263: 정션
270: 제1 본딩 구조 280: 제2 본딩 구조

Claims (30)

  1. 제1 콘택 구조들;
    상기 제1 콘택 구조들 중 일부의 제1 콘택 구조들과 각각 연결된 플러그형 제2 콘택 구조들;
    상기 제1 콘택 구조들 중 제1 방향으로 이웃한 제1 콘택 구조들을 연결시키고, 상기 제1 방향으로 확장된 슬릿형 제2 콘택 구조; 및
    상기 제1 방향으로 이웃한 플러그형 제2 콘택 구조들의 측벽들과 연결되고, 상기 제1 방향으로 확장된 제3 콘택 구조
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    기판; 및
    상기 기판 상에 형성된 트랜지스터를 더 포함하고,
    상기 제1 콘택 구조들은 상기 트랜지스터와 연결된
    반도체 장치.
  3. 제2항에 있어서,
    상기 트랜지스터는 페이지 버퍼에 속하는
    반도체 장치.
  4. 제2항에 있어서,
    상기 트랜지스터는 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역은 제1 콘택 구조를 통해 슬릿형 제2 콘택 구조에 연결되고, 상기 드레인 영역은 제1 콘택 구조 및 플러그형 제2 콘택 구조를 통해 제3 콘택 구조에 연결된
    반도체 장치.
  5. 제1항에 있어서,
    상기 플러그형 제2 콘택 구조들과 상기 제3 콘택 구조는 동일한 레벨에 위치된
    반도체 장치.
  6. 제5항에 있어서,
    상기 제3 콘택 구조의 상부면과 상기 플러그형 제2 콘택 구조들의 상부면들 은 동일 평면 상에 위치되고, 상기 제3 콘택 구조의 하부면은 상기 플러그형 제2 콘택 구조들의 하부면들과 상이한 레벨에 위치된
    반도체 장치.
  7. 제1항에 있어서,
    상기 제3 콘택 구조는 상기 제1 콘택 구조들과 오정렬되고, 상기 플러그형 제2 콘택 구조들을 통해 오정렬된 제3 콘택 구조와 제1 콘택 구조들이 연결된
    반도체 장치.
  8. 제1항에 있어서,
    상기 플러그형 제2 콘택 구조들, 상기 슬릿형 제2 콘택 구조 및 상기 제3 콘택 구조는 인터커넥트 라인으로 사용되는
    반도체 장치.
  9. 제1항에 있어서,
    상기 제3 콘택 구조 및 상기 제3 콘택 구조와 측벽이 연결된 플러그형 제2 콘택 구조들이 하나의 인터커넥트 라인을 구성하는
    반도체 장치.
  10. 제1항에 있어서,
    상기 슬릿형 제2 콘택 구조와 상기 제3 콘택 구조는 상기 제1 방향과 교차된 제2 방향으로 이웃한
    반도체 장치.
  11. 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하는 제1 콘택 구조들;
    상기 제1 층간 절연막 상의 식각정지막;
    상기 식각정지막 상의 제2 층간 절연막;
    상기 식각정지막 및 상기 제2 층간 절연막을 관통하고, 상기 제1 콘택 구조들 중 일부의 제1 콘택 구조들과 각각 연결된 플러그형 제2 콘택 구조들;
    상기 식각정지막 및 상기 제2 층간 절연막을 관통하고, 상기 제1 콘택 구조들 중 제1 방향으로 이웃한 제1 콘택 구조들을 연결시키고, 상기 제1 방향으로 확장된 슬릿형 제2 콘택 구조; 및
    상기 제2 층간 절연막을 관통하고, 상기 제1 방향으로 이웃한 플러그형 제2 콘택 구조들의 측벽들과 연결되고, 상기 제1 방향으로 확장된 제3 콘택 구조
    를 포함하는 반도체 장치.
  12. 제11항에 있어서,
    소스 라인, 비트 라인들 및 상기 소스 라인과 상기 비트 라인들의 사이에 연결된 메모리 스트링들을 포함하는 셀 어레이; 및
    트랜지스터를 포함하는 페이지 버퍼
    를 더 포함하고,
    상기 제1 콘택 구조들, 상기 플러그형 제2 콘택 구조들, 상기 슬릿형 제2 콘택 구조 및 상기 제3 콘택 구조를 포함하는 인터커넥트 구조에 의해, 상기 비트 라인들과 상기 페이지 버퍼가 연결된
    반도체 장치.
  13. 제12항에 있어서,
    상기 트랜지스터는 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역은 제1 콘택 구조 및 상기 슬릿형 제2 콘택 구조를 통해 비트 라인에 연결되고, 상기 드레인 영역은 제1 콘택 구조, 플러그형 제2 콘택 구조 및 상기 제3 콘택 구조를 통해 비트 라인에 연결된
    반도체 장치.
  14. 제11항에 있어서,
    상기 슬릿형 제2 콘택 구조와 상기 제3 콘택 구조는 상기 제1 방향과 교차된 제2 방향으로 이웃한
    반도체 장치.
  15. 제1 콘택 구조들을 형성하는 단계;
    상기 제1 콘택 구조들 중 일부의 제1 콘택 구조들과 각각 연결된 플러그형 제2 콘택 구조들을 형성하는 단계;
    상기 제1 콘택 구조들 중 제1 방향으로 이웃한 제1 콘택 구조들을 연결시키고, 상기 제1 방향으로 확장된 슬릿형 제2 콘택 구조들을 형성하는 단계; 및
    상기 제1 방향으로 이웃한 플러그형 제2 콘택 구조들의 측벽들과 연결되고, 상기 제1 방향으로 확장된 제3 콘택 구조를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    기판 상에 트랜지스터를 형성하는 단계를 더 포함하고, 상기 트랜지스터와 연결되도록 상기 제1 콘택 구조들을 형성하는
    반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 트랜지스터는 페이지 버퍼에 속하는
    반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 트랜지스터는 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역은 제1 콘택 구조를 통해 슬릿형 제2 콘택 구조에 연결되고, 상기 드레인 영역은 제1 콘택 구조 및 플러그형 제2 콘택 구조를 통해 제3 콘택 구조에 연결된
    반도체 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 플러그형 제2 콘택 구조들을 형성할 때, 상기 슬릿형 제2 콘택 구조를 형성하는
    반도체 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 제3 콘택 구조는 상기 제1 콘택 구조들과 오정렬되고, 상기 플러그형 제2 콘택 구조들을 통해 오정렬된 제3 콘택 구조와 제1 콘택 구조들이 연결된
    반도체 장치의 제조 방법.
  21. 제15항에 있어서,
    상기 슬릿형 제2 콘택 구조와 상기 제3 콘택 구조는 상기 제1 방향과 교차된 제2 방향으로 이웃한
    반도체 장치의 제조 방법.
  22. 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 관통하는 제1 콘택 구조들을 형성하는 단계;
    상기 제1 층간 절연막 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제2 층간 절연막을 형성하는 단계;
    상기 식각정지막 및 상기 제2 층간 절연막을 관통하고, 상기 제1 콘택 구조들 중 일부의 제1 콘택 구조들과 각각 연결된 플러그형 제2 콘택 구조들을 형성하는 단계;
    상기 식각정지막 및 상기 제2 층간 절연막을 관통하고, 상기 제1 콘택 구조들 중 제1 방향으로 이웃한 제1 콘택 구조들을 연결시키고, 상기 제1 방향으로 확장된 슬릿형 제2 콘택 구조를 형성하는 단계; 및
    상기 제2 층간 절연막을 관통하고, 상기 제1 방향으로 이웃한 플러그형 제2 콘택 구조들의 측벽들과 연결되고, 상기 제1 방향으로 확장된 제3 콘택 구조를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 플러그형 제2 콘택 구조들을 형성할 때, 상기 슬릿형 제2 콘택 구조를 형성하는
    반도체 장치의 제조 방법.
  24. 제22항에 있어서,
    소스 라인, 비트 라인들 및 상기 소스 라인과 상기 비트 라인들의 사이에 연결된 메모리 스트링들을 포함하는 셀 어레이를 형성하는 단계; 및
    트랜지스터를 포함하는 페이지 버퍼를 형성하는 단계
    를 더 포함하고,
    상기 제1 콘택 구조들, 상기 플러그형 제2 콘택 구조들, 상기 슬릿형 제2 콘택 구조 및 상기 제3 콘택 구조를 포함하는 인터커넥트 구조에 의해, 상기 비트 라인들과 상기 페이지 버퍼가 연결된
    반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 트랜지스터는 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역은 제1 콘택 구조 및 상기 슬릿형 제2 콘택 구조를 통해 비트 라인에 연결되고, 상기 드레인 영역은 제1 콘택 구조, 플러그형 제2 콘택 구조 및 상기 제3 콘택 구조를 통해 비트 라인에 연결된
    반도체 장치의 제조 방법.
  26. 제22항에 있어서,
    상기 제1 콘택 구조들을 형성하는 단계는,
    상기 제1 층간 절연막을 식각하여 제1 개구부들을 형성하는 단계; 및
    상기 제1 개구부들 내에 상기 제1 콘택 구조들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  27. 제22항에 있어서,
    상기 플러그형 제2 콘택 구조들을 형성하는 단계는,
    상기 식각정지막을 노출시키도록 상기 제2 층간 절연막을 식각하는 단계;
    노출된 상기 식각정지막을 식각하여, 상기 제1 콘택 구조들을 각각 노출시키는 제2 개구부들을 형성하는 단계; 및
    상기 제2 개구부들 내에 상기 플러그형 제2 콘택 구조들을 각각 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  28. 제22항에 있어서,
    상기 슬릿형 제2 콘택 구조를 형성하는 단계는,
    식각정지막을 노출시키도록 상기 제2 층간 절연막을 식각하는 단계;
    노출된 상기 식각정지막을 식각하여, 상기 제1 방향으로 이웃한 플러그형 제2 콘택 구조들을 노출시키는 제3 개구부를 형성하는 단계; 및
    상기 제3 개구부 내에 상기 슬릿형 제2 콘택 구조를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  29. 제22항에 있어서,
    상기 제3 콘택 구조를 형성하는 단계는,
    상기 제2 층간 절연막을 식각하여 상기 제1 방향으로 이웃한 플러그형 제2 콘택 구조들의 측벽들을 노출시키는 제4 개구부를 형성하는 단계; 및
    상기 제4 개구부 내에 제3 콘택 구조를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  30. 제22항에 있어서,
    상기 슬릿형 제2 콘택 구조와 상기 제3 콘택 구조는 상기 제1 방향과 교차된 제2 방향으로 이웃한
    반도체 장치의 제조 방법.
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