TW201903972A - 垂直式記憶體及其製作方法 - Google Patents

Abstract

本發明提供一種垂直式記憶體，其包括複數個記憶單元，沿垂直於基底表面的第一方向依序堆疊，其中各記憶單元包括通道層、閘極、儲存層、穿隧層、阻擋層及空氣間隙層。通道層沿第一方向延伸，而閘極沿著平行於基底表面的第二方向設置於通道層之一側。儲存層設置於通道層與閘極之間，並沿第一方向延伸。穿隧層設置於通道層與儲存層之間，並沿第一方向延伸。阻擋層設置於閘極與儲存層之間，其中阻擋層覆蓋閘極之頂面、底面及側面。空氣間隙層沿第一方向延伸，並設置於儲存層與阻擋層之間或設置於儲存層與穿隧層之間。

Description

垂直式記憶體及其製作方法

本發明係關於一種垂直式記憶體及其製作方法，尤指一種具有較佳效能的影像感測器及其製作方法。

對於傳統的平面式記憶體結構而言，記憶單元(cell)中的閘極、源極、以及汲極等部件皆係設置在同一平面上，故有效記憶單元的面積僅能依靠改變曝光機台的曝光線寬(CD)來微縮化(scale down)，其記憶體單位面積下所能製作的記憶單元數目很難有突破性的成長。特別係現今的記憶體製程已進入了線寬40奈米(nm)以下之世代，具備如此線寬能力的曝光機台所費不貲，故製程技術的開發成本十分昂貴。現今業界中有開發出許多製程，得以使用現有的曝光機台製作出尺寸更為微縮的元件或結構，然該些製程大多相當複雜，容易導致產品良率的下降，是為其一大缺點。再者，對於平面式記憶體結構而言，當尺寸微縮到一定程度以下時，相鄰記憶單元之間必定會有嚴重的干擾效應，導致電性的劣化。

鑑於現今平面式記憶體結構在尺寸微縮方面已到達了瓶頸，業界遂開始研究開發垂直式之記憶體，以大幅地降低有效記憶單元所需之面積，以期記憶體的記憶單元數目能有突破性的成長。然而，如何改良以增進垂直式之記憶體的寫入/抹除效率及電荷保持性仍為所述技術領域的技術人員須努力研究之課題。

本發明提供了一種具有空氣間隙層的垂直式記憶體及其製作方法，以改善垂直式記憶體的效能。

本發明之實施例提供了一種垂直式記憶體，其包括複數個記憶單元，記憶單元沿垂直於一基底表面的一第一方向依序堆疊，其中各記憶單元包括一通道層、一閘極、一儲存層、一穿隧層、一阻擋層以及一空氣間隙層。通道層沿第一方向延伸，而閘極沿著平行於基底表面的一第二方向設置於通道層之一側。儲存層設置於通道層與閘極之間，並沿第一方向延伸。穿隧層設置於通道層與儲存層之間，並沿第一方向延伸。阻擋層設置於閘極與儲存層之間，其中阻擋層覆蓋閘極之一頂面、一底面及一側面。空氣間隙層沿第一方向延伸，並設置於儲存層與阻擋層之間或設置於儲存層與穿隧層之間。

本發明之實施例另提供了一種垂直式記憶體的製作方法，其包括下列步驟。首先，提供一基底，在基底上形成由多個絕緣層與多個第一犧牲層所交替堆疊的一多層結構。於多層結構中形成一第一通孔，其中第一通孔沿垂直於基底表面的一第一方向延伸。接著，在第一通孔的側壁表面形成沿第一方向延伸之一第二犧牲層、一儲存層、一穿隧層與一通道層，其中穿隧層設置於儲存層與通道層之間。於多層結構中形成一第二通孔，鄰近於第一通孔設置，並由第二通孔移除第一犧牲層，以形成多個凹槽。然後，於凹槽中分別共形地形成一個阻擋層，並於凹槽中分別形成一閘極填滿各凹槽，其中閘極沿著平行於基底表面的一第二方向設置於通道層之一側，阻擋層設置於閘極與儲存層之間，且阻擋層覆蓋閘極之一頂面、一底面及一側面。接著，移除第二犧牲層，以形成沿第一方向延伸之一空氣間隙層。

為使熟習本發明所屬技術領域之一般技藝者能更進一步瞭解本發明，下文特列舉本發明之較佳實施例，並配合所附圖示，詳細說明本發明的垂直式記憶體及其製作方法及所欲達成的功效。

請參考第1圖與第2圖，第1圖為本發明垂直式記憶體之第一實施例的剖面示意圖，而第2圖為沿第1圖中切線A-A’的俯視圖。為了使讀者容易瞭解本發明特徵，剖面示意圖或俯視圖中各膜層或元件的尺寸及比例並不完全依照實際的尺寸及比例繪示，且本發明各膜層或元件的尺寸及比例並不以圖式所示為限。如第1圖與第2圖所示，本實施例的垂直式記憶體1包括一基底100及複數條記憶體串列10，其中記憶體串列10設置於基底100上。為了突顯本發明的特徵，第1圖僅繪示出兩條記憶體串列10作為示意，但本發明並不以此為限。在本實施例中，基底100可包括矽基底、磊晶矽基底、矽鍺基底、碳化矽基底或絕緣層覆矽(silicon-on-insulator，SOI)基底，但並不以此為限。各個記憶體串列10係由複數個記憶單元101沿垂直於基底100表面的一第一方向D1依序堆疊所構成，其中各記憶單元101包括一通道層102、一閘極104、一儲存層106、一穿隧層108、一阻擋層110以及一空氣間隙層112。通道層102沿第一方向D1延伸，其中本實施例的通道層102為多晶矽層，如n型或p型的多晶矽層，但不以此為限。在其他實施例中，通道層102可包括其他適合的半導體材料。閘極104沿著平行於基底100表面的一第二方向D2設置於通道層102之一側，其中本實施例的第一方向D1係垂直於第二方向D2，且第二方向D2平行於基底100的表面。本實施例的閘極104包括金屬材料，但不以此為限。在其他實施例中，閘極104可包括多晶矽或其他適合的導電材料。儲存層106設置於通道層102與閘極104之間，穿隧層108設置於通道層102與儲存層106之間，阻擋層110設置於閘極104與儲存層106之間，其中儲存層106及穿隧層108沿第一方向D1延伸，而阻擋層110覆蓋閘極104之一頂面、一底面及面對儲存層106之一側面。在本實施例中，儲存層106為一氮化矽層，穿隧層108為一氧化矽層，而阻擋層110為一氧化鋁層，但不以此為限。藉此，儲存層106的兩側分別受到穿隧層108與阻擋層110所包覆。在此設置下，兩側的穿隧層108與阻擋層110作為儲存層106與外部結構之間的絕緣層，使電荷得以儲存在儲存層106中，以達到資料儲存之效果。再者，閘極104可為記憶單元101的控制閘(CG)，用以控制儲存層106中所儲存的電荷之釋放與否，以進行資料的儲存及消除。此外，在其他實施例中，阻擋層110亦可包括其他適合的高介電常數材料或絕緣材料，而穿隧層108亦可包括其他適合的絕緣材料。

空氣間隙層112沿第一方向D1延伸，且本實施例的空氣間隙層112設置於儲存層106與阻擋層110之間，但空氣間隙層112設置的位置並不以此為限。舉例而言，以往使用多晶矽作為閘極以及使用氧化矽作為阻擋層的垂直式記憶體，其中電子從閘極回灌至儲存層所需克服的能障為約3.2電子伏特。在本實施例中，閘極104為金屬並在閘極104與儲存層106之間多了一層空氣間隙層112，此時電子從閘極104回灌至儲存層106所需克服的能障為約5.2電子伏特。因此，當本實施例的記憶單元101處於抹除(erase)的階段時，由於空氣間隙層112存在於儲存層106與阻擋層110之間，使得原先欲從閘極104回灌至儲存層106的電子受到空氣間隙層112產生的高能障所阻擋，減少電子從閘極104回灌至儲存層106發生的機率，進而提升記憶單元101與垂直式記憶體1的抹除效率。

另一方面，本實施例的垂直式記憶體1包括複數個柱狀結構20a，其中柱狀結構20a設置於基底100上，且任一個柱狀結構20a係設置於一條記憶體串列10之中，或是說一個柱狀結構20a被一條記憶體串列10所包圍。為了突顯本發明的特徵，第1圖僅繪示出兩個柱狀結構20a作為示意，但本發明並不以此為限。柱狀結構20a包括一氧化物柱118、通道層102、儲存層106、穿隧層108及空氣間隙層112。氧化物柱118設置於柱狀結構20a的中心，並沿第一方向D1從基底100向上延伸。本實施例氧化物柱118的材料為氧化矽，但不以此為限。在其他實施例中，氧化物柱118的材料亦可包括其他適合的絕緣材料。如第2圖所示，通道層102、穿隧層108、儲存層106及空氣間隙層112係以氧化物柱118為中心，以平行於基底100的表面（或沿第二方向D2）依序地由內往外環狀包圍氧化物柱118，形成同心圓環。此外，柱狀結構20a外的閘極104及阻擋層110亦環狀包圍柱狀結構20a。換言之，對於同一條記憶體串列10中互相堆疊的記憶單元101而言，各記憶單元101中的閘極104分別對應柱狀結構20a中同一通道層102、儲存層106、穿隧層108及空氣間隙層112的一部分，因此同一條記憶體串列10中之各記憶單元101的通道層102、儲存層106、穿隧層108及空氣間隙層112係互相連通。此外，在記憶體串列10中，任兩相鄰之記憶單元101之閘極104係由一絕緣層120隔開，而這些絕緣層120亦環狀包圍柱狀結構20a，並位於上、下相鄰的記憶單元101的阻擋層110之間。本實施例的絕緣層120包括氧化物，例如氧化矽，但不以此為限。

如第1圖所示，本實施例的記憶單元101另包括一源極線114與一隔離結構116，兩者皆沿第一方向D1延伸。閘極104設置於通道層102與源極線114之間，且源極線114可與通道層102電性連接(未示於第1圖)。藉此，儲存訊號可經由源極線114傳入通道層102中，而作為控制閘的閘極104可產生電場，使電荷會固限在儲存層106中，達成資料儲存之效果。源極線114可包括導電材料如摻雜多晶矽，或是金屬如鎢、鈦、鈷、鎳或其合金等。隔離結構116設置於閘極104與源極線114之間，可包括絕緣材料，使得閘極104與源極線114電性隔絕。簡而言之，在本實施例中，一條記憶體串列10中的記憶單元101係對應同一條源極線114，且記憶體串列10與其所對應之源極線114之間係以隔離結構116隔開，但不以此為限。

在本實施例之垂直式記憶體1中，柱狀結構20a另可選擇性地包括一第一多晶矽層122，設置於柱狀結構20a靠近基底100的一端，並位於通道層102底部與基底100之間，或是位於最下層之記憶單元101之通道層102與基底100之間。此外，記憶體串列10於靠近基底100的一端可選擇性地包括一第一選擇閘極126、一絕緣部分128與一介電部分130。第一選擇閘極126對應第一多晶矽層122設置並設置於最下層之記憶單元101之閘極104與基底100之間，且第一選擇閘極126係作為源極端選擇閘極(SGS)。絕緣部分128對應第一選擇閘極126設置於第一多晶矽層122上，並設置於第一多晶矽層122與第一選擇閘極126之間，且介電部分130設置於第一選擇閘極126與絕緣部分128之間。換言之，第一選擇閘極126、絕緣部分128、介電部分130與第一多晶矽層122可視為記憶體串列10中之一個選擇電晶體(select transistor)。本實施例絕緣部分128的材料可包括氧化矽，但不以此為限。第一選擇閘極126的材料可與前文之閘極104相同，而介電部分130的材料可與前文之阻擋層110相同，於此不再贅述。另一方面，記憶體串列10於相反於基底100的另一端（在第1圖中為記憶體串列10的頂端）可選擇性地包括一第二選擇閘極132，其係作為汲極端選擇閘極(SGD)。第二選擇閘極132的設置方式與記憶單元101之閘極104類似，且對應於柱狀結構20a中的通道層102、穿隧層108、儲存層106、空氣間隙層112，並藉由阻擋層110將第二選擇閘極132與柱狀結構20a隔開。第二選擇閘極132與上述的元件可視為記憶體串列10中之另一個選擇電晶體。第二選擇閘極132的材料可與前文之閘極104相同，而上述第二選擇閘極132對應之其餘元件的材料選擇皆已於前文介紹，於此不再贅述。簡而言之，在本實施例之記憶體串列10中，記憶單元101的閘極104皆設置於第一選擇閘極126與第二選擇閘極132之間，而記憶單元101皆設置於兩選擇電晶體之間，但不以此為限。

在本實施例中，柱狀結構20a另可選擇性地包括一第二多晶矽層124，設置於柱狀結構20a相反於基底100的另一端，並位於通道層102上。換言之，第一多晶矽層122與第二多晶矽層124分別設置於柱狀結構20a的兩端，因此記憶單元101(或記憶體串列10)之通道層102係設置於第一多晶矽層122與第二多晶矽層124之間。第二多晶矽層124可用來作為接觸墊，並可跟垂直式記憶體1中之其他訊號線(未示於第1圖中)電性連接。此外，本實施例柱狀結構20a具有第二多晶矽層124的一端係突出於記憶體串列10，其中空氣間隙層112的頂面與記憶體串列10的頂面共平面，且鄰近第二多晶矽層124之部分儲存層106係突出於空氣間隙層112與記憶體串列10，並沒有被空氣間隙層112與記憶體串列10包覆。此外，垂直式記憶體1另包括一覆蓋層134，覆蓋記憶體串列10、柱狀結構20a、源極線114與隔離結構116，換言之，覆蓋層134覆蓋了第二多晶矽層124、空氣間隙層112、儲存層106以及阻檔層110。

請參考第3圖至第10圖，第3圖至第9圖為本發明垂直式記憶體製作方法之第一實施例的製程示意圖，而第10圖為本發明垂直式記憶體製作方法之第一實施例的步驟流程圖。首先如第3圖所示，提供基底100，在基底100上形成由多個絕緣層120與多個第一犧牲層136所交替堆疊的一多層結構30。舉例而言，多層結構30可藉由沉積製程分別輪流地沉積絕緣層120與第一犧牲層136所形成，其中最下層與最上層的絕緣層120較厚於此兩者之間的絕緣層120。本實施例的第一犧牲層136為氮化矽，但不以此為限。然後，於多層結構30中形成多個第一通孔138(第3圖僅繪示兩個第一通孔138作為示意)，其中第一通孔138沿垂直於基底100表面的第一方向D1延伸。舉例而言，第一通孔138可藉由微影暨蝕刻製程所形成。接著，如第4圖所示，於第一通孔138的底部形成第一多晶矽層122，且第一多晶矽層122填滿第一通孔138的底部。舉例而言，第一多晶矽層122可藉由磊晶方法形成。然後，在第一多晶矽層122上之第一通孔138的側壁表面形成沿第一方向D1延伸之第二犧牲層140、儲存層106、穿隧層108與通道層102。在本實施例中，係以第二犧牲層140、儲存層106、穿隧層108與通道層102之順序依序形成於第一通孔138的側壁表面上，使得儲存層106設置於第一通孔138的側壁表面與通道層102之間，穿隧層108設置於儲存層106與通道層102之間，而第二犧牲層140設置於儲存層106與第一通孔138的側壁表面之間。另外，本實施例的第二犧牲層140的材料包括氧化物例如氧化矽，但不以此為限。在形成完通道層102後，第一通孔138的中心部分未被填滿，而本實施例在形成完通道層102後形成氧化物柱118以填滿第一通孔138。此時，第二犧牲層140、儲存層106、穿隧層108、通道層102與氧化物柱118可構成一柱狀結構20b。第二犧牲層140、儲存層106、穿隧層108、通道層102與氧化物柱118可例如係以沉積製程分別形成，但不以此為限。

接著，如第5圖所示，先移除第一通孔138頂端的部分第二犧牲層140、部分儲存層106、部分穿隧層108、部分通道層102與部分氧化物柱118及其鄰近之一部分的絕緣層120以形成一開口，再於開口中形成第二多晶矽層124。舉例而言，開口可藉由微影暨蝕刻製程所形成，而第二多晶矽層124可藉由磊晶方法形成。然後，如第6圖所示，於多層結構30中形成沿著第一方向D1延伸的至少一第二通孔142，鄰近於第一通孔138設置，亦可視為鄰近於柱狀結構20b設置，本實施例的第二通孔142舉例可位於相鄰第一通孔138之間。第二通孔142貫穿多層結構30，以暴露出多層結構30中各絕緣層120及各第一犧牲層136的側面。接著，由第二通孔142移除第一犧牲層136以形成多個凹槽144。舉例而言，可藉由（但不限於）濕蝕刻製程並將蝕刻液通入第二通孔142中，使蝕刻液與被暴露的第一犧牲層136接觸並產生反應。另外，可使用對於絕緣層120及第一犧牲層136具有高選擇蝕刻比的蝕刻液，以於移除第一犧牲層136的同時並保留絕緣層120。需注意的是，移除第一犧牲層136或形成凹槽144的方法不限於濕蝕刻製程，可使用任何適合的其他製程來完成此步驟。然後，透過對應第一多晶矽層122的凹槽144於第一多晶矽層122的表面形成絕緣部分128，其形成方式舉例包括氧化製程，但不以此為限。

接著，如第7圖所示，於各凹槽144中分別共形地（conformally）形成一阻擋層110，其中阻擋層110並未將凹槽144完全填滿。然後，於尚未填滿的凹槽144內分別形成導電材料並填滿各凹槽114，作為閘極104。此時，閘極104係沿著平行於基底100表面的第二方向D2設置於通道層102之一側，阻擋層110設置於閘極104與儲存層106之間，且阻擋層110覆蓋閘極104之頂面、底面及鄰近通道層102的側面。舉例而言，阻擋層110與閘極104可分別以沉積製程依序形成，但不以此為限。在本實施例中，最靠近基底100的閘極104及阻擋層110係分別作為第一選擇閘極126與介電部分130，而最遠離基底100的閘極104係作為第二選擇閘極132。

接著，如第8圖所示，於第二通孔142中形成沿第一方向D1延伸之隔離結構116與源極線114。舉例而言，可先於第二通孔142的側壁表面形成隔離結構116，其中隔離結構116並未將第二通孔142完全填滿。然後，再於第二通孔142中形成源極線114並填滿第二通孔142，使得隔離結構116位於閘極104與源極線114之間。隔離結構116與源極線114可分別藉由沉積製程依序形成，但不以此為限。然後，移除多層結構30中位於最上層的絕緣層120以及隔離結構116與源極線114的頂部，以暴露出一部分的第二犧牲層140及第二多晶矽層124。此步驟可藉由蝕刻製程所進行，但不以此為限。

接著，如第9圖所示，移除第二犧牲層140以形成沿第一方向D1延伸之空氣間隙層112。由於一部分位於頂部的第二犧牲層140已被暴露，因此上述移除步驟可包括蝕刻製程，且蝕刻劑能夠與第二犧牲層140接觸產生反應，進而沿著第一方向D1將整個第二犧牲層140移除。此時，空氣間隙層112、儲存層106、穿隧層108、通道層102與氧化物柱118可構成柱狀結構20a。然後，於第一通孔138(亦即第9圖的柱狀結構20a)、多層結構30、隔離結構116與源極線114上全面形成一覆蓋層134，其中覆蓋層134封閉空氣間隙層112，藉此形成如第1圖所示的垂直式記憶體1。

綜上所述，本發明垂直式記憶體1的製作方法主要包括第10圖所示之步驟：

步驟S10：提供一基底，在基底上形成由多個絕緣層與多個第一犧牲層所交替堆疊的一多層結構；

步驟S12：於多層結構中形成一第一通孔，其中第一通孔沿垂直於基底表面的一第一方向延伸；

步驟S14：在第一通孔的側壁表面形成沿第一方向延伸之一第二犧牲層、一儲存層、一穿隧層與一通道層，其中儲存層設置於第一通孔的側壁表面與通道層之間，穿隧層設置於儲存層與通道層之間；

步驟S16：於多層結構中形成一第二通孔，鄰近於第一通孔設置，並由第二通孔移除第一犧牲層，以形成多個凹槽；

步驟S18：於凹槽中分別共形地形成一個阻擋層，並於凹槽中分別形成一閘極填滿各凹槽，其中閘極沿著平行於基底表面的一第二方向設置於通道層之一側，阻擋層設置於閘極與儲存層之間，且阻擋層覆蓋閘極之一頂面、一底面及一側面；以及

步驟S20：移除第二犧牲層，以形成沿第一方向延伸之一空氣間隙層。

本發明之垂直式記憶體及其製作方法並不以上述實施例為限。下文將繼續揭示本發明之其它實施例，然為了簡化說明並突顯各實施例之間的差異，下文中使用相同標號標注相同元件，並不再對重覆部分作贅述。

請參考第11圖與第12圖，第11圖為本發明垂直式記憶體之第二實施例的剖面示意圖，而第12圖為沿第11圖中切線B-B’的俯視圖。如第11圖所示，本實施例與第一實施例不同的地方在於，垂直式記憶體2之空氣間隙層112係設置於儲存層106與穿隧層108之間。因此，如第12圖所示，本實施例之通道層102、穿隧層108、空氣間隙層112及儲存層106係以氧化物柱118為中心，沿第二方向D2（或平行於基底100表面的方向）依序地由內往外環狀包圍氧化物柱118以構成柱狀結構20c。此外，如第11圖所示，空氣間隙層112及儲存層106的頂面係與記憶體串列10的頂面共平面，且鄰近第二多晶矽層124之穿隧層108的一部分係突出於空氣間隙層112、儲存層106與記憶體串列10，並沒有被空氣間隙層112、儲存層106與記憶體串列10包覆。一般而言，習知的垂直式記憶體於抹除的階段時，會沿通道層至儲存層的方向將電洞注入至儲存層，以提升抹除儲存層中電荷的效率。然而，由於電洞必須穿透穿隧層才能移動至儲存層，因此此舉將破壞穿隧層的結構，進而使得儲存層中的電子從穿隧層漏出的機率增加，反而使得垂直式記憶體之電荷保持性不佳。相對的，由於本實施例的垂直式記憶體2於儲存層106與穿隧層108之間具有空氣間隙層112，使得電子從儲存層106移動至通道層102的過程中受到空氣間隙層112產生的高能障所阻擋，減少電子從儲存層106往通道層102漏出的機率，進而提升記憶單元101與垂直式記憶體2的電荷保持性。

請參考第13圖與第14圖，其為本發明垂直式記憶體製作方法之第二實施例的製程示意圖。在第二實施例中，第13圖係接續第3圖的製程。如第13圖所示，本實施例與第一實施例不同的地方在於，本實施例係以儲存層106、第二犧牲層140、穿隧層108與通道層102之順序依序形成於第一通孔138的側壁表面上，最後於第一通孔138的中心形成氧化物柱118以填滿第一通孔138，而形成柱狀結構20d。本實施例在形成第13圖所示的結構後，至形成閘極104及阻擋層110之間的步驟皆類似於第一實施例，並可參考第5圖至第7圖，在此不再贅述。此外，本實施例與第一實施例另一不同的地方在於，在移除多層結構30中位於最上層的絕緣層120以及隔離結構116與源極線114的頂部之後，一部分的儲存層106係被暴露的。接著，如第14圖所示，藉由蝕刻製程移除被暴露的部分儲存層106，使得原先被該部分儲存層106包覆的第二犧牲層140於此時暴露出來，此移除過程並不以蝕刻製程為限。在此之後的製程與第一實施例相似，可參考第9圖之相關敘述，其中包括藉由移除第二犧牲層140而於儲存層106與穿遂層108之間形成空氣間隙層112，以得到第11圖所示的垂直記憶體1之結構，不再贅述。

綜上所述，本發明垂直式記憶體在儲存層與阻擋層之間或在儲存層與穿隧層之間設置空氣間隙層。在空氣間隙層設置於儲存層與阻擋層之間的結構中，當垂直式記憶體處於抹除階段時，電子會受到空氣間隙層產生的高能障所阻擋，減少電子從閘極回灌至儲存層發生的機率，進而提升垂直式記憶體的抹除效率。在空氣間隙層設置於儲存層與穿隧層之間的結構中，電子從儲存層移動至通道層的過程中會受到空氣間隙層產生的高能障所阻擋，能減少電子從儲存層往通道層漏出的機率，進而提升垂直式記憶體的電荷保持性。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1、2‧‧‧垂直式記憶體

10‧‧‧記憶體串列

20a、20b、20c、20d‧‧‧柱狀結構

30‧‧‧多層結構

100‧‧‧基底

101‧‧‧記憶單元

102‧‧‧通道層

104‧‧‧閘極

106‧‧‧儲存層

108‧‧‧穿隧層

110‧‧‧阻擋層

112‧‧‧空氣間隙層

114‧‧‧源極線

116‧‧‧隔離結構

118‧‧‧氧化物柱

120‧‧‧絕緣層

122‧‧‧第一多晶矽層

124‧‧‧第二多晶矽層

126‧‧‧第一選擇閘極

128‧‧‧絕緣部分

130‧‧‧介電部分

132‧‧‧第二選擇閘極

134‧‧‧覆蓋層

136‧‧‧第一犧牲層

138‧‧‧第一通孔

140‧‧‧第二犧牲層

142‧‧‧第二通孔

144‧‧‧凹槽

D1‧‧‧第一方向

D2‧‧‧第二方向

S10~S20‧‧‧步驟

第1圖為本發明垂直式記憶體之第一實施例的剖面示意圖。 第2圖為沿第1圖中切線A-A’的俯視圖。 第3圖至第9圖為本發明垂直式記憶體製作方法之第一實施例的製程示意圖。 第10圖為本發明垂直式記憶體製作方法之第一實施例的步驟流程圖。 第11圖為本發明垂直式記憶體之第二實施例的剖面示意圖。 第12圖為沿第11圖中切線B-B’的俯視圖。 第13圖至第14圖為本發明垂直式記憶體製作方法之第二實施例的製程示意圖。

Claims (15)

1. 一種垂直式記憶體，包括： 複數個記憶單元，該等記憶單元沿垂直於一基底表面的一第一方向依序堆疊，其中各該記憶單元包括： 一通道層，沿該第一方向延伸； 一閘極，沿著平行於該基底表面的一第二方向設置於該通道層之一側； 一儲存層，設置於該通道層與該閘極之間，並沿該第一方向延伸； 一穿隧層，設置於該通道層與該儲存層之間，並沿該第一方向延伸； 一阻擋層，設置於該閘極與該儲存層之間，其中該阻擋層覆蓋該閘極之一頂面、一底面及一側面；以及 一空氣間隙層，沿該第一方向延伸，並設置於該儲存層與該阻擋層之間或設置於該儲存層與該穿隧層之間。
2. 如請求項1所述之垂直式記憶體，其中各該記憶單元另包括： 一源極線，沿該第一方向延伸，其中該閘極設置於該通道層與該源極線之間；以及 一隔離結構，沿該第一方向延伸並設置於該閘極與該源極線之間。
3. 如請求項1所述之垂直式記憶體，其中該等記憶單元之該等通道層互相連通，且該等記憶單元之該等空氣間隙層互相連通。
4. 如請求項1所述之垂直式記憶體，其中任兩相鄰之該等記憶單元之該等閘極係由一絕緣層隔開。
5. 如請求項1所述之垂直式記憶體，另包括一第一多晶矽層與一第二多晶矽層，其中該等記憶單元之該等通道層設置於該第一多晶矽層與該第二多晶矽層之間，該第一多晶矽層設置於該通道層底部與該基底之間。
6. 如請求項5所述之垂直式記憶體，另包括： 一選擇閘極，設置於最下層之該記憶單元之該閘極與該基底之間； 一絕緣部分，對應該選擇閘極設置於該第一多晶矽層上；以及 一介電部分，設置於該選擇閘極與該絕緣部分之間。
7. 如請求項5所述之垂直式記憶體，另包括一覆蓋層，覆蓋該第二多晶矽層與最上層之該記憶單元之該空氣間隙層。
8. 如請求項1所述之垂直式記憶體，其中該閘極包括金屬，且該阻擋層包括高介電常數材料。
9. 一種垂直式記憶體的製作方法，包括： 提供一基底，在該基底上形成由多個絕緣層與多個第一犧牲層所交替堆疊的一多層結構； 於該多層結構中形成一第一通孔，其中該第一通孔沿垂直於該基底表面的一第一方向延伸； 在該第一通孔的側壁表面形成沿該第一方向延伸之一第二犧牲層、一儲存層、一穿隧層與一通道層，其中該穿隧層設置於該儲存層與該通道層之間； 於該多層結構中形成一第二通孔，鄰近於該第一通孔設置，並由該第二通孔移除該等第一犧牲層，以形成多個凹槽； 於該等凹槽中分別共形地（conformally）形成一個阻擋層，並於該等凹槽中分別形成一閘極填滿各該凹槽，其中該閘極沿著平行於該基底表面的一第二方向設置於該通道層之一側，該阻擋層設置於該閘極與該儲存層之間，且該阻擋層覆蓋該閘極之一頂面、一底面及一側面；以及 移除該第二犧牲層，以形成沿該第一方向延伸之一空氣間隙層。
10. 如請求項9所述之垂直式記憶體的製作方法，係以該第二犧牲層、該儲存層、該穿隧層與該通道層之順序依序形成於該第一通孔的側壁表面上。
11. 如請求項10所述之垂直式記憶體的製作方法，在進行移除該第二犧牲層的步驟前，先移除該多層結構中位於最上層的該絕緣層，以暴露出一部分的該第二犧牲層。
12. 如請求項9所述之垂直式記憶體的製作方法，係以該儲存層、該第二犧牲層、該穿隧層與該通道層之順序依序形成於該第一通孔的側壁表面上。
13. 如請求項12所述之垂直式記憶體的製作方法，在進行移除該第二犧牲層的步驟前，先移除該多層結構中位於最上層的該絕緣層以及一部分的該儲存層，以暴露出一部分的該第二犧牲層。
14. 如請求項9所述之垂直式記憶體的製作方法，另包括於該第一通孔與該多層結構上形成一覆蓋層，以封閉該空氣間隙層。
15. 如請求項9所述之垂直式記憶體的製作方法，在形成該等阻擋層及該等閘極後，另包括於該第二通孔中形成沿該第一方向延伸之一隔離結構與一源極線，其中該隔離結構位於該等閘極與該源極線之間。