TW201841344A - 半導體裝置 - Google Patents

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梅林拓
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Abstract

本技術之一實施形態之半導體裝置具備：第1基板，其設置有記憶體陣列；及第2基板，其與第1基板積層，且設置有控制記憶體陣列之動作之周邊電路。

Description

半導體裝置
本技術係例如關於具備記憶體元件之半導體裝置。
設置於具有記憶體功能之半導體裝置之記憶體晶片或記憶體功能區塊大致分為記憶體元件以陣列狀排列之記憶體陣列部、及用以對記憶體陣列存取之周邊電路部。周邊電路部於晶片內佔有較大面積，對於安裝面積之縮小化成為一大課題。 對此，例如於專利文獻1中，揭示有將周邊電路部設置於基板之表側、將記憶體元件設置於基板之背側之半導體裝置。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2014-220376號公報
如此，期望可將安裝面積縮小化之半導體裝置之開發。 較理想為提供可將安裝面積縮小化之半導體裝置。 本技術之一實施形態之半導體裝置具備：第1基板，其設置有記憶體陣列；及第2基板，其與第1基板積層，且設置有控制記憶體陣列之動作之周邊電路。 於本技術之一實施形態之半導體裝置中，將記憶體陣列分配至第1基板，將控制記憶體陣列之動作之周邊電路分配至第2基板而形成，且將該等積層。藉此，可將設置周邊電路之基板之面積縮小。 根據本技術之一實施形態之半導體裝置，由於將記憶體陣列分配至第1基板，將控制記憶體陣列之動作之周邊電路分配至第2基板而設置，故削減具有周邊電路之基板之面積。因此，可將安裝面積縮小化。 另，本技術之效果並非限定於此者，亦可為以下記載之任意效果。
以下，參照圖式對本揭示之實施形態進行詳細說明。另，說明按以下之順序進行。 1.第1實施形態(將記憶體陣列設置於第1基板，將周邊電路設置於第2基板，且將該等積層之半導體裝置) 1-1.基本構成 1-2.半導體裝置之構成 1-3.作用、效果 2.第2實施形態(於第1基板具備複數個記憶體陣列之半導體裝置) 3.第3實施形態(使具備感測器之基板積層且設為3層構造之半導體裝置) 4.第4實施形態(將感測器分配至2個基板且設為4層構造之半導體裝置) 5.變化例1(設置取出電極之例) 6.變化例2(另一記憶體元件之例) ＜1.第1實施形態＞ (1-1.基本構成) 圖1係顯示本揭示之第1實施形態之半導體裝置(半導體裝置1)之概略構成者。半導體裝置1係積層彼此電性連接之第1基板100及第2基板200而成者。本實施形態之半導體裝置1係具有記憶體功能者，具有如下構成：於第1基板100形成記憶體陣列110，於第2基板200形成控制構成記憶體陣列110之複數個記憶體元件(記憶體元件710，參照圖4)之動作之周邊電路210。 圖2係顯示半導體裝置1之具體構成之一例之方塊圖。於本實施形態之半導體裝置1中，於第1基板100，除記憶體陣列110外，亦設置有例如列解碼器121、行解碼器122及行閘極123。於第2基板200，設置有例如電源電路211、電源控制電路212、輸入輸出緩衝器213、寫入電路214、感測放大器215及位址輸入電路216。另，上述分配方法為一例，並非限定於此者。例如，亦可將列解碼器121、行解碼器122及行閘極123設置於第2基板200。或，例如亦可將行解碼器122分配於第1基板100與第2基板200而形成。 作為決定設置於第1基板100及第2基板200之電路之方法，較佳為例如以包含於各電路之電晶體之驅動電壓或電源減壓為基準進行分配。例如較佳為於第1基板100搭載包含驅動電壓最低之電晶體之電路。例如較佳為於第2基板200搭載包含驅動電壓最高之電晶體之電路。此處所謂驅動電壓低之電晶體，指例如22 nm世代以後之電晶體，更佳為14 nm世代以後之電晶體。此處所謂「nm世代」，最初指閘極長度等之加工較難部分之最小尺寸，但現在並非指特定部分之尺寸，每更新一代縮小約0.7倍。 作為設置於第1基板100之電晶體，細節進行後述，例如列舉使用高介電常數膜/金屬閘極(High-K/Metal Gate)技術之電晶體及具有3維構造之電晶體。作為3維構造之電晶體，例如列舉FD-SOI(Fully Depleted-Silicon On Insulator：全空乏型絕緣體上覆矽)電晶體、鰭式場效應電晶體(Fin-FET：Fin-Field Effect Transistor)、Tri-Gate(三閘極)電晶體、奈米線(Nano-Wire)電晶體及T-FET(T-Field Effect Transistor：T型場效應電晶體)等。該等電晶體作為半導體材料，除Si以外，亦可使用Ge等之無機半導體、或例如III-V族半導體及II-VI族半導體等之化合物半導體。具體而言，列舉InGaAs、InGaSb、SiGe、GaAsSb、InAs、InSb、InGanZnO(IGZO)、MoS2 、WS2 、BoronNitride(氮化硼)及Silicane Germanene(矽烷鍺烯)。此外，列舉使用石墨烯之石墨烯電晶體。 另，設置於第1基板100之電晶體較佳為設置於與第2基板200之對向面(面S2)側。即，於第1基板100，如圖3所示，較佳為將包含複數個記憶體元件710之記憶體陣列110設置於面S1側，較佳為將包含對應於各記憶體元件之電晶體之電路(例如NVM(Non-Volatile Memory：非揮發性記憶體)120)設置於面S2側。 搭載於第2基板200之電晶體例如較佳為較22 nm世代更為以前之電晶體，例如為40 nm世代之電晶體。具體而言，一般為使用Si基板之平面型電晶體。周邊電路210例如為邏輯電路，可藉由使用世代較早之電晶體形成該周邊電路，而抑制成本。但，搭載於第2基板200之電晶體不必為世代較早之電晶體。例如，可藉由於第1基板100使用列舉之22 nm世代以下之最尖端之電晶體而使周邊電路中之信號處理高速化。另，如上所述，於使用最尖端之電晶體形成周邊電路之一部分之情形時，亦可將該電路部分設置於第1基板100。藉此，可將周邊電路之安裝面積進而縮小化，而將其他電路(例如包含類比元件之類比電路)搭載於第2基板200。 另，於半導體裝置1中，作為記憶體陣列110及其周邊電路210之其他電路，例如有搭載CPU(Central Processing Unit：中央處理單元)或GPU(Graphics Processing Unit：圖形處理單元)等之信號處理電路等之情形。於該情形時，上述信號處理電路等如上所述，例如藉由包含於其等之電晶體之世代，適當地分配至第1基板100或第2基板200設置即可。 (1-2.半導體裝置之構成) 圖4係顯示圖1所示之半導體裝置1之具體之剖面構成之一例者。於該半導體裝置1中，於第1基板100，於層間絕緣層59之一面(面59S1)設置有記憶體元件710。該記憶體元件710係例如磁性隧道接合(Magnetic Tunnel Junction；MTJ)元件。記憶體元件710係於例如層間絕緣層59上依序積層例如作為下部電極之導電膜711、記憶部712及作為上部電極之導電膜713(兼作位元線BL)者。導電膜711例如經由接觸插塞P3而連接於電晶體50之源極區域57S或汲極區域57D(例如參照圖6)。接觸插塞P3例如具有角錐台形狀或圓錐台形狀，此處其等之佔有面積隨著自層間絕緣層59之面59S1側朝向面59S2側(即隨著自上端朝向下端)減少。接觸插塞P3包含將例如Cu(銅)、W(鎢)或鋁(Al)等之低電阻金屬作為主體之材料。又，亦可於該等低電阻金屬之周圍，設置包含Ti(鈦)或Ta(鉭)之單體、或其等之合金等之障壁金屬層。於導電膜711、記憶部712及導電膜713之周圍，設置有絕緣層71。絕緣層71藉由例如可低溫形成之High-K(高介電常數)膜，即Hf氧化物、Al2 O3 、Ru(釕)氧化物、Ta氧化物、包含Al、Ru、Ta或Hf與Si之氧化物、包含Al、Ru、Ta或Hf與Si之氮化物、或包含Al、Ru、Ta或Hf與Si之氧化氮化物等構成。 記憶體元件710中之記憶部712例如較佳為藉由自旋注入使後述之記憶層(記憶層712D)之磁化方向反轉而進行資訊之記憶的自旋注入磁化反轉型記憶元件(STT-MTJ；Spin Transfer Torque-Magnetic Tunnel Junctions)。因STT-MTJ可高速寫入讀取，故有望視為置換成揮發性記憶體之非揮發性記憶體。 導電膜711及導電膜713例如藉由Cu、Ti、W、Ru等之金屬膜構成。導電膜711及導電膜713較佳為藉由後述之基底層712A或覆蓋層712E之構成材料以外之金屬膜，主要為Cu膜、Al膜或W膜構成。又，導電膜711及導電膜713亦可作為Ti、TiN(氮化鈦)、Ta、TaN(氮化鉭)、W、Cu、Al之金屬膜(單層膜)或積層膜構成。 圖5係顯示記憶部712之構成之一例者。記憶部712例如具有自靠近導電膜711之側依序積層基底層712A、磁化固定層712B、絕緣層712C、記憶層712D、覆蓋層712E之構成。即，記憶體元件710具有底部插銷構造，該構造自積層方向之下方(於圖3中為層間絕緣層59上)朝向上方依序具有磁化固定層712B、絕緣層712C及記憶層712D。藉由使具有單軸各向異性之記憶層712D之磁化M712D之方向變化而進行資訊之記憶。藉由記憶層712D之磁化M712D與磁化固定層712B之磁化M712B之相對角度(平行或反向平行)而定義資訊之「0」或「1」。 基底層712A及覆蓋層712E藉由Ta、Ru等之金屬膜(單層膜)或積層膜構成。 磁化固定層712B係設為記憶層712D之記憶資訊(磁化方向)之基準之參考層，藉由具有磁化M712B之方向於膜面垂直方向固定之磁性力矩之強磁性體構成。磁化固定層712B例如藉由Co-Fe-B構成。 磁化固定層712B之磁化M712B之方向並不期望藉由寫入或讀取而變化，但不必固定於特定之方向。其理由為，磁化固定層712B之磁化M712B之方向較記憶層712D之磁化M712D之方向不易移動即可。例如，磁化固定層712B與記憶層712D相比，具有更大之保磁力，具有更大之磁性膜厚，或具有更大之磁性阻尼常數即可。於固定磁化M712B之方向時，例如使PtMn或IrMn等之反強磁性體接觸磁化固定層712B設置即可。或者，亦可藉由使接觸此種反強磁性體之磁性體經由Ru等之非磁性體與磁化固定層712B磁性地結合，而間接地固定磁化M712B之方向。 絕緣層712C係成為隧道障壁層(隧道絕緣層)之中間層，例如藉由氧化鋁或氧化鎂(MgO)構成。其中，絕緣層712C亦較佳藉由氧化鎂構成。可提高磁性電阻變化率(MR比)，可提高自旋注入之效率，而降低用以使記憶層712D之磁化M712D之方向反轉之電流密度。 記憶層712D藉由具有磁化M712D之方向於膜面垂直方向自由變化之磁性力矩之強磁性體構成。記憶層712D例如藉由Co-Fe-B構成。 另，於本實施形態中，作為記憶體元件710以MTJ元件為例進行說明，但亦可為其他非揮發性元件。作為非揮發性元件，除MTJ元件外，亦列舉例如後述之ReRAM(Resistive Random Access Memory：電阻式隨機存取記憶體)或FLASH(快閃記憶體)等之電阻變化元件。又，亦可為例如後述之DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等之揮發性元件。 於記憶體元件710及絕緣層71上設置有絕緣層72。絕緣層72例如藉由SiO2 、Low-K(低介電常數)膜構成。於絕緣層72上，設置有例如包含Cu或Al等之配線73A及配線73B，且於其周圍設置有例如包含SuO2 之絕緣膜74。配線73A例如經由接觸插塞P1、P2、P4而連接於後述之金屬膜M1。配線73B例如經由接觸插塞P5而連接於記憶體元件710之上部電極(導電膜713)。 於層間絕緣層59之另一面(面59S2)，設置有構成NVM120之電晶體50。電晶體50為如上述般驅動電壓低之電晶體，為例如具有3維構造之電晶體。於電晶體50之周圍，設置有電性連接矽化物層57與後述之多層配線形成部60之金屬膜M1'之複數個接觸插塞P1。於電晶體50與接觸插塞P1之間之矽化物層57及絕緣層56，適當設置有例如藉由STI(Shallow Trench Isolation：淺溝槽隔離)形成之元件分離膜58。元件分離膜58例如藉由氧化矽膜(SiO2 )構成。 圖6係顯示作為電晶體50之一例之完全空乏型絕緣體上覆矽(FD-SOI)電晶體50A之剖面構成者。FD-SOI電晶體50A具有平面型之電晶體構造。FD-SOI電晶體50A於半導體基板81(核心基板)上，依序積層Box層即絕緣層56及矽化物層57，且於矽化物層57之主面(面57S1)具有閘極電極54。惟，於閘極電極54與矽化物層57之間，設置有包含氧化矽膜等之閘極絕緣膜53。於閘極電極54之側面，設置有例如包含氧化矽膜55A與氮化矽膜55B之積層膜之側壁55。 於矽化物層57，設置有通道區域57C、源極區域57S及汲極區域57D。於半導體基板81與矽化物層57之間，設置有稱為Box層之絕緣層56。於FD-SOI電晶體50A中，矽化物層57係非常薄至例如10 nm以下，不需要通道摻雜，故可將FD-SOI電晶體50A設為完全空乏型。 另，於圖3中，形成為藉由研磨完全去除圖6所示之半導體基板81，且於電晶體50之Box層(絕緣層56)上直接設置層間絕緣膜59之構成，但不限於此。例如如圖7所示，亦可採用保留半導體基板81之構成。但，如圖7所示，於元件分離膜58藉由研磨而於半導體基板81之表面露出(例如元件分離膜58A)之情形時，難以控制半導體基板81之電位。於該情形時，分接頭部分(與記憶體元件710之接觸部)附近之元件分離膜58較佳為如圖7之元件分離膜58B般進行薄膜化。又，於保留半導體基板81之情形時，較佳為於貫通半導體基板81之接觸插塞P2、P3之周圍，如圖7所示般設置絕緣膜82。藉此，將接觸插塞P2、P3與半導體基板81電性絕緣。 又，於圖7中，於配線73A、73B及絕緣膜74上，隔著絕緣層75設置有導電膜76。於導電膜76之周圍設置有絕緣膜77，配線73B與導電膜76經由接觸插塞P6連接。 另，於如圖4所示般藉由研磨完全去除半導體基板81之情形時，有無法利用反偏壓控制對電晶體50之臨限值電壓(Vth)進行控制之虞。於該情形時，較佳為於成為Box層之絕緣層56上形成包含可控制半導體材料之功函數之材料的膜(例如微量之High-K膜(High-K膜56a))。藉此，可控制電晶體50之臨限值電壓(Vth)。圖8A～圖8C係將High-K膜56a之製造方法按照其步驟依序顯示者。 首先，如圖8A所示，研磨半導體基板81使絕緣層56露出，之後將抗蝕劑膜151於絕緣層56上圖案化。接著，於藉由圖案化形成之開口H內，例如濺鍍鉿(Hf)。藉此，如圖8B所示，於開口H內，例如成膜膜厚1 nm之High-K膜56a。另，於圖8B顯示於開口H內之絕緣層56上形成有High-K膜56a，但不限定於此，亦可設為於開口H內之絕緣層56之表面摻雜Hf之狀態。其後，如圖8C所示，去除抗蝕劑膜151後，依序形成絕緣層56、接觸插塞P3、絕緣層71及記憶體元件710。 又，電晶體50於此處以完全空乏型之FD-SOI電晶體50A為例列舉進行說明，但不限定於此。例如列舉Fin-FET電晶體50B(圖9)、Tri-Gate電晶體50C(圖10)、Nano-Wire電晶體50D(圖11)及Tunnel-FET(T-FET)50E(圖12)。 圖9係將Fin-FET電晶體50B之構成立體地顯示者。Fin-FET電晶體50B例如由包含Si且具有源極區域81S及汲極區域81D之鰭片81A、閘極絕緣膜53、及閘極電極54構成。 鰭片81A形成平板狀，且例如於包含Si之半導體基板81上直立設置複數個。複數個鰭片81A例如分別於X方向延伸且排列於Y軸方向。於半導體基板81上，設置有例如藉由SiO2 構成、埋入鰭片81A之一部分之絕緣膜82。自絕緣膜82露出之鰭片81A之側面及上表面例如藉由以HfSiO、HfSiON、TaO或TaON等構成之閘極絕緣膜53覆蓋。閘極電極54以跨越鰭片81A之方式於與鰭片81A之延伸方向(X方向)交叉之Z方向延伸。於鰭片81A，於與閘極電極54之交叉部分形成有通道區域81C，於隔著該通道區域81C之兩端形成有源極區域81S及汲極區域81D。 圖10係模式性顯示Tri-Gate電晶體50C之構成者。Tri-Gate電晶體50C與圖9所示之Fin-FET構造之電晶體50相同，設置有於一方向延伸之包含Si之鰭片81A、及與鰭片81A大致正交之閘極電極54，於該閘極電極54與鰭片81A之間，與Fin-FET相同，設置有閘極絕緣膜53。閘極電極54包圍鰭片81A左右之兩面與上表面，與Fin-FET電晶體50B相同，各個面作為閘極運作。於鰭片81A，於與閘極電極54之交叉部分形成有通道區域81C，於隔著該通道區域81C之兩端形成有源極區域81S及汲極區域81D。另，與Fin-FET電晶體50B之不同之處為於Tri-Gate電晶體50C，除鰭片81A之側面外上表面亦作為通道發揮功能。 圖11係模式性顯示Nano-Wire電晶體50D之構成者。Nano-Wire電晶體50D與Fin-FET電晶體50B或Tri-Gate電晶體50C相同為3維構造之電晶體。於Nano-Wire電晶體50D中，電流流經之矽奈米線55C被閘極電極54覆蓋，於閘極電極54之兩側隔著閘極側壁54A形成有源極區域55S及汲極區域55D。於Nano-Wire電晶體50D中，藉由閘極電極54覆蓋矽奈米線55C之左右之側面及上表面，藉此抑制斷開電流之產生。又，藉由減小矽奈米線55C之直徑而抑制洩漏電流之產生。 圖12係顯示隧道場效應電晶體(T-FET)50E之剖面構成者。T-FET50E與FD-SOI電晶體50A相同，係具有平面型之電晶體構造者，係利用電子之帶間隧道現象進行接通/斷開控制之電晶體。於T-FET70D中，源極區域57S及汲極區域57D係一者藉由p型導電型半導體形成，另一者藉由n型半導體形成。 此外，例如亦可為使用高介電常數膜/金屬閘極(High-K/Metal Gate)技術之電晶體。使用高介電常數膜/金屬閘極技術之電晶體係於閘極絕緣膜使用高介電質材料、於閘極電極使用低電阻之金屬者。作為高介電質材料，例如列舉鉿氧化物。於具有此種構成之電晶體中，可將閘極絕緣膜減薄，且降低閘漏電流。 電晶體50藉由層間絕緣膜51、52埋設。於層間絕緣膜51之一面(面51S2)設置有多層配線形成部60。多層配線形成部60具有如下構造：於例如自靠近電晶體50一側依序積層之層間絕緣膜61、層間絕緣膜62、層間絕緣膜63、層間絕緣膜64，積層例如構成字元線、位元線、選擇線等之金屬膜M1'、金屬膜M2'、金屬膜M3'、金屬膜M4'、及金屬膜M5'。此處，金屬膜M1'、金屬膜M2'、金屬膜M3、金屬膜M4'、金屬膜M5'分別埋設於層間絕緣膜61、層間絕緣膜62、層間絕緣膜63、層間絕緣膜64。又，金屬膜M1'與金屬膜M2'係藉由貫通層間絕緣膜61之導通孔V1'連接。同樣，金屬膜M2'與金屬膜M3'係藉由貫通層間絕緣膜62之導通孔V2'連接。金屬膜M3'與金屬膜M4'係藉由貫通層間絕緣膜63之導通孔V3'連接。金屬膜M4'與金屬膜M5'係藉由貫通層間絕緣膜64之導通孔V4'連接。另，圖4所示之多層配線形成部60之構成為一例，並非限定於此者。 於多層配線形成部60上，設置有與第2基板200表面接合之表面配線形成部65。表面配線形成部65係於絕緣膜65A之表面例如埋設藉由銅(Cu)形成之金屬膜65B，且金屬膜65B經由貫通絕緣膜65A之導通孔V5'而連接於多層配線形成部60之金屬膜M5'。 第2基板200係例如於半導體基板10之一面(面10S1)側依序積層多層配線形成部40及表面配線形成部45者。於半導體基板10之面10S1之附近，設置有Si·平面型之電晶體20。另，於圖4中，例示設置3個電晶體20之情形，但設置於半導體基板10之電晶體20之數量未特別限定。亦可為1個或2個，又可為4個以上。又，如上所述，亦可設置Si·平面型電晶體以外之電晶體。 於半導體基板10，設置有例如藉由STI形成之元件分離膜11。元件分離膜11係例如包含氧化矽膜(SiO2 )之絕緣膜，其一面於半導體基板10之一面(面10S1)露出。 半導體基板10具有半導體層10A與半導體層10B之積層構造。半導體層10A係例如於單晶矽形成構成電晶體20之一部分之通道區域及一對擴散層22者(參照圖13)。另一方面，半導體層10B係與半導體層10A極性不同者，以覆蓋半導體層10A與元件分離膜11之兩者之方式形成。半導體層10B例如包含單晶矽。 電晶體20為Si·平面型電晶體，例如如圖13所示，具有閘極電極21、與成為源極區域及汲極區域之一對擴散層22(22S、22D)。 閘極電極21設置於半導體基板10之一面。但，於閘極電極21與半導體基板10之間，設置有包含氧化矽膜等之閘極絕緣膜23。另，該閘極絕緣膜23之厚度較上述之Fin-FET等具有3維構造之電晶體更厚。於閘極電極21之側面，例如設置有包含氧化矽膜24A與氮化矽膜24B之積層膜之側壁24。 一對擴散層22係例如於矽擴散雜質而形成者，且構成半導體層10A。具體而言，一對擴散層22包含對應於源極區域之擴散層22S與對應於汲極區域之擴散層22D，且其等隔著半導體層10A之與閘極電極21對向之通道區域而設置。於擴散層22(22S、22D)之一部分，分別設置有例如包含NiSi(矽化鎳)或CoSi(矽化鈷)等之金屬矽化物之矽化物區域25(25S、25D)。矽化物區域25係降低後述之連接部28A～28C與擴散層22之間之接觸電阻者。矽化物區域25其一面於半導體基板10之一面(面10S1)露出，其相反側之面藉由半導體層10B覆蓋。又，擴散層22及矽化物區域25各者之厚度係任一者皆較元件分離膜11之厚度薄。 於層間絕緣層27，雖未圖示，但埋設有金屬膜。又，以貫通層間絕緣層26、27之方式，設置有連接部28A～28D。成為汲極區域之擴散層22D之矽化物區域25D及成為源極區域之擴散層22S之矽化物區域25S係分別經由連接部28B及連接部28C而連接後述之配線40A之金屬膜M1。 多層配線形成部40具有例如於自靠近電晶體20一側依序積層之層間絕緣膜41、層間絕緣膜42、層間絕緣膜43、層間絕緣膜44積層金屬膜M1、金屬膜M2、金屬膜M3、金屬膜M4、及金屬膜M5之構造。此處，金屬膜M1、金屬膜M2、金屬膜M3、金屬膜M4、金屬膜M5分別埋設於層間絕緣層27、層間絕緣膜41、層間絕緣膜42、層間絕緣膜43、層間絕緣膜44。又，金屬膜M1與金屬膜M2係藉由貫通層間絕緣膜41之導通孔V1連接。同樣，金屬膜M2與金屬膜M3係藉由貫通層間絕緣膜42之導通孔V2連接。金屬膜M3與金屬膜M4係藉由貫通層間絕緣膜43之導通孔V3連接。金屬膜M4與金屬膜M5係藉由貫通層間絕緣膜44之導通孔V4連接。如上所述，配線40A經由與其金屬膜M1相接之連接部28B及連接部28C而分別連接於汲極區域及源極區域即擴散層22。另，圖4所示之多層配線形成部40之構成為一例，並非限定於此者。 於多層配線形成部40上，設置有與第1基板100表面接合之表面配線形成部45。表面配線形成部45於絕緣膜45A之表面例如埋設藉由銅(Cu)形成之金屬膜45B，且金屬膜45B經由貫通絕緣膜45A之導通孔V5而連接於多層配線形成部40之金屬膜M5。 第1基板100及第2基板200藉由接合(表面接合)如上述般埋入於表面配線形成部45及表面配線形成部65之複數個金屬膜45B、65B而電性連接。另，金屬膜45B、65B除Cu之外，亦可使用例如鋁(Al)、金(Au)等，較佳為使用與配線40A、40B、80A、80B相同之材料形成。如此，藉由表面接合將第1基板100及第2基板200貼合，藉此可進行微細間距之接合，且提高配線之佈線之自由度。又，可藉由於更狹小區域中配置更多電晶體，可謀求高積體化。 另，自記憶體陣列110取出之位元線等其配線寬度例如細至0.1 μm，且配線間距亦微細。因此，於該狀態下，難以與第2基板200之配線電性連接。於該情形時，例如如圖14A所示，亦可於第1基板100側之絕緣膜65A之表面(與第2基板200之對向面)上，使例如構成位元線之各配線L1、L2、L3…Ln延伸至適當之區域，且於其前端設置成為與第2基板200側之配線之接合部的擴張部(金屬膜65B(金屬膜65B1、65B2、65C…65Bn))。此時，各配線L1、L2、L3…Ln之各擴張部(金屬膜65B1、65B2、65C…65Bn)例如如圖14A所示，較佳為配置成交錯狀。 又，如圖14B所示，亦可於第1基板100側之絕緣膜65A之表面(與第2基板200之對向面)上使各配線L1、L2、L3…Ln延伸至適當之區域，將該等匯集於感測放大器(S/A)後，於其前端形成擴張部(金屬膜65B(65B1))。 再者，亦可於第1基板100之配線73A、73B及絕緣膜74上，如圖15所示，形成外部端子用之焊墊部78。焊墊部78例如藉由Al形成，於其周圍設置有絕緣膜79。 (1-3.作用、效果) 如上所述，半導體裝置謀求安裝面積之縮小化。設置於具有記憶體功能之半導體裝置之記憶體晶片或記憶體功能區塊大致分為記憶體陣列部及用以對記憶體陣列存取之周邊電路部，周邊電路部與記憶體陣列相比，佔有較大面積，成為安裝面積之縮小化之阻礙。 作為將具備記憶體陣列之半導體裝置之安裝面積縮小化之方法，例如有將記憶體元件與包含電晶體之周邊電路分別形成於基板之表側與背側之方法。於將周邊電路形成於基板之表面、將記憶體元件形成於基板之背面之情形時，自容易製造之觀點而言，為了抑制背面接觸之縱橫比，形成周邊電路後，將基板之背面進行薄膜化。作為構成周邊電路之電晶體，例如於使用FD-SOI型之電晶體之情形時，若將基板薄膜化，則有無法獲得為了控制臨限值電壓而使用之反偏壓效果或基板效果，無法獲得所期望之動作之虞。此不限定於FD-SOI型之電晶體，即便為Si·平面型之主體電晶體或Fin-FET型之電晶體亦同樣。又，即便為井構造之雙極元件或利用井之二極體等之類比元件、與FD-SOI型之電晶體混載之Si·平面型之主體電晶體等亦有無法獲得所期望之動作之虞。 相對於此，於本實施形態之半導體裝置1中，將由複數個記憶體元件(記憶體元件710)構成之記憶體陣列110分配於第1基板100，將控制記憶體陣列110之動作之周邊電路210分配於第2基板200而形成。藉此，不會產生設置於半導體裝置1之電晶體之不佳狀況等，可將安裝面積縮小化。 又，於本實施形態中，於第1基板100僅形成構成記憶體陣列110之電晶體(電晶體50)與字元線之選擇線。又，於本實施形態中，構成記憶體陣列110之電晶體50藉由nFET或pFET之類單側通道構成。藉此，形成於第1基板100之面S2側之NVM120可較製造通常之CMOS之情形更大幅地削減該步驟。又，可以低價製造。 接著，對第2～第4實施形態及變化例1、2進行說明。另，對對應於上述第1實施形態之半導體裝置1～3之構成要素標註相同符號進行說明。 ＜2.第2實施形態＞ 圖16係顯示作為本揭示之第2實施形態之半導體裝置4之概略構成者。於本實施形態之半導體裝置4中，具有於第1基板100形成複數個(此處為2個)記憶體陣列(記憶體陣列110A、110B)之構成。於第2基板200，與上述第1實施形態相同，設置有1個周邊電路210，除此之外形成有其他電路220。 如上所述，周邊電路210之安裝面積大於記憶體陣列110。因此，於將記憶體陣列110與周邊電路210分別形成於第1基板100與第2基板200之情形時，於形成記憶體陣列110之第1基板100產生空閒面積。因此，如本實施形態般，可於第1基板100例如搭載2個記憶體陣列110A、110B。但，於第2基板200，一般而言，除周邊電路210之外，作為其他電路220，因搭載構成功能電路之邏輯電路區塊或類比電路，故難以分別設置對應於各記憶體陣列110A、110B之周邊電路。 相對於此，於本實施形態中，如圖17所示，可藉由使用開關元件X，於1個周邊電路210將2個記憶體陣列110A、110B例如如功率閘極(註冊商標)般切換而進行控制。又，可將各記憶體陣列分為複數個區塊，於各者作為開關元件X配置例如開關電晶體，藉此獨立控制各區塊。可藉由採用此種構成，例如主要使用一記憶體陣列(例如記憶體陣列110A)，且將另一記憶體陣列(例如記憶體陣列110B)作為於記憶體陣列110A產生不佳狀況時之備份用之記憶體陣列使用。 另，開關元件X亦可設置於第2基板200，又可設置於第1基板100。或，亦可設置於第1基板100及第2基板200之兩者。又，如此般於1個周邊電路210控制複數個記憶體陣列110A、110B之情形時，以不產生配線長度之差之方式，周邊電路210較佳為配置於各記憶體陣列110A、110B之中間之位置。具體而言，較佳為例如設置於周邊電路210之感測放大器(S/A)、與各記憶體陣列(此處為2個記憶體陣列110A、110B)以分別形成為等距離之方式配置。藉此，不會產生各記憶體陣列間之時脈延遲等，可於1個周邊電路進行複數個記憶體陣列之動作。 如以上，於本實施形態中，於第1基板100搭載複數個記憶體陣列(記憶體陣列110A、110B)，且可於設置於第2基板200之1個周邊電路210控制各記憶體陣列110A、110B。藉此，可增加半導體裝置4中之記憶體陣列110之搭載容量。再者，可藉由使用開關元件X，將各記憶體陣列110A、110B於1個周邊電路210分別獨立控制。藉此，可於例如於一記憶體陣列產生不佳狀況時，將另一記憶體陣列作為預備之記憶體陣列使用。 ＜3.第3實施形態＞ 圖18係顯示作為本揭示之第3實施形態之半導體裝置5之概略構成者。本實施形態之半導體裝置5具有如下構成：於依序積層設置有周邊電路210之第2基板200、與設置有記憶體陣列110之第1基板100之第1基板100上，進而積層具有感測器310之第3基板300。於本實施形態中，作為感測器310之一例，以搭載影像感測器(攝像元件30)之情形為例進行說明。 圖19係顯示本實施形態之具體之半導體裝置(半導體裝置6)之剖面構成之一例者。 具有攝像元件30之第3基板300具有如下構成：於例如埋設光電二極體30A及電晶體30B等之半導體基板上，依序設置例如平坦化層31、彩色濾光器32及微透鏡33。又，第3基板300於其最下層(第1基板100側)例如隔著包含Cu之絕緣層34而設置有導電膜35，於導電膜35之周圍設置有絕緣膜36。預先形成導電膜35，於導電膜35之周圍設置絕緣膜36。於導電膜35及絕緣膜36上隔著絕緣層37設置有與第1基板100接合之導電膜38，於其周圍設置有絕緣膜39。第1基板100與第3基板300藉由接合該導電膜38與第1基板側之導電膜76而電性連接。 如以上，藉由於上述第1實施形態中說明之半導體裝置1，積層搭載了具有攝像元件30之感測器310之第3基板300，可提供內置了高速交換資料、或降低消耗電力之大容量之記憶體的影像感測器。 另，於本實施形態中，作為感測器之一例列舉攝像元件30進行說明，但不限於此，例如可設置溫度感測器、重力感測器及位置感測器等之各種感測器元件。 ＜4.第4實施形態＞ 圖20係顯示作為本揭示之第4實施形態之半導體裝置7之概略構成者。本實施形態之半導體裝置7具有如下構成：於上述第3實施形態中顯示之半導體裝置6之第1基板100與第3基板之間，追加設置有周邊電路410及類比電路420之第4基板400。設置於該第4基板440之周邊電路410及類比電路420係例如設置於第3基板300之感測器310之周邊電路及類比電路。 如此，藉由將感測器310之周邊電路(周邊電路410)及類比電路(類比電路420)分配於另一基板(第4基板400)，可提供類比電路更充實之感測器。又，藉由以2個基板(第3基板300及第4基板400)構成感測器，可將包含世代不同之電晶體之電路分開製造，可降低製造成本。 ＜5.變化例1＞ 圖21係顯示作為本揭示之變化例(變化例1)之半導體裝置8之剖面構成者。於本變化例中，與上述第1實施形態之不同點為，於第2基板200之面S2側設置取出電極15。 取出電極15隔著例如藉由SiO2 膜構成之絕緣層12而設置於半導體基板10之另一面(面10S2上)。於絕緣層12中，依序形成例如由Cu形成之導電膜13及由Al形成之導電膜14。取出電極15隔著該導電膜13、14、與貫通半導體基板10、元件分離膜11及層間絕緣層26、27之接觸插塞P8而與金屬膜M1電性連接。 如以上，藉由設置如上所述之取出電極15，無論何處皆可形成電極取出口。 ＜6.變化例2＞ 本揭示之半導體裝置作為搭載於第1基板100之記憶體元件，可搭載上述第1實施形態中列舉之MTJ元件以外之記憶體元件。圖22係作為本揭示之變化例(變化例2)，以方塊圖顯示搭載MTJ以外之記憶體元件之半導體裝置(半導體裝置9A)之具體構成之一例者。圖23係以方塊圖顯示作為本揭示之變化例(變化例2)之半導體裝置(半導體裝置9B)之具體構成之另一例者。 半導體裝置9A係作為MTJ以外之記憶體元件使用電阻變化元件(ReRAM)者。半導體裝置9A例如包含記憶體陣列811、字元線驅動器812、多工器813、感測放大器821、驅動器822、基準器823、板驅動器824及介面控制器825而構成。其中，記憶體陣列811、字元線驅動器812及多工器813較佳為設置於第1基板100。感測放大器821、驅動器822、基準器823、板驅動器824及介面控制器825較佳為設置於第2基板200。 半導體裝置9B係作為MTJ以外之記憶體元件使用DRAM者。DRAM係藉由將電荷存儲於電容器而記憶資訊之電容元件，為電源供給消失時記憶資訊亦消失之所謂揮發性記憶體元件之1種。半導體裝置9B例如包含記憶體陣列911、列解碼器912、感測放大器913、行解碼器914、時脈產生器921、模式暫存器922、列位址緩衝器923、行解碼器924、行邏輯器925、行位址緩衝器926、資料控制電路927、閂鎖電路928、I/O(Input/Output：輸入輸出)緩衝器929及焊墊931而構成。其中，記憶體陣列911、列解碼器912、感測放大器913及行解碼器914較佳為設置於第1基板100。時脈產生器921、模式暫存器922、列位址緩衝器923、行解碼器924、行邏輯器925、行位址緩衝器926、資料控制電路927、閂鎖電路928、I/O緩衝器929及焊墊931較佳為設置於第2基板200。 以上，列舉第1～第4實施形態及變化例1、2說明本揭示，但本揭示並非限定於上述實施形態等者，可進行各種變化。例如，於上述實施形態等中具體列舉電晶體20、50及記憶體元件710之構成進行說明，但不必具備全部之構成要素，又，亦可進而具備其他構成要素。 另，記載於本說明書中之效果僅為例示，並非限定於該記載者，亦可為其他效果。又，本技術係可獲得如以下之構成者。 另，本揭示之半導體裝置及投射型顯示裝置亦可為如以下之構成。 (1) 一種半導體裝置，其具備： 第1基板，其設置有記憶體陣列；及 第2基板，其與上述第1基板積層，且設置有控制上述記憶體陣列之動作之周邊電路。 (2) 如記載於上述(1)之半導體裝置，其中於上述第2基板，設置有邏輯電路及類比電路。 (3) 如記載於上述(1)或(2)之半導體裝置，其中 上述第1基板具有核心基板； 上述記憶體陣列分別由包含記憶體元件及胞電晶體之複數個記憶胞構成； 上述胞電晶體設置於上述核心基板之一面；且 上述記憶體元件形成於上述核心基板之與上述一面對向之另一面。 (4) 如記載於上述(3)之半導體裝置，其中上述記憶體元件隔著貫通上述核心基板之接觸件，與上述胞電晶體之源極區域或汲極區域電性連接。 (5) 如記載於上述(3)或(4)之半導體裝置，其中上述記憶體元件係磁性電阻元件、電阻變化元件或揮發性元件。 (6) 如記載於上述(3)至(5)中任一項之半導體裝置，其中上述胞電晶體藉由nFET或pFET構成。 (7) 如記載於上述(1)至(6)中任一項之半導體裝置，其中具備電源電壓互不相同之複數個電晶體；且 上述複數個電晶體中電源電壓較低之第1電晶體設置於上述第1基板及上述第2基板中之上述第1基板。 (8) 如記載於上述(7)之半導體裝置，其中上述第1電晶體係FD-SOI電晶體、Fin-FET、Tri-Gate電晶體及Nano-Wire電晶體。 (9) 如記載於上述(1)至(8)中任一項之半導體裝置，其中具備電源電壓互不相同之複數個電晶體；且 上述複數個電晶體中電源電壓最高之第2電晶體僅設置於上述第1基板及上述第2基板中之上述第2基板。 (10) 如記載於上述(1)至(9)中任一項之半導體裝置，其中上述第1基板具有複數個記憶體陣列；且 上述複數個記憶體陣列藉由設置於上述第2基板之1個周邊電路控制。 (11) 如記載於上述(10)之半導體裝置，其中上述第1基板及上述第2基板於至少一者具有1個或複數個開關元件；且 藉由上述1個周邊電路控制之上述複數個記憶體陣列之切換係藉由上述1個或複數個開關元件進行。 (12) 如記載於上述(10)或(11)之半導體裝置，其中控制上述複數個記憶體陣列之動作之上述1個周邊電路配置於相對於上述複數個記憶體陣列等距離之位置。 (13) 如記載於上述(10)至(12)中任一項之半導體裝置，其中上述複數個記憶體陣列各者至設置於上述1個周邊電路之感測放大器之距離彼此相等。 (14) 如記載於上述(1)至(13)中任一項之半導體裝置，其中具有與上述第1基板及上述第2基板積層，且設置有感測器元件之第3基板。 (15) 如記載於上述(14)之半導體裝置，其中具有設置有控制上述感測器元件之動作之周邊電路及上述感測器元件用之類比元件之第4基板。 (16) 如記載於上述(3)至(15)中任一項之半導體裝置，其中於上述核心基板之另一面，形成有包含可控制半導體材料之功函數之材料的膜。 (17) 如記載於上述(1)至(16)中任一項之半導體裝置，其中上述第2基板於與形成上述周邊電路之面相反側之面設置有外部電極。 (18) 如記載於上述(1)至(17)中任一項之半導體裝置，其中上述第1基板於與上述第2基板之接合面，於自上述記憶體陣列取出之複數個配線之前端分別具有擴張部。 (19) 如記載於上述(18)之半導體裝置，其中設置於上述複數個配線之前端之複數個上述擴張部配置成交錯狀。 本申請案係以日本專利局於2017年1月20日申請之日本專利申請案號2017-008899號為基礎而主張優先權者，將該申請案之全部內容以引用之方式併入本申請案。 若為本領域技術人員，則應理解，可根據設計上之條件或其他因素，想到各種修正、組合、子組合、及變更，該等為包含在附加之申請專利範圍或其均等物之範圍者。
1‧‧‧半導體裝置
2‧‧‧半導體裝置
3‧‧‧半導體裝置
4‧‧‧半導體裝置
5‧‧‧半導體裝置
6‧‧‧半導體裝置
7‧‧‧半導體裝置
8‧‧‧半導體裝置
9A‧‧‧半導體裝置
9B‧‧‧半導體裝置
10‧‧‧半導體基板
10A‧‧‧半導體層
10B‧‧‧半導體層
10S1‧‧‧面
10S2‧‧‧面
11‧‧‧元件分離膜
12‧‧‧絕緣層
13‧‧‧導電膜
14‧‧‧導電膜
15‧‧‧取出電極
20‧‧‧電晶體
21‧‧‧閘極電極
22‧‧‧擴散層
22D‧‧‧擴散層
22S‧‧‧擴散層
23‧‧‧閘極絕緣膜
24‧‧‧側壁
24A‧‧‧氧化矽膜
24B‧‧‧氮化矽膜
25‧‧‧矽化物區域
25D‧‧‧矽化物區域
25S‧‧‧矽化物區域
26‧‧‧層間絕緣層
27‧‧‧層間絕緣層
28A‧‧‧連接部
28B‧‧‧連接部
28C‧‧‧連接部
30‧‧‧攝像元件
30A‧‧‧光電二極體
30B‧‧‧電晶體
31‧‧‧平坦化層
32‧‧‧彩色濾光器
33‧‧‧微透鏡
34‧‧‧絕緣層
35‧‧‧導電膜
36‧‧‧絕緣膜
37‧‧‧絕緣層
38‧‧‧導電膜
39‧‧‧絕緣膜
40‧‧‧多層配線形成部
41‧‧‧層間絕緣膜
42‧‧‧層間絕緣膜
43‧‧‧層間絕緣膜
44‧‧‧層間絕緣膜
45‧‧‧表面配線形成部
45A‧‧‧絕緣膜
45B‧‧‧金屬膜
50‧‧‧電晶體
50A‧‧‧FD-SOI電晶體
50B‧‧‧Fin-FET電晶體
50C‧‧‧Tri-Gate電晶體
50E‧‧‧隧道場效應電晶體(T-FET)
51‧‧‧層間絕緣膜
51S2‧‧‧面
52‧‧‧層間絕緣膜
53‧‧‧閘極絕緣膜
54‧‧‧閘極電極
54A‧‧‧閘極側壁
55‧‧‧側壁
55A‧‧‧氧化矽膜
55B‧‧‧氮化矽膜
55C‧‧‧矽奈米線
55D‧‧‧汲極區域
55S‧‧‧源極區域
56‧‧‧絕緣層
56a‧‧‧High-K膜
57‧‧‧矽化物層
57C‧‧‧通道區域
57D‧‧‧汲極區域
57S‧‧‧源極區域
57S1‧‧‧面
58‧‧‧元件分離膜
58A‧‧‧元件分離膜
58B‧‧‧元件分離膜
59‧‧‧層間絕緣層
59S1‧‧‧面
59S2‧‧‧面
60‧‧‧多層配線形成部
61‧‧‧層間絕緣膜
62‧‧‧層間絕緣膜
63‧‧‧層間絕緣膜
64‧‧‧層間絕緣膜
65‧‧‧表面配線形成部
65A‧‧‧絕緣膜
65B‧‧‧金屬膜
65B1‧‧‧金屬膜
65B2‧‧‧金屬膜
65B3‧‧‧金屬膜
71‧‧‧絕緣層
72‧‧‧絕緣層
73A‧‧‧配線
73B‧‧‧配線
74‧‧‧絕緣膜
75‧‧‧絕緣層
76‧‧‧導電膜
77‧‧‧絕緣膜
78‧‧‧焊墊部
79‧‧‧絕緣膜
81‧‧‧半導體基板
81A‧‧‧鰭片
81C‧‧‧通道區域
81D‧‧‧汲極區域
81S‧‧‧源極區域
82‧‧‧絕緣膜
100‧‧‧第1基板
110‧‧‧記憶體陣列
110A‧‧‧記憶體陣列
110B‧‧‧記憶體陣列
120‧‧‧NVM
121‧‧‧列解碼器
122‧‧‧行解碼器
123‧‧‧行閘極
151‧‧‧抗蝕劑膜
200‧‧‧第2基板
210‧‧‧周邊電路
211‧‧‧電源電路
212‧‧‧電源控制電路
213‧‧‧輸入輸出緩衝器
214‧‧‧寫入電路
215‧‧‧感測放大器
216‧‧‧位址輸入電路
220‧‧‧其他電路
300‧‧‧第3基板
310‧‧‧感測器
400‧‧‧第4基板
410‧‧‧周邊電路
420‧‧‧類比電路
710‧‧‧記憶體元件
711‧‧‧導電膜
712‧‧‧記憶部
712A‧‧‧基底層
712B‧‧‧磁化固定層
712C‧‧‧絕緣層
712D‧‧‧記憶體
712E‧‧‧覆蓋層
713‧‧‧導電膜
811‧‧‧記憶體陣列
812‧‧‧字元線驅動器
813‧‧‧多工器
821‧‧‧感測放大器
822‧‧‧驅動器
823‧‧‧基準器
824‧‧‧板驅動器
825‧‧‧介面控制器
911‧‧‧記憶體陣列
912‧‧‧列解碼器
913‧‧‧感測放大器
914‧‧‧行解碼器
921‧‧‧時脈產生器
922‧‧‧模式暫存器
923‧‧‧列位址緩衝器
924‧‧‧行解碼器
925‧‧‧行邏輯器
926‧‧‧行位址緩衝器
927‧‧‧資料控制電路
928‧‧‧閂鎖電路
929‧‧‧I/O緩衝器
931‧‧‧焊墊
H‧‧‧開口
L1、L2、L3…LW‧‧‧各配線
M1‧‧‧金屬膜
M1'‧‧‧金屬膜
M2‧‧‧金屬膜
M2'‧‧‧金屬膜
M3‧‧‧金屬膜
M3'‧‧‧金屬膜
M4‧‧‧金屬膜
M4'‧‧‧金屬膜
M5‧‧‧金屬膜
M5'‧‧‧金屬膜
M712B‧‧‧磁化
M712D‧‧‧磁化
P1‧‧‧接觸插塞
P2‧‧‧接觸插塞
P3‧‧‧接觸插塞
P4‧‧‧接觸插塞
P5‧‧‧接觸插塞
P6‧‧‧接觸插塞
S1‧‧‧面
S2‧‧‧面
V1‧‧‧導通孔
V1'‧‧‧導通孔
V2‧‧‧導通孔
V2'‧‧‧導通孔
V3‧‧‧導通孔
V3'‧‧‧導通孔
V4‧‧‧導通孔
V4'‧‧‧導通孔
V5‧‧‧導通孔
V5'‧‧‧導通孔
X‧‧‧開關元件
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係本揭示之第1實施形態之半導體裝置之概略圖。 圖2係顯示圖1所示之半導體裝置之具體構成之方塊圖。 圖3係說明第1基板之構成之概略圖。 圖4係顯示圖1所示之半導體裝置之構成之一例之剖視圖。 圖5係顯示設置於圖4所示之半導體裝置之第1基板之記憶元件之記憶部之構成的剖視圖。 圖6係顯示設置於圖4所示之第1基板側之電晶體之構成之一例的剖視圖。 圖7係顯示圖1所示之半導體裝置之構成之另一例的剖視圖。 圖8A係說明圖4所示之半導體裝置之另一構成之製造方法的剖視圖。 圖8B係顯示接續圖8A之步驟之剖視圖。 圖8C係顯示接續圖8B之步驟之剖視圖。 圖9係顯示設置於圖4所示之第1基板側之電晶體之構成之另一例的剖視圖。 圖10係顯示設置於圖4所示之第1基板側之電晶體之構成之另一例的剖視圖。 圖11係顯示設置於圖4所示之第1基板側之電晶體之構成之另一例的剖視圖。 圖12係顯示設置於圖4所示之第1基板側之電晶體之構成之另一例的剖視圖。 圖13係顯示設置於圖4所示之第2基板側之電晶體之構成的剖視圖。 圖14A係顯示第1基板與第2基板之貼合中之配線構造之一例之模式圖。 圖14B係顯示第1基板與第2基板之貼合中之配線構造之另一例之模式圖。 圖15係顯示本揭示之第1實施形態之半導體裝置之另一構成的剖視圖。 圖16係本揭示之第2實施形態之半導體裝置之概略圖。 圖17係顯示圖16所示之半導體裝置之2個記憶體陣列與周邊電路之關係之模式圖。 圖18係本揭示之第3實施形態之半導體裝置之概略圖。 圖19係顯示圖18所示之半導體裝置之構成之剖視圖。 圖20係本揭示之第4實施形態之半導體裝置之概略圖。 圖21係顯示本揭示之變化例1之半導體裝置之構成之剖視圖。 圖22係顯示本揭示之變化例2之半導體裝置之構成之一例之方塊圖。 圖23係顯示本揭示之變化例2之半導體裝置之構成之另一例之方塊圖。

Claims (19)

  1. 一種半導體裝置，其具備： 第1基板，其設置有記憶體陣列；及 第2基板，其與上述第1基板積層，且設置有控制上述記憶體陣列之動作之周邊電路。
  2. 如請求項1之半導體裝置，其中於上述第2基板設置有邏輯電路及類比電路。
  3. 如請求項1之半導體裝置，其中上述第1基板具有核心基板； 上述記憶體陣列分別由包含記憶體元件及胞電晶體之複數個記憶胞構成； 上述胞電晶體設置於上述核心基板之一面；且 上述記憶體元件形成於上述核心基板之與上述一面對向之另一面。
  4. 如請求項3之半導體裝置，其中上述記憶體元件隔著貫通上述核心基板之接觸件，與上述胞電晶體之源極區域或汲極區域電性連接。
  5. 如請求項3之半導體裝置，其中上述記憶體元件為磁性電阻元件、電阻變化元件或揮發性元件。
  6. 如請求項3之半導體裝置，其中上述胞電晶體藉由nFET或pFET構成。
  7. 如請求項1之半導體裝置，其中具備電源電壓互不相同之複數個電晶體；且 上述複數個電晶體中電源電壓較低之第1電晶體設置於上述第1基板及上述第2基板中之上述第1基板。
  8. 如請求項7之半導體裝置，其中上述第1電晶體係FD-SOI電晶體、Fin-FET、Tri-Gate電晶體及Nano-Wire電晶體。
  9. 如請求項1之半導體裝置，其中具備電源電壓互不相同之複數個電晶體；且 上述複數個電晶體中電源電壓最高之第2電晶體僅設置於上述第1基板及上述第2基板中之上述第2基板。
  10. 如請求項1之半導體裝置，上述第1基板具有複數個記憶體陣列；且 上述複數個記憶體陣列係由設置於上述第2基板之1個周邊電路控制。
  11. 如請求項10之半導體裝置，其中上述第1基板及上述第2基板於至少一者具有1個或複數個開關元件；且 藉由上述1個周邊電路控制之上述複數個記憶體陣列之切換係由上述1個或複數個開關元件進行。
  12. 如請求項10之半導體裝置，其中控制上述複數個記憶體陣列之動作之上述1個周邊電路配置於相對於上述複數個記憶體陣列等距離之位置。
  13. 如請求項10之半導體裝置，其中上述複數個記憶體陣列各者至設置於上述1個周邊電路之感測放大器之距離彼此相等。
  14. 如請求項1之半導體裝置，其中具有與上述第1基板及上述第2基板積層，且設置有感測器元件之第3基板。
  15. 如請求項14之半導體裝置，其中具有設置有控制上述感測器元件之動作之周邊電路及上述感測器元件用之類比元件之第4基板。
  16. 如請求項3之半導體裝置，其中於上述核心基板之另一面，形成有包含可控制半導體材料之功函數之材料的膜。
  17. 如請求項1之半導體裝置，其中上述第2基板於與形成有上述周邊電路之面相反側之面設置有外部電極。
  18. 如請求項1之半導體裝置，其中上述第1基板於與上述第2基板之接合面，於自上述記憶體陣列取出之複數個配線之前端分別具有擴張部。
  19. 如請求項18之半導體裝置，其中設置於上述複數個配線之前端之複數個上述擴張部配置成交錯狀。
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