TW201834213A - 半導體裝置及其製造方法 - Google Patents

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岡本真一
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日商瑞薩電子股份有限公司
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Abstract

本發明之課題，係提升具備鰭式之低耐壓電晶體與高耐壓電晶體之半導體裝置的性能。 本發明提供之解決手段，係在藉由元件分離膜EI1而使彼此分離的複數個鰭部FA中之各鰭部的上部，形成低耐壓電晶體QL；並形成以複數個鰭部FB之頂面及側面、以及彼此相鄰之鰭部FB間之半導體基板SB之頂面各自作為通道區域的高耐壓電晶體QH。此時，元件分離膜EI2圍繞著包含一個高耐壓電晶體QH之通道區域的複數個鰭部FB；而該元件分離膜EI2之頂面，低於元件分離膜EI1之頂面。

Description

半導體裝置及其製造方法
本發明係有關於半導體裝置及其製造方法，特別是有關於適用於包含鰭式電晶體的半導體裝置之有效的技術。
已知有鰭式電晶體，係動作速度快、可降低漏電流及耗電量、並可細微化的場效電晶體。鰭式的電晶體(FINFET：Fin Field Effect Transistor；鰭式場效電晶體)係一種半導體元件，例如在其基板上具有突出之板狀(壁狀)半導體層圖案以作為通道層，並具有形成如橫跨該圖案上的閘極電極。
專利文獻1(日本特開平01－82672號公報)揭露以下內容：於MOSFET(Metal Oxide Semiconductor Field Effect Transistor；金屬氧化物半導體場效電晶體)，在形成有通道之半導體基板的主面，設置複數條凹槽，以使得具有實效性的通道寬度擴大。
專利文獻2(日本特開2012－49286號公報)揭露以下內容：藉由斜向對鰭部進行離子注入，而使鰭部側面部與上部之平面部各自之雜質導入量平均。 [習知技術文獻] [專利文獻]
[專利文獻1]日本特開平01－82672號公報 [專利文獻2]日本特開2012－49286號公報
[發明所欲解決的問題] 一般而言，需要提升半導體裝置之細微化及積體度；而作為實現此需求之結構之一，鰭式電晶體受到矚目。構成邏輯電路等等的低阻抗FET(場效電晶體)、或構成快閃記憶體的FET，可以形成於鰭部上。相對於此，於快閃記憶體在寫入時及刪除時所施加之高電壓的產生電路等等所用的高耐壓MOSFET，需要流通較高的電流，就難以設置具有與低耐壓電晶體相同結構的高耐壓鰭式MOSFET。
亦即，相對於低阻抗FET及構成快閃記憶體的FET可採用鰭部構造以進行細微化，高耐壓FET係難以細微化，這就阻礙了半導體裝置之細微化。
其他目的及新穎之特徴，將揭露於本說明書之記載及所附圖式。 [解決問題之技術手段]
茲針對本案所揭露之實施型態中具代表性者，簡單說明其概要如下。
一實施型態之半導體裝置，具備：形成於鰭部之上部的低耐壓電晶體，以及以其他複數個鰭部之各自的表面、及該等複數個鰭部之相互間的半導體基板之頂面作為通道的高耐壓電晶體。
又，一實施型態之半導體裝置之製造方法，係形成：形成於鰭部之上部的低耐壓電晶體，以及以其他複數個鰭部之各自的表面、及該等複數個鰭部之相互間的半導體基板之頂面作為通道的高耐壓電晶體。 [發明之效果]
藉由本案所揭露之一實施型態，可以提升半導體裝置之性能。
在以下實施型態中，於說明上有需要時，會分成複數小節或實施型態來進行說明；除非有特別明示，否則其彼此並非不相關，而是具有以下關係：一方係另一方之部分或全部的變形例、詳情、補充說明等。再者，在以下實施型態中，在言及元件之數字等(包含：個數、數值、量、範圍等)時，除非有特別明示、或是原理上明顯限定為特定之數字的情況等，否則並不限定為所言及之數字，可以在所言及之數字以上、亦可為以下。更進一步地，在以下實施型態中，其構成要素(包含要素步驟等)，除非係有特別明示之情況、或是原理上明顯限定為必需的情況等，否則未必係必要，此乃無庸贅言。同樣地，在以下實施型態中，在言及構成要素等之形狀、位置關係等時，除非有特別明示、或是原理上明顯不是的情況等，否則實質上包含近似或類似該形狀者等等。此原則亦適用於上述數值及範圍。
以下，將參考圖式，針對實施型態進行詳細說明。又，在用以說明實施型態的所有圖式中，對於具有相同功能的構件，標註相同符號，並省略重覆說明。再者，於以下實施型態中，除非有特別必要的情況，否則原則上不會重複進行相同或同樣部分的說明。
(實施型態1) ＜半導體晶片的佈局構成例＞ 以下參照圖式，針對本實施型態中之「具有非揮發性記憶體的半導體裝置」，進行說明。首先，針對形成有「包含非揮發性記憶體之系統」的半導體裝置(半導體晶片)之佈局構成，進行說明。圖1係繪示本實施型態之半導體晶片CHP之佈局構成例的概略圖。於圖1，半導體晶片CHP具有：CPU(Central Processing Unit；中央處理器)CC1、RAM(Random Access Memory；隨機存取記憶體)CC2、及類比電路CC3。再者，半導體晶片CHP具有：EEPROM(Electrically Erasable Programmable Read Only Memory；電子抹除式可複寫唯讀記憶體)CC4、快閃記憶體CC5及I／O(Input/Output；輸入／輸出)電路CC6，而構成半導體裝置。
CPU(電路)CC1亦稱為中央演算處理裝置，係從記憶裝置讀取命令並加以解讀，再據以進行各種各樣的運算及控制。
RAM(電路)CC2又稱為隨機存取記憶體；此種記憶體對於儲存資料可以隨機地亦即隨時 讀取所記憶之儲存資料、並寫入新的儲存資料。就RAM而言，係使用運用靜態型電路的SRAM(Static RAM)。
類比電路CC3係處理隨著時間連續性變化的電壓及電流訊號，亦即類比訊號的電路；其例如由放大電路、變換電路、調變電路、振盪電路、電源電路等等所構成。
EEPROM CC4及快閃記憶體CC5，係在寫入動作及刪除動作時，可以電性覆寫儲存資料之非揮發性記憶體的一種，亦稱為電子抹除式可複寫唯讀記憶體。此EEPROM CC4及快閃記憶體CC5的儲存單元，係由記憶(記憶體)用的例如MONOS(Metal Oxide Nitride Oxide Semiconductor；金屬氧氮氧半導體)型電晶體或MNOS(Metal Nitride Oxide Semiconductor；金屬氮化物氧化物半導體)型電晶體等等所構成。EEPROM CC4與快閃記憶體CC5的不同點在於：EEPROM CC4例如係能以位元為單位進行刪除的非揮發性記憶體；相對於此，快閃記憶體CC5例如係能以字元線為單位進行刪除的非揮發性記憶體。一般而言，於快閃記憶體CC5，儲存有用以在CPU CC1執行各種處理的程式等等。相對於此，在EEPROM CC4，則儲存有覆寫頻度高的各種數據資料。EEPROM CC4或快閃記憶體CC5具有：以行列狀配置複數非揮發性儲存單元的儲存單元陣列，以及除此以外的位址緩衝器、行解碼器、列解碼器、判讀感測放大器電路、感測放大器電路及寫入電路等等。
I／O電路CC6係輸入輸出電路，係用以從半導體晶片CHP內對半導體晶片CHP外部所連接之機器輸出數據資料、或從半導體晶片CHP外部所連接之機器對半導體晶片CHP內輸入數據資料等等的電路。
本實施型態之半導體裝置，具有儲存單元區域與邏輯電路區域。於儲存單元區域，形成有行列狀配置複數個非揮發性儲存單元的儲存單元陣列。於邏輯電路區域，形成有：CPU CC1、RAM CC2、類比電路CC3、I／O電路CC6，以及EEPROM CC4或快閃記憶體CC5的位址緩衝器、行解碼器、列解碼器、判讀感測放大器電路、感測放大器電路或寫入電路等等。
＜半導體裝置的構造＞ 以下使用圖2～圖4，針對本實施型態之半導體裝置的構造，進行說明。圖2係本實施型態之半導體裝置的立體圖。圖3及圖4，係本實施型態之半導體裝置的剖面圖。於圖2～圖4，係在圖式左側，繪示形成有鰭式之低耐壓電晶體的低耐壓電晶體區域1A；於圖式右側，繪示形成有鰭式之高耐壓電晶體的高耐壓電晶體區域1B。
圖3繪示的剖面圖，係沿著圖2所示之低耐壓電晶體區域1A及高耐壓電晶體區域1B各自之鰭部之延伸方向(縱向；longitudinal)的剖面，是包含1個鰭部的剖面。圖4繪示的剖面圖，係沿著圖2所示之低耐壓電晶體區域1A及高耐壓電晶體區域1B各自之鰭部之橫向(lateral)的剖面，是包含複數個鰭部、及各鰭部上之閘極電極的剖面。
於圖2省略了以下圖示：側壁、源極・汲極區域、矽化物層、元件分離膜上及各元件上的層間絶緣膜、配線、以及接點插塞(連接部)。在1個鰭部上，雖可料想係在鰭部之縱向上並排形成複數個元件，但於圖3，在各鰭部上僅繪示1個電晶體。再者，如圖3所示，閘極電極GE1的側面，受到係閘極絶緣膜之一部分的high－k膜HK包覆；但在圖2中，則省略了high－k膜HK的圖示。
如圖2～圖4所示，本實施型態之半導體裝置，具有半導體基板SB。半導體基板SB，係例如由具有1～10Ωcm程度之電阻係數的p型單晶矽等等所構成。半導體基板SB之主面，具有低耐壓電晶體區域1A及高耐壓電晶體區域1B，這些區域彼此並未重疊。又，於圖2及圖4，為使圖式易於理解，而並未使形成於各區域的鰭部數量一致。再者，於Y方向排列的複數鰭部FA及複數鰭部FB各自的數量，亦可多於或少於圖2及圖4所示之鰭部FA、FB之數量。
於低耐壓電晶體區域1A之半導體基板SB的上部，係沿著Y方向而等間隔地配置了複數個在X方向延伸之鰭部FA。再者，於高耐壓電晶體區域1B之半導體基板SB的上部，係沿著Y方向而等間隔地配置了複數個在X方向延伸之鰭部FB。X方向及Y方向，係沿著半導體基板SB之主面的方向。X方向係相對於Y方向成正交。在此，係針對低耐壓電晶體區域1A及高耐壓電晶體區域1B各自之鰭部FA、FB，皆沿著X方向延伸的情況進行了說明，但鰭部FA與鰭部FB亦可在彼此不同的方向上延伸。
鰭部FA、FB分別係例如由半導體基板SB之主面選擇性地突出之直方體的突出部(凸部)，具有壁狀(板狀)之形狀。鰭部FA、FB各自係半導體基板SB之一部分，且係半導體基板SB之活性區域。於俯視觀察下，相鄰之鰭部FA彼此之間，嵌入了元件分離膜EI1；各鰭部FA之周圍，係以元件分離膜EI1包圍。鰭部FA係用以形成低耐壓電晶體QL的活性區域。於俯視觀察下，相鄰之鰭部FB彼此之間，並未嵌入元件分離膜，相鄰之鰭部FB彼此之間的半導體基板SB之頂面(以下有時僅稱為平坦部)，係由元件分離膜EI2露出。
又，在此，不僅是相鄰之鰭部FB彼此之間，就連鰭部FB之周圍的半導體基板SB之主面，亦稱為平坦部。在高耐壓電晶體區域1B，於俯視觀察下，Y方向上排列之複數個鰭部FB所組成的1個群組之周圍，係受到元件分離膜EI2所包圍，該元件分離膜EI2係嵌入在形成於平坦部之頂面的凹槽內。於相鄰之鰭部FB彼此之間之區域、及該區域之正下方，並未形成元件分離膜EI2。鰭部FB及平坦部(平板部)，係用以形成高耐壓電晶體QH之活性區域。
於低耐壓電晶體區域1A，鰭部FA的下端部分，也就是鰭部FA側面之下端部分，於俯視觀察下，係以在低耐壓電晶體區域1A覆蓋相鄰之鰭部FA彼此之間的半導體基板SB之頂面(平坦部)的元件分離膜EI1所包圍。亦即，元件分離膜EI1的頂面，係位於鰭部FA的上端與下端之間的途中之高度。再者，元件分離膜EI1的底面，位於與鰭部FA之下端及平坦部相同的高度。但是，鰭部FA的一部分，係突出至高過元件分離膜EI1。也就是說，元件分離膜EI1並沒有填滿相鄰之鰭部彼此之間的所有區域。
相對於此，於高耐壓電晶體區域1B，鰭部FB係從所有元件分離膜EI2露出。在此，鰭部FA及鰭部FB之各自的頂面，係位於幾乎相同的高度。再者，相鄰之鰭部FA彼此之間的平坦部、與相鄰之鰭部FB彼此之間的平坦部，係位於幾乎相同高度。也就是說，鰭部FA、FB周圍之平坦部的高度，係大致相同。又，本案所指的高度，在沒有特別說明的情況下，係意指相對於半導體基板SB之主面，在垂直之方向上從半導體基板SB之主面起算的距離。雖亦可將各鰭部FA、FB的頂面視作半導體基板SB之主面，但在本實施型態，係以各平坦部及高度相同於該平坦部之半導體基板SB的頂面，稱作半導體基板SB之主面。
元件分離膜EI1，係填塞在彼此相鄰之鰭部FA彼此之間的絶緣膜，例如係由氧化矽膜所構成。元件分離膜EI2，係填塞在形成於平坦部之元件分離凹槽內的絶緣膜，例如係由氧化矽膜所構成。元件分離膜EI2之頂面，係位於幾乎相同於平坦部的高度。也就是說，元件分離膜EI2之頂面，係位於低於元件分離膜EI1之頂面的高度，元件分離膜EI2之底面係位於低於元件分離膜EI1之底面及平坦部的高度。再者，鰭部FB之頂面，係位在比元件分離膜EI2之頂面還要更上面。元件分離膜EI2之頂面，若在半導體裝置之製程中過度後退的話，元件分離膜EI2之頂面之位置會低於：元件分離膜EI1之底面、彼此相鄰之鰭部FA彼此之間的平坦部及鰭部FB之周圍的平坦部。
鰭部FA、FB，係從半導體基板SB之主面，相對於主面而在垂直方向上突出的突出部，例如係直方體。但是，鰭部FA、FB未必一定要是直方體，亦可係在短邊方向上的剖面觀察下，係長方形邊角部呈圓弧形者。再者，鰭部FA、FB之各自的側面，可以相對於半導體基板SB之主面成垂直，但亦可係相對於半導體基板SB之主面具有傾斜角度。也就是說，鰭部FA、FB之各自的剖面形狀，會是直方體或梯形。
再者，於俯視觀察下鰭部FA、FB所延伸的方向，係各鰭部之長邊方向(縱向)，正交於該長邊方向之方向係各鰭部之短邊方向(橫向)。鰭部FA、FB，亦可具有於俯視觀察下例如為蜿蜒之佈局。
於低耐壓電晶體區域1A，在鰭部FA上，係隔著閘極絶緣膜而形成有閘極電極GE1。閘極電極GE1，在Y方向上延伸並橫跨複數個鰭部FA。該閘極絶緣膜，係由覆蓋各鰭部FA之頂面局部及側面局部的絶緣膜IF3、以及夾在絶緣膜IF3及閘極電極GE1之間的high－k膜HK(參照圖3)所構成。絶緣膜IF3例如係由氧化矽膜所構成、high－k膜HK例如係由HfSiO等等所構成之絶緣膜。作為高介電係數膜之high－k膜HK的介電係數，係比氧化矽及氮化矽之介電係數都還要高。high－k膜HK，係形成為包覆著閘極電極GE1之側面及底面。
閘極電極GE1，例如係由形成於high－k膜HK上的第1金屬膜、以及隔著第1金屬膜而形成於high－k膜HK上的第2金屬膜所構成。又，在此，並未在圖式上區分出第1金屬膜及第2金屬膜，而繪示成閘極電極GE1由1個金屬膜所構成。第1金屬膜例如係由TiAl(鈦鋁合金)所構成，第2金屬膜例如係由Al(鋁)所構成。作為金屬閘極電極的閘極電極GE1，主要係由第2金屬膜所構成。
於Y方向上相向之鰭部FA的側面彼此之間，係由一方之側面依序形成：絶緣膜IF3、high－k膜HK、閘極電極GE1、high－k膜HK及絶緣膜IF3。亦即，閘極電極GE1之局部，係填塞在相鄰之鰭部FA彼此之間。
於Y方向上相鄰之鰭部FA彼此之間，在平坦部的正上方，係隔著元件分離膜EI1及high－k膜HK而形成閘極電極GE1之局部。由元件分離膜EI1所覆蓋之平坦部，並未構成低耐壓電晶體。又，元件分離膜EI1之頂面並未以絶緣膜IF3所覆蓋，該頂面係連接著high－k膜HK。
於高耐壓電晶體區域1B，在鰭部FB上，係隔著閘極絶緣膜GF而形成有閘極電極GE2。閘極電極GE2，在Y方向上延伸並橫跨複數個鰭部FB。閘極絶緣膜GF，係由覆蓋各鰭部FB之頂面局部及側面局部的絶緣膜所構成，該絶緣膜例如係由氧化矽膜所構成。閘極電極GE2，例如係由聚矽膜所構成。閘極絶緣膜GF之膜厚，大於絶緣膜IF3。亦即，絶緣膜IF3之膜厚例如係2～3nm，閘極絶緣膜GF之膜厚例如係15nm。再者，閘極絶緣膜GF之膜厚，大於絶緣膜IF3及high－k膜HK之積層膜的膜厚。
於Y方向上相向之鰭部FB的側面彼此之間，係由一方之側面依序形成：閘極絶緣膜GF、閘極電極GE2及閘極絶緣膜GF。亦即，閘極電極GE2之局部，係填塞在相鄰之鰭部FB彼此之間。
於Y方向上相鄰之鰭部FB彼此之間，在平坦部的正上方，係隔著閘極絶緣膜GF而形成閘極電極GE2之局部。由閘極電極GE2所覆蓋之該平坦部，構成高耐壓電晶體QH的通道區域。又，元件分離膜EI2之頂面，亦可由閘極電極GE2所覆蓋。
如圖3所示，於閘極電極GE1之側面，係隔著high－k膜HK而形成側壁SW；於閘極電極GE2之側面，亦形成有側壁SW。側壁SW，例如係由氮化矽膜及氧化矽膜的積層膜所構成。但是於圖式中，並未在繪示上區分出該氮化矽膜及氧化矽膜。
於低耐壓電晶體區域1A，係在鰭部FA內形成有導入了p型雜質(例如B(硼))的井層WL1。井層WL1，係由鰭部FA之頂面，一路形成至位於鰭部FA下方的半導體基板SB內。從閘極電極GE1及元件分離膜EI1露出之鰭部FA的頂面及側面，形成有成對的源極・汲極區域。亦即，於俯視觀察下，在X方向上包夾閘極電極GE1的鰭部FA內，形成有源極區域與汲極區域。換言之，於俯視觀察下，閘極電極GE1係由源極區域與汲極區域所包夾。
於圖3，僅繪示了形成於鰭部FA之頂面的源極・汲極區域，而未繪示形成於鰭部FA之側面的源極・汲極區域。源極・汲極區域係分別由以下所構成：含有較低濃度的n型雜質(例如P(磷)或As(砷))之n型半導體區域所構成的外延區EX1，以及n型雜質(例如P(磷)或As(砷))之濃度高於外延區EX1的n型半導體區域所構成的擴散區域D1。
在此，外延區EX1的形成深度係大於擴散區域D1的形成深度，但亦可係擴散區域D1的形成深度大於外延區EX1的形成深度，亦可係擴散區域D1的形成深度與外延區EX1的形成深度相同。再者，圖3所示之形成於鰭部FA之頂面的擴散區域D1及外延區EX1，並未到達元件分離膜EI1之頂面的高度；但形成於鰭部FA之頂面的擴散區域D1及外延區EX1，亦可到達元件分離膜EI1之頂面的高度。於未圖示之區域，形成於鰭部FA之側面的擴散區域D1及外延區EX1，係形成為由鰭部FA之側面的上端，到達元件分離膜EI1之頂面的高度。
源極・汲極區域分別具有外延區EX1及擴散區域D1。也就是說，在閘極電極GE1旁邊的鰭部FA內，形成有一對外延區EX1、以及一對擴散區域D1。在X方向上，外延區EX1係位於比擴散區域D1更偏向閘極電極GE1側。如此這般地，藉由形成具備雜質濃度較低的外延區EX1、以及雜質濃度較高的擴散區域D1的構造，也就是藉由形成具有LDD(Lightly Doped Drain；低摻雜汲極)構造的源極・汲極區域，而可以改善具有該源極・汲極區域之電晶體的短通道效應。
包含外延區EX1及擴散區域D1的源極・汲極區域、以及閘極電極GE1，構成了低耐壓電晶體QL。低耐壓電晶體QL，例如係形成於圖1所示之CPU CC1等等上述邏輯電路區域，而係相較於高耐壓電晶體QH更需要高速動作的半導體元件。低耐壓電晶體QL係MIS(Metal Insulator Semiconductor；金屬絕緣層半導體)型的FET(場效電晶體)。形成於鰭部FA上部的低耐壓電晶體QL，係鰭式的FET。
在X方向上，受到一對源極・汲極區域所包夾、並以閘極電極GE1所覆蓋的鰭部FA之頂面及側面，構成低耐壓電晶體QL的通道區域；而在低耐壓電晶體QL導通時，在源極・汲極區域間的該通道區域，係在X方向上流通電流。但是，由於元件分離膜EI1所包覆之鰭部FA之側面之局部、與元件分離膜EI1所包覆之平坦部，並未構成低耐壓電晶體QL，因此即使在低耐壓電晶體QL導通時，亦不會流通電流。
在此，元件分離膜EI1所分隔之複數個鰭部FA，分別形成不同的低耐壓電晶體QL。換言之，形成於Y方向上排列之各鰭部FA的低耐壓電晶體QL，彼此雖共用閘極電極GE1，但並未共用源極・汲極區域及通道區域，而未構成同一個電晶體。低耐壓電晶體QL係僅有鰭部FA之表面作為通道的FINFET。
於高耐壓電晶體區域1B，係在鰭部FB內形成有導入了p型雜質(例如B(硼))的井層WL2。井層WL2，係由鰭部FB之頂面，一路形成至位於鰭部FB下方的半導體基板SB內。井層WL2，到達例如比元件分離膜EI2更下方的半導體基板SB內。從閘極電極GE2及元件分離膜EI2露出的鰭部FB之頂面及側面以及平坦部，形成有成對的源極・汲極區域。亦即，於俯視觀察下，在X方向上包夾閘極電極GE2的鰭部FB內及平坦部內，形成有源極區域與汲極區域。換言之，於俯視觀察下，閘極電極GE2係由源極區域與汲極區域所包夾。
也就是說，不同於低耐壓電晶體區域1A，在高耐壓電晶體區域1B，係以俯視觀察下包夾閘極電極GE2的型態，而在鰭部FB彼此之間的半導體基板SB之頂面(平坦部)，也形成有源極・汲極區域。
於圖3，僅繪示了形成於鰭部FB之頂面的源極・汲極區域，而未繪示形成於鰭部FB之側面及平坦部的源極・汲極區域。源極・汲極區域係分別由以下所構成：含有較低濃度的n型雜質(例如P(磷)或As(砷))之n型半導體區域所構成的外延區EX2，以及n型雜質(例如P(磷)或As(砷))之濃度高於外延區EX2的n型半導體區域所構成的擴散區域D2。
在此，外延區EX2的形成深度係大於擴散區域D2的形成深度，但亦可係擴散區域D2的形成深度大於外延區EX2的形成深度，亦可係擴散區域D2的形成深度與外延區EX2的形成深度相同。再者，圖3所示之形成於鰭部FB之頂面的擴散區域D2及外延區EX2，並未到達平坦部的高度；但形成於鰭部FB之頂面的擴散區域D2及外延區EX2，亦可到達平坦部的高度。於未圖示之區域，形成於鰭部FB之側面的擴散區域D2及外延區EX2，係形成為由鰭部FB之側面的上端，到達平坦部的高度。
再者，形成於各鰭部FB之側面的源極・汲極區域，分別有到達位於比平坦部更深之處的半導體基板SB內，而分別連接著形成於「於Y方向上相鄰之鰭部FB彼此之間的半導體基板SB之頂面(平坦部)」的源極・汲極區域。也就是說，形成於Y方向上排列之複數個鰭部FB之表面的源極區域，並未彼此分離，而係經由形成於平坦部的源極區域，成為一體。同樣地，形成於Y方向上排列之複數個鰭部FB之表面的汲極區域，並未彼此分離，而係經由形成於平坦部的汲極區域，成為一體。
源極・汲極區域分別具有外延區EX2及擴散區域D2。也就是說，在閘極電極GE2旁邊的鰭部FB內及平坦部內，形成有一對外延區EX2、以及一對擴散區域D2。在X方向上，外延區EX2係位於比擴散區域D2更偏向閘極電極GE2側。
包含外延區EX2及擴散區域D2的源極・汲極區域、以及閘極電極GE2，構成了高耐壓電晶體QH。高耐壓電晶體QH，例如係形成於圖1所示之圖1所示之I／O電路CC6等等，而係相較於低耐壓電晶體QL要以更高的電壓驅動、並且所流通之電流大於低耐壓電晶體QL的半導體元件。因此，高耐壓電晶體QH，需要比低耐壓電晶體QL更高的耐壓性能。高耐壓電晶體QH，係MIS型的FET。
在X方向上，受到一對源極・汲極區域所包夾、並以閘極電極GE2所覆蓋的鰭部FB之頂面、側面及平坦部，構成高耐壓電晶體QH的通道區域；而在高耐壓電晶體QH導通時，在源極・汲極區域間的該通道區域，係在X方向上流通電流。
不同於低耐壓電晶體區域1A，由於在高耐壓電晶體區域1B，鰭部FB間的平坦部也構成了高耐壓電晶體QH的通道區域，所以在高耐壓電晶體QH導通時，平坦部也會流通電流。也就是說，高耐壓電晶體QH的閘極寬度大於低耐壓電晶體QL。
如此這般地，於高耐壓電晶體區域1B，並不是在Y方向上排列之複數個鰭部FB分別形成各自的高耐壓電晶體QH；而是以覆蓋著在Y方向上排列之各鰭部FB的閘極電極GE2、以及形成於該等之各別鰭部FB的源極・汲極區域、和形成於各別平坦部的源極・汲極區域，來構成1個高耐壓電晶體QH。
X方向係低耐壓電晶體QL及高耐壓電晶體QH之各自的閘極長度方向，Y方向係低耐壓電晶體QL及高耐壓電晶體QH之各自的閘極寬度方向。鰭部FA頂面之Y方向上的寬度，係低耐壓電晶體QL之閘極寬度的一部分；而鰭部FB頂面之Y方向上的寬度，係高耐壓電晶體QH之閘極寬度的一部分。再者，於俯視觀察下，在重疊於Y方向之方向、且係沿著鰭部FA之側面的方向上，閘極電極GE1所覆蓋之鰭部FA之側面的長度，構成低耐壓電晶體QL之閘極寬度的一部分。再者，於俯視觀察下，在重疊於Y方向之方向、且係沿著鰭部FB之側面的方向上，閘極電極GE2所覆蓋之鰭部FB之側面的長度，構成高耐壓電晶體QH之閘極寬度的一部分。再者，相鄰之鰭部FB彼此之間的平坦部之Y方向的寬度，係高耐壓電晶體QH之閘極寬度的一部分。
所以，1個低耐壓電晶體QL的閘極寬度，於俯視觀察下，在重疊於Y方向之方向上，係由下述所構成：1個鰭部FA之頂面及該鰭部FA之兩側的側面中，受到閘極電極GE1所覆蓋的區域之距離(長度)。相對於此，1個高耐壓電晶體QH的閘極寬度，於俯視觀察下，在重疊於Y方向之方向上，係由下述所構成：1個閘極電極GE2所覆蓋之複數個鰭部FB之各自的頂面之Y方向的長度和、以及該閘極電極GE2所覆蓋之該等鰭部FB之各自的兩側之側面的長度和、和該閘極電極GE2所覆蓋之平坦部的長度，所相加而得之距離。也就是說，高耐壓電晶體QH，藉由具有複數個鰭部FB之表面及該等鰭部FB之相互間的平坦部以作為通道，而確保能有比低耐壓電晶體QL還要長的閘極寬度。
如圖3所示，形成有擴散區域D1之鰭部FA的頂面及側面、以及形成有擴散區域D2之鰭部FB的頂面及側面，分別以矽化物層S1所覆蓋。也就是說，從閘極電極GE1、GE2及側壁SW所露出之鰭部FA、FB之各自的表面，係以矽化物層S1所覆蓋。矽化物層S1例如係由NiSi(鎳矽化物)所構成。低耐壓電晶體區域1A的矽化物層S1，係形成於元件分離膜EI1上。於高耐壓電晶體區域1B，從閘極電極GE2及側壁SW所露出之平坦部上所形成的擴散區域D2之頂面，也是以矽化物層S1所覆蓋。
再者，閘極電極GE2之頂面，係以矽化物層S2所覆蓋。矽化物層S2例如係由NiSi(鎳矽化物)所構成。相對於此，閘極電極GE1之頂面，並未受到矽化物層所覆蓋。
在鰭部FA及FB、矽化物層S1、元件分離膜EI1及EI2上，皆形成有層間絶緣膜IL1，該層間絶緣膜IL1例如主要係由氧化矽膜所構成。層間絶緣膜IL1之頂面，係在大致相同於閘極電極GE1、GE2及側壁SW之各自之最上面的高度而平坦化。在層間絶緣膜IL1上，例如形成有氧化矽膜所構成之層間絶緣膜IL2；閘極電極GE1及GE2、矽化物層S2及側壁SW之各自之頂面，係以層間絶緣膜IL2所覆蓋。
在層間絶緣膜IL2上形成有複數個配線M1，配線M1透過貫穿層間絶緣膜IL1的接觸窗開口內所設置的插塞PG，而與上述源極區域或上述汲極區域電性連接。亦即，插塞PG之底面，係直接接觸矽化物層S1之頂面。低耐壓電晶體QL的源極區域及汲極區域、以及高耐壓電晶體QH的源極區域及汲極區域，分別透過矽化物層S1及插塞PG，而與配線M1電性連接。矽化物層S1具有降低插塞PG與半導體所構成的源極・汲極區域之間的連接阻抗之功能；該插塞PG即為連接部，例如係由主要含有鎢(W)的金屬膜所構成。
又，於閘極電極GE1的供電區域(未圖示)，貫穿閘極電極GE1上的層間絶緣膜IL2之插塞PG，係直接連接閘極電極GE1之頂面。再者，於閘極電極GE2的供電區域(未圖示)，貫穿閘極電極GE2上的層間絶緣膜IL2之插塞PG，係隔著矽化物層而連接閘極電極GE2之頂面。
於本實施型態，係針對低耐壓電晶體QL及高耐壓電晶體QH為n通道型之電晶體的情況，進行了說明，但這些電晶體亦可係p通道型之電晶體。在該情況下，只要將本實施型態所說明之各半導體區域的導電型(conductivity type)，變更為不同的導電型即可。於本實施型態，各電晶體之源極・汲極區域，分別呈現n型的導電性。
在此，所謂「半導體呈現n型的導電性」、「半導體的導電型為n型」及「係n型之半導體」，係意指該半導體中的多數載子為電子。再者，所謂「半導體呈現p型的導電性」、「半導體的導電型為p型」及「係p型之半導體」，係意指該半導體中的多數載子為電洞。
接下來，針對各鰭部之尺寸進行說明。如圖2所示，於低耐壓電晶體區域1A，鰭部FA之橫向上的鰭部FA的寬度W1，例如係50nm。同樣地，於高耐壓電晶體區域1B，鰭部FB之橫向上的鰭部FB的寬度W2，例如係50nm。這些寬度W1、W2，取決於以圖7詳述於後文之用以形成硬遮罩HM1而成膜之氧化矽膜的膜厚。在此，藉由使鰭部FA及FB之各自的寬度W1及W2皆設為50nm以下，而使各鰭部FA及FB可以完全空乏化。
再者，若第1鰭部FA及第2鰭部FA係在Y方向上相鄰的情況下，則第1鰭部FA之側面、且係與第2鰭部FA為相反側之側面，與第2鰭部FA之側面、且係面對第1鰭部FA的側面，兩者之間的寬度W3，例如係150nm。也就是說，相鄰之鰭部FA彼此之間的距離，例如係100nm。再者，若第1鰭部FB及第2鰭部FB係在Y方向上相鄰的情況下，則第1鰭部FB之側面、且係與第2鰭部FB為相反側之側面，與第2鰭部FB之側面、且係面對第1鰭部FB的側面，兩者之間的寬度W4，例如係300nm。也就是說，相鄰之鰭部FB彼此之間的距離，例如係250nm。
換言之，彼此相鄰之2個鰭部FB之中，其中一個鰭部FB於Y方向上具有第1側面與第2側面，另一個鰭部FB於Y方向上具有第3側面與第4側面；第2側面與第3側面係彼此相向，而在Y方向上之第1側面與第3側面之間的距離，就稱作寬度W4。
這些寬度W3、W4，係取決於以圖6詳述於後文之半導體膜SI1的圖案之Y方向的寬度、以及在Y方向上相鄰之半導體膜SI1彼此之間的距離。又，絶緣膜IF3及閘極絶緣膜GF，可以係個別使用沉積法或氧化法形成。在此，係以氧化法(例如熱氧化法)形成絶緣膜IF3及閘極絶緣膜GF，其結果，所完成之半導體裝置中的鰭部FA、FB，會具有上述寬度W1、W2。本實施型態，係藉由形成具有橫跨複數個鰭部FB之閘極電極GE2的高耐壓電晶體QH，而確保能有夠大的高耐壓電晶體QH之閘極寬度；而基於加大高耐壓電晶體QH的閘極寬度及通道面積的觀點來看，上述寬度W4係越小越好。
再者，從元件分離膜EI1起算的鰭部FA之高度H3，例如係100nm。再者，元件分離膜EI1的高度(深度、厚度)H1、以及元件分離膜EI2的高度(深度、厚度)H2，分別例如係300nm。再者，從鰭部FA之下端到上端為止的高度(H1＋H3)，例如係400nm；從鰭部FB之下端到上端為止的高度H4，例如係350nm。如此這般地，可以設想鰭部FB的高度係小於鰭部FA的高度。此係由於例如在半導體裝置之製程，如同以圖16詳述於後文般，藉由對高耐壓電晶體區域1B進行乾蝕刻，而使層間絶緣膜IL2之頂面後退，進而導致鰭部FB之頂面也多少有所後退。
又，此處所謂之高度H1～H4，並非意指自半導體基板SB之主面起算的距離，而是相對於半導體基板SB之主面成垂直之方向上的距離(長度)。高度H1，係從元件分離膜El1之頂面起算、到底面為止的距離；高度H2，係從元件分離膜El2之頂面起算、到底面為止的距離；高度H3，係從鰭部FA之頂面起算、到元件分離膜El1之頂面為止的距離；高度H4，係從鰭部FB之頂面起算、到鰭部FB之底面為止的距離。
如上所述，鰭部FA全體的高度(H1＋H3)、和鰭部FB全體的高度H4係幾乎相當；但從元件分離膜El1露出的鰭部FA的高度H3，小於從元件分離膜El2露出的鰭部FB的高度H4。此意味著，在鰭部FA之側面的上端與下端之間，發揮低耐壓電晶體QL之通道區域功能的區域大小，小於在鰭部FB之側面的上端與下端之間，發揮高耐壓電晶體QH之通道區域功能的區域大小。也就是說，當著眼於一個鰭部FA和一個鰭部FB的情況下，高耐壓電晶體QH的閘極寬度、且係沿著該鰭部FB之閘極寬度，大於低耐壓電晶體QL的閘極寬度、且係沿著該鰭部FA之閘極寬度。
＜半導體裝置之製程＞ 以下使用圖5～圖29，針對本實施型態之半導體裝置之製造方法，進行說明。圖5～圖29，係本實施型態之半導體裝置的形成步驟中的剖面圖。圖5～圖19，係以圖式左側繪示低耐壓電晶體區域1A，以圖式右側繪示高耐壓電晶體區域1B。圖5～圖18，係沿著Y方向(參照圖2)，亦即沿著鰭部之橫向而繪示的剖面圖。圖19～圖29，係沿著X方向(參照圖2)，亦即沿著鰭部之縱向而繪示的剖面圖。
此處，首先係如圖5所示，準備半導體基板SB，並在半導體基板SB的主面上，依序形成絶緣膜IF1及IF2。半導體基板SB，例如係由具有1～10Ωcm左右之電阻係數的p型單晶矽等等所構成。絶緣膜IF1，例如係由氧化矽膜所構成，可以藉由氧化法或CVD(Chemical Vapor Deposition；化學氣相沉積)法來形成。絶緣膜IF1之膜厚，例如係2～10nm左右。絶緣膜IF2，例如係由氮化矽膜所構成；其膜厚例如係20～100nm左右。絶緣膜IF2，例如係由CVD法所形成。
接下來，如圖6所示，在絶緣膜IF2上形成半導體膜SI1。半導體膜SI1例如係由非晶狀態的矽膜所構成，例如由CVD法所形成。半導體膜SI1之膜厚，例如係20～200nm左右。
接著，以光微影技術及蝕刻法，對半導體膜SI1進行加工。藉此，在低耐壓電晶體區域1A及高耐壓電晶體區域1B的絶緣膜IF2上，會形成複數個在X方向上延伸、並且在Y方向上並排的半導體膜SI1的圖案。圖6係包含複數個半導體膜SI1之圖案的剖面圖，係沿著複數個半導體膜SI1圖案各自之橫向的剖面圖。半導體膜SI1係在後續步驟中，將會去除的虛置圖案(dummy pattern)。
接下來，如圖7所示，形成硬遮罩HM1，以包覆複數個半導體膜SI1各自之側面。在此，例如係在半導體基板SB上，使用CVD法形成具有例如50nm膜厚的氧化矽膜後，再進行係異向性蝕刻的乾蝕刻。藉此而使絶緣膜IF2及半導體膜SI1之各自的頂面露出，藉以形成殘留在半導體膜SI1之側面的該氧化矽膜所構成的硬遮罩HM1。硬遮罩HM1並未完全填滿於相鄰之半導體膜SI1彼此之間。硬遮罩HM1於俯視觀察下，係如同包圍各半導體膜SI1般地形成為環狀。
接下來，如圖8所示，使用濕蝕刻法以去除半導體膜SI1。之後，藉由使用光微影技術及蝕刻法，以去除硬遮罩HM1之局部。亦即，在硬遮罩HM1之中，保留在X方向上延伸之部分，而去除其他部分，也就是在Y方向上延伸之部分。藉此，硬遮罩HM1就不再是環狀構造，而會成為僅在X方向上延伸之圖案。亦即，在絶緣膜IF2上，係於Y方向上，並排配置著複數個在X方向上延伸之圖案所構成的硬遮罩HM1。
在此，例如於低耐壓電晶體區域1A，在Y方向上相鄰之硬遮罩HM1彼此之間的距離係100nm，而於高耐壓電晶體區域1B，在Y方向上相鄰之硬遮罩HM1彼此之間的距離係250nm。再者，在Y方向上之硬遮罩HM1的寬度例如係50nm。
接下來，如圖9所示，係以硬遮罩HM1作為遮罩，而對絶緣膜IF2、IF1及半導體基板SB進行異向性乾蝕刻。藉此而在硬遮罩HM1之正下方，形成了加工為板狀(壁狀)的半導體基板SB之局部的圖案，亦即形成鰭部FA、FB。也就是說，於低耐壓電晶體區域1A形成複數個鰭部FA，於高耐壓電晶體區域1B形成複數個鰭部FB。
在此，藉由對於「從硬遮罩HM1露出之區域」的半導體基板SB之主面，下挖例如300～350nm，而形成自半導體基板SB之主面起算具有300～350nm之高度的鰭部FA、FB。具體而言，例如在此半導體基板SB之主面下挖的距離係300nm。而藉由此乾蝕刻步驟，硬遮罩HM1也會被去除。又，硬遮罩HM1亦可係以圖11詳述於後文之研磨處理來去除。
接下來，如圖10所示，在半導體基板SB上形成將鰭部FA及FB、絶緣膜IF1及IF2皆加以包覆的光阻膜PR1。光阻膜PR1包覆低耐壓電晶體區域1A的半導體基板SB之主面全體，並包覆高耐壓電晶體區域1B的半導體基板SB之主面局部。於高耐壓電晶體區域1B，光阻膜PR1包覆鰭部FB之周圍的半導體基板SB之主面，其中包含於Y方向上彼此相鄰之鰭部FB彼此之間的平坦部；而在俯視觀察下包圍著「含有複數個鰭部FB的一整個區域」的半導體基板SB之主面係露出。
接著，使用光阻膜PR1作為遮罩(保護遮罩)，藉由進行例如乾蝕刻，而對於從光阻膜PR1露出之高耐壓電晶體區域1B的半導體基板SB之主面，進行深蝕刻(etch back)。藉此，半導體基板SB之主面之局部，會朝向「與半導體基板SB之主面相反」的背面側後退。該深蝕刻步驟所形成的半導體基板SB之主面的後退量，例如係300nm。換言之，高耐壓電晶體區域1B的半導體基板SB之主面(平坦部)之局部，形成有深度300nm左右的凹槽。該凹槽係後續嵌入元件分離膜的分離凹槽。
接下來，如圖11所示，在去除光阻膜PR1後，在半導體基板SB上，沉積氧化矽膜等等所構成的絶緣膜EI，以使鰭部FA、FB、絶緣膜IF1及IF2完全被填滿。藉此，相鄰之鰭部FA彼此之間、以及上述分離凹槽內，會完全被絶緣膜EI填滿。接著，對絶緣膜EI之頂面，以CMP(Chemical Mechanical Polishing；化學機械研磨)法進行研磨處理，而使低耐壓電晶體區域1A及高耐壓電晶體區域1B的絶緣膜IF2之頂面露出。
接下來，如圖12所示，形成覆蓋低耐壓電晶體區域1A的絶緣膜EI、IF2各自之頂面的光阻膜PR2。光阻膜PR2並未覆蓋高耐壓電晶體區域1B。接著，使用光阻膜PR2作為遮罩(阻絶注入遮罩)，而對包含鰭部FB內的高耐壓電晶體區域1B之半導體基板SB之主面，進行離子注入；藉此對半導體基板SB之主面導入雜質，而在鰭部FB內及平坦部內形成p型的井層WL2。
又，在此，為了控制後續形成於高耐壓電晶體區域1B之高耐壓電晶體的臨界電壓，所以對於通道區域也進行雜質注入。亦即，藉由對高耐壓電晶體區域1B的半導體基板SB之頂面，注入p型雜質(例如B(硼))，而對通道區域進行雜質注入。在此步驟，係由相對於半導體基板SB之主面成垂直之方向，而對半導體基板SB之表面射入該雜質。
井層WL2係藉由射入p型雜質(例如B(硼))而形成。井層WL2係在下述部分擴散而形成：各鰭部FB之各自的內部、包含相鄰鰭部FB彼此間之平坦部的半導體基板SB之主面、以及形成於半導體基板SB之主面的凹槽(分離凹槽)之底面。
在此，並不是以一次的注入步驟來形成井層WL2，而是藉由進行複數次的注入，也就是進行多段注入(Multi-stage injection)，來形成井層WL2。亦即，例如進行：用以對包含上述凹槽之底部及平坦部的半導體基板SB之主面、與鰭部FB之下端導入雜質的第一次注入步驟；用以對鰭部FB之上端與下端之間的中央部導入雜質的第二次注入步驟；以及用以對鰭部FB之上端(上部)導入雜質的第三次注入步驟。又，該三次之注入步驟，亦可依不同於上述順序的順序進行。再者，該多段注入之進行次數亦可少於或多於三次。
接下來，如圖13所示，在去除光阻膜PR2後，形成光阻膜PR3，以覆蓋高耐壓電晶體區域1B的絶緣膜EI及IF2各自之頂面。光阻膜PR3並未覆蓋低耐壓電晶體區域1A。接著，使用光阻膜PR3作為遮罩(阻絶注入遮罩)，而對包含鰭部FA內的低耐壓電晶體區域1A之半導體基板SB之主面，進行離子注入，藉此對半導體基板SB之主面導入雜質，而在鰭部FA內及平坦部內形成p型的井層WL1。
再者，在此，為了控制後續形成於低耐壓電晶體區域1A之低耐壓電晶體的臨界電壓，所以對於通道區域也進行雜質注入。亦即，藉由對低耐壓電晶體區域1A的半導體基板SB之頂面，注入p型雜質(例如B(硼))，而對通道區域進行雜質注入。在此步驟，係由相對於半導體基板SB之主面成垂直之方向，而對半導體基板SB之表面射入該雜質。
井層WL1係藉由射入p型雜質(例如B(硼))而形成。井層WL1係在下述部分擴散而形成：各鰭部FA之各自的內部、以及包含相鄰鰭部FA彼此間之平坦部的半導體基板SB之主面。
在此，並不是以一次的注入步驟來形成WL1，而是藉由進行複數次的注入，也就是進行多段注入，來形成井層WL1。亦即，例如進行：用以對包含平坦部的半導體基板SB之主面、與鰭部FA之下端導入雜質的第一次注入步驟；用以對鰭部FA之上端與下端之間的中央部導入雜質的第二次注入步驟；以及用以對鰭部FA之上端(上部)導入雜質的第三次注入步驟。又，該三次之注入步驟，亦可依不同於上述順序的順序進行。再者，該多段注入之進行次數亦可少於或多於三次。再者，亦可在以圖12所說明過的井層WL2形成步驟之前，就進行以圖13所說明的井層WL1形成步驟。
接下來，如圖14所示，在去除光阻膜PR3後，進行濕蝕刻，藉以去除絶緣膜IF2。藉此，使絶緣膜IF1之頂面露出。
接下來，如圖15所示，藉由對絶緣膜IF1及絶緣膜EI之頂面實施蝕刻處理，而使絶緣膜EI之頂面，在相對於半導體基板SB之主面成垂直之方向上後退(下降)。藉此，去除絶緣膜EI之局部、及絶緣膜IF1，而使鰭部FA、FB之各自的側面之局部及頂面露出。
於該蝕刻處理，係進行濕蝕刻或乾蝕刻。在此，作為一例，針對進行乾蝕刻的情況進行說明。藉由此步驟，絶緣膜EI之頂面會後退到比鰭部FA、FB之各自之頂面更偏向半導體基板SB的背面側，而鰭部FA、FB之各自的上部，會從絶緣膜EI之頂面朝向上方突出。相對於半導體基板SB之主面成垂直之方向(高度方向，垂直方向)上的絶緣膜EI上的鰭部FA、FB之各自的長度，例如係100nm。藉由此步驟，於低耐壓電晶體區域1A，會形成絶緣膜EI所構成之元件分離膜EI1。
接下來，如圖16所示，形成光阻膜PR4，以覆蓋各個低耐壓電晶體區域1A的元件分離膜EI1及鰭部FA。光阻膜PR4並未包覆高耐壓電晶體區域1B。接著，藉由使用光阻膜PR4作為遮罩以進行乾蝕刻，而使高耐壓電晶體區域1B的絶緣膜EI之頂面後退。藉此而使包含彼此相鄰之鰭部FB彼此間之平坦部的半導體基板SB之主面露出。也就是說，使絶緣膜EI僅殘留在半導體基板SB之主面上所形成的凹槽內，而形成嵌入該凹槽內的絶緣膜EI所構成之元件分離膜EI2。
於該乾蝕刻步驟，為了防止鰭部FB之頂面後退而使鰭部FB的高度變低，故藉由相對於矽具有選擇比的條件進行蝕刻。
接下來，如圖17所示，形成絶緣膜IF3，其覆蓋複數個鰭部FA各自的頂面，以及複數個鰭部FA之各自的側面、並且係自元件分離膜EI1所露出之側面。再者，形成絶緣膜IF4，其覆蓋複數個鰭部FB各自的頂面及側面，以及包含複數個鰭部FB彼此間之平坦部的高耐壓電晶體區域1B之半導體基板SB之主面。絶緣膜IF3、IF4，各自可以藉由例如熱氧化法或CVD法而形成。在此，絶緣膜IF3、IF4各自係以熱氧化法而形成。
具體而言，在低耐壓電晶體區域1A及高耐壓電晶體區域1B各自形成絶緣膜IF4後，去除低耐壓電晶體區域1A的絶緣膜IF4；之後，於低耐壓電晶體區域1A，形成膜厚小於絶緣膜IF4的絶緣膜IF3。絶緣膜IF3，係由具有例如2～3nm左右之膜厚的氧化矽膜所構成。再者，絶緣膜IF4，係由具有例如15nm左右之膜厚的氧化矽膜所構成。
接下來，如圖18所示，在絶緣膜IF3上及絶緣膜IF4上，藉由例如CVD法等等以沉積半導體膜SI2，該半導體膜SI2之膜厚係在鰭部FA、FB之各自高度以上。之後，藉由CMP法等等而使半導體膜SI2之頂面平坦化。
接下來，如圖19所示，形成包覆鰭部FA、FB之各自之頂面局部的光阻膜(未圖示)。該光阻膜，係形成為包覆Y方向(圖式之深度方向)上排列之複數個鰭部FA之各自的局部，以及包覆在Y方向上排列之複數個鰭部FB之各自的局部。也就是說，該光阻膜，在低耐壓電晶體區域1A及高耐壓電晶體區域1B，分別包含在Y方向上延伸之光阻圖案。被該光阻圖案包覆住局部之鰭部FA的其他部分之頂面，在該光阻圖案旁邊的區域上，係由該光阻膜露出。再者，被該光阻圖案包覆住局部之鰭部FB的其他部分之頂面，該光阻圖案旁邊的區域上，係由該光阻膜露出。
接著，藉由使用該光阻膜作為遮罩以進行蝕刻，而去除半導體膜SI2、絶緣膜IF3及IF4之各自的局部，藉此而使元件分離膜EI1和EI2之各自之頂面、以及鰭部FA和FB之各自的表面露出。亦即，鰭部FA的頂面之局部及側面之局部，係由絶緣膜IF3及半導體膜SI2露出；鰭部FB的頂面之局部及側面之局部，係由絶緣膜IF4及半導體膜SI2露出。
藉此而在鰭部FA上，形成半導體膜SI2所構成的虛置閘極電極DG。也就是說，於低耐壓電晶體區域1A，在元件分離膜EI1上，鰭部FA之頂面及側面之各自的局部，係隔著絶緣膜IF3而受到虛置閘極電極DG所覆蓋。虛置閘極電極DG，係不會殘留在之後完成之半導體裝置中的電極，而是會在後續步驟中置換成金屬膜所形成之金屬閘極電極的虛擬電極。再者，藉由此蝕刻步驟，會在鰭部FB上，形成半導體膜SI2所構成之閘極電極GE2、以及絶緣膜IF4所構成之閘極絶緣膜GF。也就是說，於高耐壓電晶體區域1B，複數個鰭部FB之頂面及側面之各自的一部、以及平坦部之局部，係連續性地由閘極絶緣膜GF及閘極電極GE2構成之積層膜所覆蓋。
又，在此，包覆著從虛置閘極電極DG露出之鰭部FA表面的絶緣膜IF3，會在上述蝕刻及之後所進行之洗淨步驟時去除；此係針對鰭部FA之表面露出的情形所進行之說明，但鰭部FA之頂面及側面，亦可保持在以絶緣膜IF3覆蓋的狀態下。同樣地，鰭部FB之表面，亦可由閘極絶緣膜GF所覆蓋。
接下來，如圖20所示，使用虛置閘極電極DG、閘極電極GE2、元件分離膜EI1及EI2作為遮罩，而對各個鰭部FA、FB的頂面及側面、以及高耐壓電晶體區域1B的平坦部之頂面，進行離子注入。藉此，於低耐壓電晶體區域1A，會在鰭部FA之頂面及側面，形成係n型半導體區域的一對外延區EX1；而於高耐壓電晶體區域1B，會在鰭部FB之頂面及側面與平坦部，形成係n型半導體區域的一對外延區EX2。外延區EX1、EX2，可以藉由射入n型雜質(例如P(磷)或As(砷))而形成。在此步驟，係從相對於半導體基板SB之主面成垂直之方向、或從該垂直方向傾斜之方向，對半導體基板SB表面進行射入該雜質。
成對的外延區EX1，形成於鰭部FA內，而於俯視觀察下係在X方向上包夾虛置閘極電極DG。再者，成對的外延區EX2，形成於鰭部FB內及平坦部內，而於俯視觀察下係在X方向上包夾閘極電極GE2。
於低耐壓電晶體區域1A，在Y方向上排列之複數個鰭部FA中各個上，所形成的外延區EX1，係彼此分離。此係由於在元件分離膜EI1所覆蓋的半導體基板SB內，並未形成外延區EX1。相對於此，於高耐壓電晶體區域1B，在Y方向上排列之複數個鰭部FB中之各個上，所形成的外延區EX2，係隔著形成於相鄰之鰭部FB彼此間之半導體基板SB的主面(平坦部)的外延區EX2而連接，形成一體。也就是說，鰭部FB內的外延區EX2與平坦部之外延區EX2，係連續性地形成。
接下來，如圖21所示，在半導體基板SB上，使用例如CVD法以形成絶緣膜。該絶緣膜，例如係主要由氮化矽膜所構成。該絶緣膜，包覆著元件分離膜EI1及EI2、鰭部FA及FB、虛置閘極電極DG及閘極電極GE2之各自的表面。接著，進行乾蝕刻以去除該絶緣膜之局部，藉此以使元件分離膜EI1及EI2、鰭部FA及FB之各自的表面露出。在此，於虛置閘極電極DG及閘極電極GE2之各自的側面，形成了該絶緣膜所構成之側壁SW。
接著，使用虛置閘極電極DG、閘極電極GE2、側壁SW、元件分離膜EI1及EI2作為遮罩，而對各個鰭部FA及FB的頂面及側面、以及高耐壓電晶體區域1B的平坦部之頂面，進行離子注入。藉此，於低耐壓電晶體區域1A，會在鰭部FA之頂面及側面，形成係n型半導體區域的一對擴散區域D1；而於高耐壓電晶體區域1B，會在鰭部FB之頂面及側面與平坦部，形成係n型半導體區域的一對擴散區域D2。擴散區域D1、D2，可以藉由射入n型雜質(例如P(磷)或As(砷))而形成。在此步驟，係從相對於半導體基板SB之主面成垂直之方向，對半導體基板SB表面射入該雜質。
一對擴散區域D1，形成於鰭部FA內，而於俯視觀察下係在X方向上，包夾著「虛置閘極電極DG、及包覆著虛置閘極電極DG之側面的側壁SW所構成之圖案」。再者，一對擴散區域D2，形成於鰭部FB內及平坦部內，而於俯視觀察下係在X方向上，包夾著「閘極電極GE2、及包覆著閘極電極GE2之側面的側壁SW所構成之圖案」。
於低耐壓電晶體區域1A，在Y方向上排列之複數個鰭部FA中之各個上，所形成的擴散區域D1，係彼此分離。此係由於在元件分離膜EI1所覆蓋的半導體基板SB內，並未形成擴散區域D1。相對於此，於高耐壓電晶體區域1B，在Y方向上排列之複數個鰭部FB中之各個上，所形成的擴散區域D2，係透過形成於相鄰之鰭部FB彼此間之半導體基板SB的主面(平坦部)的擴散區域D2而連接，形成一體。也就是說，鰭部FB內的擴散區域D2與平坦部的擴散區域D2，係連續性地形成。
於擴散區域D1、D2的形成步驟，所進行之離子注入，雜質濃度高於在形成外延區EX1、EX2之際所進行的離子注入步驟。之後，為了使半導體基板SB內的雜質等等擴散，而進行以活性化為目的的熱處理。藉此，擴散區域D1及D2、外延區EX1及EX2等等所含有之雜質，就會熱擴散。
藉此，形成包含擴散區域D1及外延區EX1的源極・汲極區域，並形成包含擴散區域D2及外延區EX2的源極・汲極區域。於高耐壓電晶體區域1B，形成於複數個鰭部FB及該等之相互間之平坦部的外延區EX2及擴散區域D2所構成的源極・汲極區域、以及閘極電極GE2，構成了高耐壓電晶體QH。高耐壓電晶體QH，係以鰭部FB之頂面及側面、以及平坦部作為通道(通道層，通道區域)的FINFET。在此，外延區EX1及EX2，分別形成得比擴散區域D1及D2更深；但擴散區域D1及D2，亦可係分別形成得比外延區EX1及EX2更深，亦可係形成為與外延區EX1及EX2同等的深度。
接下來，如圖22所示，使用習知的金屬矽化物(Salicide：Self Align silicide，自我對準金屬矽化合物)製程，以形成覆蓋源極・汲極區域的矽化物層。在此，首先形成金屬膜，以覆蓋各個鰭部FA及FB、及鰭部FB周邊之平坦部。該金屬膜，例如係以濺鍍法所沉積的NiPt膜(鎳鉑膜)所構成。之後，藉由對半導體基板SB進行熱處理，而使鰭部FA和FB、及鰭部FB周邊之平坦部之各自的表面，與該金屬膜反應。藉此以形成覆蓋「擴散區域D1和D2之頂面及側面、以及虛置閘極電極DG及閘極電極GE2各自之頂面」的NiSi(鎳矽化物)膜所構成之矽化物層S1。也就是說，鰭部FA和FB之表面、以及相鄰之鰭部FB彼此之間的平坦部，係以矽化物層S1所覆蓋。
接下來，如圖23所示，在半導體基板SB之主面上，依序形成例如由氮化矽膜所構成之襯膜(未圖示)、以及由氧化矽膜所構成之層間絶緣膜IL1。該襯膜及層間絶緣膜IL1，例如可以藉由CVD法形成。層間絶緣膜IL1所具有的膜厚大於：元件分離膜EI2上的鰭部FB之高度、與閘極絶緣膜GF及閘極電極GE2所構成的積層體之高度的合計高度。
接下來，如圖24所示，使用例如CMP法而使層間絶緣膜IL1之頂面平坦化。在此平坦化步驟，係使虛置閘極電極DG及閘極電極GE2各自之頂面露出。也就是說，去除分別覆蓋著虛置閘極電極DG及閘極電極GE2之頂面的矽化層S1。
接下來，如圖25所示，在以光阻膜(未圖示)覆蓋閘極電極GE2的狀態下，以蝕刻法來去除虛置閘極電極DG。藉此，於低耐壓電晶體區域1A，會在絶緣膜IF3正上方、且係以側壁SW所包夾的區域，也就是原本有形成虛置閘極電極DG之區域，形成凹槽。
接下來，如圖26所示，在半導體基板SB上，依序形成例如由HfSiO(矽氧化鉿)等等所構成之高介電係數膜的high－k膜HK、以及金屬膜MF。金屬膜MF，例如係由形成於high－k膜HK上的第1金屬膜、以及隔著第1金屬膜而形成於high－k膜HK上的第2金屬膜所構成。又，在此，並未於圖式中區分第1金屬膜及第2金屬膜，而是繪示成金屬膜MF由1個金屬膜所構成。第1金屬膜例如係由TiAl(鈦鋁合金)所構成，第2金屬膜例如係由Al(鋁)所構成。金屬膜MF主要係由第2金屬膜所構成。
接下來，如圖27所示，藉由使用例如CMP法來進行研磨，以去除側壁SW上及層間絶緣膜IL1上多餘的high－k膜HK及金屬膜MF。藉此，使閘極電極GE2、側壁SW及層間絶緣膜IL1之各自之頂面露出。藉由此研磨步驟，形成閘極電極GE1，其係由嵌入絶緣膜IF3正上方之上述凹槽內的金屬膜MF所構成之金屬閘極電極。於低耐壓電晶體區域1A，複數個鰭部FA之各自上所形成的外延區EX1及擴散區域D1所構成的源極・汲極區域、以及閘極電極GE1，構成了低耐壓電晶體QL。絶緣膜IF3及high－k膜HK，構成了低耐壓電晶體QL的閘極絶緣膜。
接下來，如圖28所示，在以絶緣膜(未圖示)保護閘極電極GE1之頂面的狀態下，使用習知的金屬矽化物製程，在閘極電極GE2之頂面形成矽化物層S2。矽化物層S2的形成方法與矽化物層S1的形成方法相同；矽化物層S2，例如係由NiSi(鎳矽化物)膜所構成。接著，在層間絶緣膜IL1上，使用例如CVD法，而形成例如由氧化矽膜所構成之層間絶緣膜IL2。之後，以例如CMP法，使層間絶緣膜IL2之頂面平坦化。保護閘極電極GE2之頂面的上述絶緣膜(未圖示)、矽化物層S2、層間絶緣膜IL1之各自之頂面，係以層間絶緣膜IL2覆蓋。
接著，使用光微影技術及乾蝕刻法，而形成貫穿層間絶緣膜IL1和IL2的複數個接觸窗開口(連接孔)。在接觸窗開口的底部，低耐壓電晶體區域1A及高耐壓電晶體區域1B之各自的源極・汲極區域正上方的矽化物層S1之頂面之局部露出。再者，在此步驟，於未圖示之區域，形成接觸窗開口，其係貫穿層間絶緣膜IL2的接觸窗開口，且使閘極電極GE1之頂面、以及閘極電極GE2上的矽化物層S2之頂面露出。
接著，於各接觸窗開口內，形成導電性的插塞(連接部)PG，其係作為連接用的導電構件，而主要由鎢(W)等等所構成。插塞PG具有積層構造，係由：障壁導體膜(例如鈦膜、氮化鈦膜、或該等之積層膜)、以及位於障壁導體膜上的主導體膜(例如鎢膜)所構成。
插塞PG係透過矽化物層S1，而電性連接於：低耐壓電晶體QL之源極區域及汲極區域、以及高耐壓電晶體QH之源極區域及汲極區域的各個。再者，於未圖示之區域，有一部分的插塞PG，係直接連接閘極電極GE1之頂面；而其他部分的插塞PG，係透過閘極電極GE2上的矽化物層S2，而與閘極電極GE2電性連接。
接下來，如圖29所示，在層間絶緣膜IL2上形成配線M1。配線M1，係由障壁導體膜(例如氮化鈦膜、鉭膜或氮化鉭膜等等)、以及形成於障壁導體膜上的主導體膜(銅膜)之積層構造所構成。於圖29，為了簡化圖式，而將構成配線M1的障壁導體膜及主導體膜，一體化繪示。又，插塞PG亦同。藉由以上步驟，本實施型態的半導體裝置就大致完成了。
配線M1，可以例如以所謂的單鑲嵌法(single damascene method)形成。亦即，在層間絶緣膜IL2上，形成具有配線凹槽的層間絶緣膜，藉由將金屬膜嵌入該配線凹槽內，而可以形成配線M1。但是，省略了在此配線M1旁邊的層間絶緣膜之圖示。
在此，係針對以金屬膜形成低耐壓電晶體QL的閘極電極GE1、並在閘極電極GE1下形成high－k膜HK的情形，進行了說明，但閘極電極GE1亦可由聚矽膜形成；在這種情況下，亦可不形成high－k膜HK。在此情況，圖19所示之虛置閘極電極DG就不需在製程中去除，而可留下來作為聚矽膜所構成之閘極電極GE1，形成具備閘極電極GE1的低耐壓電晶體QL即可。若非形成金屬閘極電極之情況下，則不需進行以圖24～圖28所說明之步驟。
＜本實施型態之效果＞ 以下使用繪示比較例之半導體裝置的圖50，針對本實施型態之半導體裝置及其製造方法的效果，進行說明。圖50係繪示比較例之半導體裝置的剖面圖。於圖50，繪示了形成於低耐壓電晶體區域1A的低耐壓電晶體QL、以及形成於高耐壓電晶體區域1B的高耐壓電晶體QH1。圖50所繪示的剖面，係沿著低耐壓電晶體QL及高耐壓電晶體QH1之各自的閘極之長方向的剖面。
圖50所示之比較例的低耐壓電晶體QL，係FINFET，具有與本實施型態之低耐壓電晶體QL(參照圖3)相同的構造。相對於此，圖50所示之比較例的高耐壓電晶體QH1，並非FINFET，而是所謂平面型(planar)的FET，也就是包含「形成於平坦的半導體基板SB之主面的源極・汲極區域、以及該等之間的通道區域、和通道區域上的閘極電極GE3」的FET。
如圖50所示，於低耐壓電晶體區域1A，係藉由在鰭部FA上部形成MISFET(金屬絕緣半導體場效電晶體)，而可以形成以鰭部FA之頂面及側面作為通道區域的FINFET。由於FINFET具有立體的通道區域，因此閘極寬度及通道面積大；並且可以實現一種低耐壓電晶體QL，其於俯視觀察下，佔用面積小。因此，藉由使低耐壓電晶體QL形成為鰭式而非平面型，可以實現低耐壓之半導體元件的細微化。
相對於此，高耐壓電晶體相較於低耐壓電晶體QL，係需要以高電壓驅動、要流通較大電流、需要高耐壓的元件。此係由於高耐壓電晶體係用於在例如快閃記憶體之寫入・刪除時對儲存單元供給高電壓的元件、或在半導體裝置及該半導體裝置外部之裝置之間進行電源電壓之輸入輸出的元件。因此，高耐壓電晶體需要具備大面積的通道區域。在此，為了加大高耐壓電晶體的通道區域面積，而可思及在1個鰭部上形成高耐壓電晶體。
然而，即使所形成之高耐壓電晶體具備1個鰭部、以及橫跨於該鰭部之閘極電極，亦難以使高耐壓電晶體細微化。此係由於高耐壓電晶體所需要具備的閘極寬度，大於低耐壓電晶體QL，因此即使在1個鰭部之上部形成了高耐壓電晶體，閘極寬度也幾乎不會加大。亦即，所能形成之鰭部的高度有其限度，所以難以使1個鰭部之側面上的FINFET之通道面積及閘極寬度大幅加大。所以，為了加大1個鰭部之上部的高耐壓電晶體的閘極寬度，就得要加大閘極寬度方向上之鰭部頂面的寬度，而藉由設置鰭式之高耐壓電晶體所能得到的益處就會減少。
因此，若要憑藉著採用在1個鰭部上所形成之鰭部構造高耐壓電晶體，難以謀求半導體裝置之細微化。因此，如圖50所示，即使低耐壓電晶體QL可以藉由形成為FINFET而細微化，高耐壓電晶體QH1還是得要形成為在平坦的半導體基板SB之主面上具備源極・汲極區域及通道區域的平面型MISFET，而無法使高耐壓電晶體QH1細微化。亦即，高耐壓電晶體QH1之存在，會妨礙半導體裝置整體之細微化。
又，形成有高耐壓電晶體QH1的源極・汲極區域及通道層之高耐壓電晶體區域1B的半導體基板SB之主面位置，係與鰭部FA之頂面的高度位在相同高度。於俯視觀察下係「圍繞著高耐壓電晶體QH1、且係形成於高耐壓電晶體區域1B的半導體基板SB之主面」的凹槽內，形成有元件分離膜EI3。再者，高耐壓電晶體QH1的源極・汲極區域，分別具有外延區EX3及擴散區域D3。
有鑑於此，於本實施型態，係如圖2及圖3所示，在高耐壓電晶體區域1B，形成具備「橫跨在複數個鰭部FB之閘極電極GE2」的高耐壓電晶體QH，並且，使複數個鰭部FB相互間之半導體基板SB之主面(平坦部)，不受到元件分離膜包覆，而用作為高耐壓電晶體QH之通道區域。藉此，高耐壓電晶體QH，就形成以各鰭部FB之頂面及側面、以及鄰接於複數個鰭部FB中的各個之複數個平坦部，作為通道區域的高耐壓電晶體QH。
所以，本實施型態之高耐壓電晶體QH，可以沿著「各鰭部FB之頂面及側面、以及鄰接於複數個鰭部FB中之各個的複數個平坦部」，而保有較長的閘極寬度。亦即，並不是加大在俯視觀察下之1個高耐壓電晶體QH的佔用面積，而是在立體的區域上，可以實現「具有大於上述比較例之通道面積及實效性閘極寬度」的高耐壓電晶體QH。亦即，相較於形成於元件分離膜所圍繞之1個鰭部之上部的高耐壓電晶體、或平面型的高耐壓電晶體QH1(參照圖50)，高耐壓電晶體QH之佔用面積較小，且通道面積及閘極寬度較大。
因此，於本實施型態，可以不損及高耐壓電晶體QH之性能及可靠度，就使高耐壓電晶體QH細微化。因此，可以使高耐壓電晶體QH與低耐壓電晶體QL一同細微化，故而得以提升半導體裝置之性能。
再者，於本實施型態，鰭部FA、FB之各自的Y方向(鰭部FA、FB之橫向)的寬度，係設定為在FINFET作動時，可使各個鰭部FA、FB都空乏化的寬度。也就是說，各個鰭部FA、FB在Y方向上之寬度，係50nm以下。因此，由於可以使鰭部FA、FB完全空乏化，所以可以輕易地控制各鰭式電晶體的臨界電壓。
又，可思及於高耐壓電晶體區域1B，並不是在半導體基板SB之主面上形成突出之鰭部FB，而是藉由在半導體基板SB之主面形成複數個凹槽，而使「具有橫跨該複數個凹槽之閘極絶緣膜」的高耐壓電晶體可以確保閘極寬度。然而，在具有係FINFET之低耐壓電晶體QL的本實施型態之半導體裝置，係藉由配合低耐壓電晶體區域1A而在高耐壓電晶體區域1B也形成鰭部FB；就電晶體之形成步驟的親和性之觀點來看係較佳，可得到使製程簡便的效果。亦即，藉由形成FINFET之步驟，可以一併形成低耐壓電晶體QL及高耐壓電晶體QH。
由於在低耐壓電晶體區域1A、高耐壓電晶體區域1B，形成有藉由相同步驟形成之鰭部FA、FB，因此鰭部FA、FB之頂面的高度係大致相同，鰭部FA周圍之平坦部的高度與鰭部FB周圍之平坦部的高度亦大致相同。再者，包覆鰭部FA之側面局部的元件分離膜EI1之形成位置，係高於形成於高耐壓電晶體區域1B之平坦部的凹槽內之元件分離膜EI2的形成位置。
(實施型態2) 以下使用圖30～圖33，針對本實施型態2之半導體裝置及其製造方法，進行說明。圖30及圖31，係繪示本實施型態之半導體裝置的剖面圖。圖32，係本實施型態之半導體裝置的製程中途剖面圖。圖33，係繪示本實施型態之半導體基板內之雜質濃度的曲線圖。圖30與圖3相同，係沿著鰭部之縱向的剖面圖；圖31與圖4相同，係沿著鰭部之橫向的剖面圖。又，本實施型態所言及之雜質，係指p型雜質。
在此，針對防止如同前述實施型態1的高耐壓電晶體般，以鰭部之表面及平坦部作為通道區域的高耐壓電晶體，因鰭部上端部之MISFET與平坦部之MISFET進行不同動作而導致電流特性發生扭結現象(kink phenomenon)，進行說明。
又，在此，係在相對於半導體基板之主面成垂直之方向(高度方向)上，將鰭部之內部區分成3個部分(區域)以進行說明。亦即，在高度方向上，各鰭部係在平坦部上具有下端部、中央部及上端部。也就是說，各鰭部具有上端部及下端部，以及具有上端部與下端部之間的中央部。再者，於下文中，有時會將鰭部下方的半導體基板，稱為平坦部或基板部。再者，本案所指的鰭部之上端部，係包含鰭部之頂面的區域。
如圖30及圖31所示，本實施型態之半導體裝置的形狀，與使用前述實施型態1所說明過的半導體裝置相同，皆具有低耐壓電晶體QL、以及高耐壓電晶體QH。但是，本實施型態之半導體裝置，於高耐壓電晶體QH，鰭部FB上端部之通道區域的p型雜質(例如B(硼))之濃度，係高於鰭部FB之中央部、下端部及半導體基板SB之平坦部，此點不同於前述實施型態1的半導體裝置。
亦即，於鰭部FB之上端部的半導體基板SB內，形成有半導體區域SRA，其p型雜質濃度高於井層WL2。半導體區域SRA，並未形成於鰭部FB的中央部、下端部及半導體基板SB的平坦部，也並未形成於低耐壓電晶體區域1A。
像這樣的半導體區域SRA，可以藉由使用圖12所說明過的「用以形成通道區域所進行之離子注入步驟」來形成。具體而言，用以形成通道區域所進行之離子注入步驟，係由複數次的離子注入步驟所構成；於該複數次的離子注入步驟之中，可以藉由一部分的離子注入步驟，而形成半導體區域SRA。
亦即，於本實施型態之半導體裝置的製程，係如圖32所示，在使用圖12所說明過之井層WL2的形成步驟之後或之前，進行用以形成通道區域之注入。在此，使用光阻膜PR2作為遮罩，而朝向高耐壓電晶體區域1B的半導體基板SB之主面側，以離子注入法射入p型雜質(例如B(硼))。離子注入，係從相對於半導體基板SB之主面成垂直之方向進行。
此時，雜質離子貫穿絶緣膜IF1及IF2，而到達鰭部FB的上端部。藉由在離子注入之際抑制注入能量，以防止雜質離子被導入至比鰭部FB之上端部更下方的半導體基板SB內。之後的步驟，係藉由進行與圖12～圖29所說明過的步驟相同之步驟，圖30及圖31所示之本實施型態的半導體裝置就大致完成了。
在此，於圖33所繪示之曲線圖，代表：在本實施型態之半導體裝置的既定區域中之深度(橫軸)、與p型雜質濃度(縱軸)之關係。圖33的曲線圖，係繪示緊接在圖32所示之半導體區域SRA形成後的p型雜質分布。於圖33，橫軸自左側係依序代表：形成有絶緣膜IF2及IF1的絶緣膜區域IF、形成有鰭部FB的鰭部區域FIN、代表比鰭部FB更下方的半導體基板SB之平坦部的基板區域SBR。具體而言，在橫軸上，深度在0～0.1μm的範圍，係絶緣膜區域IF；深度在0.1～0.4μm的範圍，係鰭部區域FIN；深度在0.4～0.5μm的範圍，係基板區域SBR。此點在後續說明中所使用之圖38、圖43及圖47亦同。
如圖33所示，在包含鰭部FB內的半導體基板SB內，係以鰭部FB的最上部，p型雜質濃度為最高；p型雜質濃度會隨著從鰭部FB的上端朝向半導體基板SB的背面側而變低。也就是說，在閘極電極GE2之正下方，半導體基板SB內的雜質濃度，會從鰭部FB之頂面，隨著朝向與半導體基板SB之頂面相反的底面側，而逐漸變小。
換言之，鰭部FB之上端部的雜質濃度之平均值(第1濃度)，高於鰭部FB之中央部的雜質濃度之平均值(第2濃度)，第2濃度高於鰭部FB之下端部的雜質濃度之平均值(第3濃度)，第3濃度高於平坦部的雜質濃度之平均值(第4濃度)。這樣的半導體基板SB內的雜質濃度分布，不只是在圖32所示之製程當中，就連在所製成的半導體裝置內亦同。
接下來使用圖34，針對本實施型態之效果，進行說明。圖34所繪示之曲線圖，代表：對於作為比較例之半導體裝置的高耐壓電晶體所施加的閘極電壓(橫軸)、與在該高耐壓電晶體流通之汲極電流(縱軸)間之關係。作為比較例之半導體裝置的該耐壓電晶體，係以鰭部之頂面、側面、及相鄰之鰭部彼此之間的各個平坦部，作為通道區域的高耐壓電晶體；係例如從鰭部之上端到平坦部的皆具有幾乎一致之雜質濃度分布的高耐壓電晶體。
於圖34，實線繪示實際之電流－電壓特性的曲線。再者，虛線繪示高耐壓電晶體之中，以鰭部上端作為通道區域之電晶體的電流－電壓特性之曲線B2，一點鏈線繪示以鰭部上端以外作為通道區域之電晶體的電流－電壓特性之曲線A1。
以「鰭部之頂面、側面、及相鄰之鰭部彼此之間的各個平坦部」作為通道區域的高耐壓電晶體，由於以突出至半導體基板之上部的鰭部，作為部分通道區域的構造，因此有時會呈現如同包含2種電晶體般的電流－電壓特性。也就是說，如圖34以實線之曲線所示，若從尚未對該高耐壓電晶體施加電壓的狀態下，逐漸地加大施加電壓，則一開始會如實線之曲線B1所示般地流通電流；若之後更進一步地加大施加電壓，則從曲線B1與曲線A1交叉的部位開始，電流會急遽地加大，而如曲線B2所示般地流通電流。
如此這般地，在逐漸地加大施加電壓之際，電流值急遽地變動，而在電流－電壓特性之曲線產生階梯形，就稱為扭結現象；而具有這種階梯形之曲線的波形，就稱為瘤形波(hump wave)。所謂的扭結現象，意指在量測汲極電流之閘極電壓依存性時，觀察到汲極電流從某個電壓值，不規則地變化成瘤狀，而形成階梯狀波形(瘤形波)的現象。由於當電流如此這般地不規則地變化時，會難以控制半導體裝置之動作，因此基於提高半導體裝置之性能及可靠度的觀點來看，防止發生扭結現象，而使電流－電壓特性之曲線成為平滑之曲線乃為要務。
於該高耐壓電晶體之扭結現象，係由於鰭部之上端部為容易集中電場的部位，其臨界電壓相較於該上端部以外之區域更低，在對高耐壓電晶體施加電壓之際，鰭部之上端部會先於其他區域成為導通狀態所發生的。亦即，圖34之曲線B1、B2係繪示以鰭部上端作為通道區域的電晶體之電流－電壓特性，而曲線A1、A2係繪示以鰭部上端以外之區域作為通道區域的電晶體之電流－電壓特性。由於以「鰭部之頂面、側面、及相鄰之鰭部彼此之間的各個平坦部」作為通道區域的高耐壓電晶體，呈現這般有如合成2種電晶體之各自特性的電流－電壓特性，因此才會如上述般發生扭結現象。
有鑑於此，於本實施型態，一如使用圖30～圖32所作過的說明般，係在鰭部FB的上端部，形成雜質濃度較高的通道區域，亦即半導體區域SRA，藉此而加大以鰭部FB之上端部作為通道區域的電晶體之臨界電壓。其結果，可以使鰭部FB之上端部及其以外的區域，通道區域全體的臨界電壓能夠一致。在此情況下，電流－電壓特性之曲線的波形，會接近曲線A1、A2所構成之波形的形狀。
於本實施型態，雖然高耐壓電晶體QH的臨界電壓會變高，但可以防止扭結現象之發生。再者，即使形成了半導體區域SRA，也只是鰭部FB之上端部的電晶體之臨界電壓變高而已；與沒有半導體區域SRA的情形相比較，流通在導通狀態下之該電晶體的電流，幾乎沒有變動。因此，在本實施型態亦可得到在前述實施型態1所說明過的效果；亦即藉由形成不同於比較例(參照圖50)的高耐壓電晶體QH，其除了平坦部以外，就連鰭部FB之表面也作為部分通道區域，通道面積較大，而能加大實效閘極寬度，實現半導體裝置之細微化。
因此，於本實施型態，在實現半導體裝置之細微化的同時，亦抑制扭結現象之發生，藉此而可以提高半導體裝置之性能及可靠度。
(實施型態3) 以下使用圖35～圖38，針對本實施型態3之半導體裝置及其製造方法，進行說明。圖35及圖36，係繪示本實施型態之半導體裝置的剖面圖。圖37，係繪示本實施型態之半導體裝置的製程中途剖面圖。圖38，係繪示本實施型態之半導體基板內之雜質濃度的曲線圖。圖35與圖3相同，係沿著鰭部之縱向的剖面圖；圖36與圖4相同，係沿著鰭部之橫向的剖面圖。又，本實施型態所言及之雜質，係指p型雜質。
在此，針對防止如同前述實施型態1的高耐壓電晶體般，以鰭部之表面及平坦部作為通道區域的高耐壓電晶體，因鰭部上端部之MISFET與平坦部之MISFET進行不同動作而導致電流特性發生扭結現象，進行說明。又，在此，在相對於半導體基板之主面成垂直之方向(高度方向)上，係將鰭部之內部區分為上端部、中央部及下端部，以進行說明。
如圖35及圖36所示，本實施型態之半導體裝置的形狀，與使用前述實施型態1所說明過的半導體裝置幾乎相同，具有低耐壓電晶體QL、與高耐壓電晶體QH。但是，於本實施型態之高耐壓電晶體QH，在寬度W4與高度H4之間，成立H4／W4＞0.5之關係。換言之，高度H4大於寬度W4之1/2的值。也就是說，鰭部FB的高度、與相鄰之鰭部FB彼此之間隔的關係，係鰭部FB的高度較大，相鄰之鰭部FB彼此之間隔較小。
再者，本實施型態之半導體裝置，於高耐壓電晶體QH，鰭部FB下端部及平坦部之通道區域的p型雜質(例如B(硼))之濃度，係高於鰭部FB之上端部、亦高於中央部，此點不同於前述實施型態1的半導體裝置。
亦即，於鰭部FB之下端部及平坦部的半導體基板SB內，形成有半導體區域SRB，其p型雜質濃度高於井層WL2。半導體區域SRB，並未形成於鰭部FB的上端部及中央部，也並未形成於低耐壓電晶體區域1A。
像這樣的半導體區域SRB，可以藉由使用圖12所說明過的「用以形成通道區域所進行之離子注入步驟」來形成。具體而言，用以形成通道區域所進行之離子注入步驟，係由複數次的離子注入步驟所構成；於該複數次的離子注入步驟之中，可以藉由一部分的離子注入步驟，而形成半導體區域SRB。
亦即，於本實施型態之半導體裝置的製程，係如圖37所示，在使用圖12所說明過的井層WL2的形成步驟之後或之前，進行用以形成通道區域之注入。在此，使用光阻膜PR2作為遮罩，而朝向高耐壓電晶體區域1B的半導體基板SB之主面側，以離子注入法射入p型雜質(例如B(硼))。離子注入，係從相對於半導體基板SB之主面成垂直之方向進行。
此時，雜質離子會貫穿絶緣膜EI、IF1及IF2，而到達鰭部FB的下端部及平坦部。藉由在離子注入之際採用較高的注入能量，以防止雜質離子被導入至鰭部FB之中央部及上端部。而之後的步驟，係藉由進行與圖12～圖29所說明過的步驟相同之步驟，圖35及圖36所示之本實施型態的半導體裝置就大致完成了。
在此，於圖38所繪示之曲線圖，代表：在本實施型態之半導體裝置的既定區域中之深度(橫軸)與p型雜質濃度(縱軸)之關係。圖38的曲線圖，係繪示緊接在圖37所示之半導體區域SRB形成後的p型雜質分布。
如圖38所示，在包含鰭部FB內的半導體基板SB內，係以鰭部FB的下端部與半導體基板SB的平坦部(平板部)，p型雜質的濃度特別高。換言之，鰭部FB之下端部的雜質濃度之平均值(第3濃度)及平坦部的雜質濃度之平均值(第4濃度)，皆高於鰭部FB之上端部的雜質濃度之平均值(第1濃度)、亦高於鰭部FB之中央部的雜質濃度之平均值(第2濃度)。這樣的半導體基板SB內的雜質濃度分布，不只是在圖37所示之製程當中，就連在所製成之半導體裝置內亦同。
接下來使用圖39，針對本實施型態之效果，進行說明。圖39所繪示之曲線圖，代表：對於作為本實施型態之半導體裝置的高耐壓電晶體QH(參照圖35)所施加的閘極電壓(橫軸)、與在該高耐壓電晶體QH流通之汲極電流(縱軸)間之關係。
於圖39，實線繪示本實施型態之高耐壓電晶體QH的電流－電壓特性的曲線。再者，虛線繪示高耐壓電晶體QH之中，僅以平坦部作為通道區域之電晶體的電流－電壓特性之曲線。
可思及以鰭部及平坦部作為通道區域的高耐壓電晶體，會呈現包含以下2種電晶體的電流－電壓特性：以鰭部表面作為通道區域的電晶體、以及以平坦部作為通道區域的電晶體。此係由於該2種電晶體，具有各自之臨界值特性所致。
在發生了扭結現象的情況，例如使在圖39以虛線所示之曲線，全體位移至圖的左側，藉此可料想以平坦部作為通道區域的電晶體(虛線的曲線)，會比起以鰭部表面作為通道區域的電晶體(實線的曲線)，更先進入導通(on)狀態。之後，一旦使閘極電壓上昇，則電流特性會以既定電壓值為分界而變化；高耐壓電晶體的電流，會順著以鰭部表面作為通道區域的電晶體(實線的曲線)而變動。如此這般地，發生扭結現象。
作為抑制高耐壓電晶體發生扭結現象的方法，可思及藉由提高下述兩種電晶體之中任一電晶體之臨界電壓，而使高耐壓電晶體之全體的電流波形接近另一個電晶體的電流特性之波形；該兩種電晶體係：以平坦部作為通道區域的電晶體，以及以鰭部之表面作為通道區域的電晶體。
在此，於高耐壓電晶體，相鄰之鰭部之側面彼此間的寬度W4、與鰭部的高度H4，具有以H4／W4＞0.5的式子所代表的關係；由於鰭部彼此之間隔較小、鰭部的高度較高，所以在該高耐壓電晶體，流通於平坦部的電流就會比較小，流通於鰭部的電流就會比較大。
為了防止在像這樣的高耐壓電晶體發生扭結現象，較佳係提高以平坦部作為通道區域的電晶體之臨界電壓，藉此而使流通於該高耐壓電晶體全體的電流之波形，接近以鰭部表面作為通道區域的電晶體之電流特性的波形。此係由於在相鄰之鰭部的側面彼此間的寬度W4、與鰭部的高度H4，具有以H4／W4＞0.5的式子所代表之關係的高耐壓電晶體全體，所流通之電流，主要係包含流通在鰭部的電流，而原本流通在平坦部之通道區域的電流較小。所以，若提高以平坦部作為通道區域的電晶體之臨界電壓，就能防止高耐壓電晶體之性能大幅下降，並且輕易地抑制扭結現象之發生。
換言之，流通在高耐壓電晶體全體的電流，係以流通在鰭部表面的電流壓倒性地佔多數，所以比起以鰭部表面作為通道區域的電晶體，更應提高以平坦部作為通道區域的電晶體之臨界電壓，才能防止高耐壓電晶體全體的臨界值特性惡化。
於本實施型態，如同使用圖35～圖38所進行過的說明般，藉由在鰭部FB的下端部及平坦部，形成雜質濃度高於井層WL2的半導體區域SRB，而提高以平坦部作為通道區域的電晶體之臨界電壓。藉此，如圖39所示，以平坦部作為通道區域的電晶體變為導通狀態的電壓(臨界電壓)值會提高。因此，由於虛線之曲線全體會位移至圖的右側，因此可以防止圖中的實線之曲線與虛線之曲線交叉，也就是可以防止扭結現象發生。
在此，藉由形成如圖35所示之半導體區域SRB，平坦部的電晶體之臨界電壓會變高，但高耐壓電晶體QH在導通狀態時流通於該電晶體的電流，並不會大幅減少。因此，在本實施型態亦可得到在前述實施型態1所說明過的效果；亦即藉由形成高耐壓電晶體QH，其除了鰭部FB表面以外、還以平坦部作為通道區域，而能加大實效閘極寬度，實現半導體裝置之細微化。
＜變形例1＞ 以下使用圖40～圖44，針對本變形例之半導體裝置及其製造方法，進行說明。圖40及圖41，係繪示本變形例之半導體裝置的剖面圖。圖42，係本變形例之半導體裝置的製程中途剖面圖。圖43，係繪示本變形例之半導體基板內之雜質濃度的曲線圖。圖40與圖3相同，係沿著鰭部之縱向的剖面圖；圖41與圖4相同，係沿著鰭部之橫向的剖面圖。
在此，不同於使用圖35～圖38所說明過的半導體裝置，將針對寬度W4與高度H4之間，成立H4／W4＜0.5之關係的情形，進行說明。也就是說，在此，於圖40及圖41所示之鰭部FB的高度、與相鄰之鰭部FB彼此之間隔的關係，係鰭部FB的高度較小，相鄰之鰭部FB彼此之間隔較大。
本變形例之半導體裝置，於高耐壓電晶體QH，鰭部FB上端部及中央部之通道區域的p型雜質(例如B(硼))之濃度，係高於鰭部FB的下端部、亦高於平坦部，此點不同於前述實施型態1的半導體裝置。
亦即，於鰭部FB的上端部及中央部的半導體基板SB內，形成有半導體區域SRC，其p型雜質之濃度高於井層WL2。半導體區域SRC，係形成於鰭部FB之頂面，而並未形成於鰭部FB的下端部及平坦部，也並未形成於低耐壓電晶體區域1A。又，半導體區域SRC，可以僅形成於包含鰭部FB之頂面的鰭部FB上端部，而不形成於中央部。
像這樣的半導體區域SRC，可以與圖37所說明過的步驟同樣地，藉由用以形成通道區域所進行之離子注入步驟來形成。在此，係藉由在離子注入之際，使注入能量較低，以防止雜質離子被導入至鰭部FB之下端部及平坦部。而之後的步驟，係藉由進行與圖12～圖29所說明過的步驟相同之步驟，圖40及圖41所示之本變形例的半導體裝置就大致完成了。
在此，於圖43所繪示之曲線圖，代表：在本變形例之半導體裝置的既定區域中之深度(橫軸)與p型雜質濃度(縱軸)之關係。圖43的曲線圖，係繪示緊接在圖42所示之半導體區域SRC形成後的p型雜質分布。
如圖43所示，在包含鰭部FB內的半導體基板SB內，係以鰭部FB的最上部，p型雜質濃度為最高；p型雜質濃度會隨著從鰭部FB的上端朝向平坦部而變低。也就是說，在包含鰭部FB內的半導體基板SB內，係以鰭部FB的上端部與中央部，p型雜質的濃度特別高。換言之，鰭部FB之上端部的雜質濃度之平均值(第1濃度)、及鰭部FB之中央部的雜質濃度之平均值(第2濃度)，皆高於鰭部FB之下端部的雜質濃度之平均值(第3濃度)、亦高於平坦部的雜質濃度之平均值(第4濃度)。這樣的半導體基板SB內的雜質濃度分布，不只是在圖42所示之製程當中，就連在所製成之半導體裝置內亦同。
接下來使用圖44，針對本變形例之效果，進行說明。圖44所繪示之曲線圖，代表：對於作為本變形例之半導體裝置的高耐壓電晶體QH(參照圖40)所施加的閘極電壓(橫軸)、與在該高耐壓電晶體QH流通之汲極電流(縱軸)間之關係。
於圖44，實線繪示本變形例之高耐壓電晶體QH的電流－電壓特性的曲線。再者，虛線繪示高耐壓電晶體QH之中，僅以鰭部FB表面作為通道區域之電晶體的電流－電壓特性之曲線。
於本變形例之高耐壓電晶體QH，相鄰之鰭部FB之側面彼此間的寬度W4、與鰭部FB的高度H4的關係，係以H4／W4＜0.5的式子代表。亦即，高度H4小於寬度W4之1／2的值。也就是說，由於鰭部FB彼此之間隔大、鰭部FB的高度較低，因此在高耐壓電晶體QH，流通於平坦部的電流就會比較大，流通於鰭部FB的電流就會比較小。
換言之，流通在高耐壓電晶體QH全體的電流當中，係以在鰭部FB表面之通道區域流通的電流較小。所以，若提高以鰭部FB表面作為通道區域的電晶體之臨界電壓，就能防止高耐壓電晶體QH之性能大幅下降，並且輕易地抑制扭結現象之發生。換言之，流通在高耐壓電晶體QH全體的電流，係以流通在平坦部的電流壓倒性地佔多數，所以比起以平坦部作為通道區域的電晶體，更應提高以鰭部FB表面作為通道區域的電晶體之臨界電壓，才能防止高耐壓電晶體QH全體的臨界值特性惡化。
於本變形例，如同使用圖40～圖43所進行過的說明般，藉由在鰭部FB之頂面，形成雜質濃度高於井層WL2的半導體區域SRC，而提高以鰭部FB之頂面作為通道區域的電晶體之臨界電壓。藉此，如圖44所示，以鰭部FB表面、尤其是以鰭部FB的上端部及中央部作為通道區域的電晶體變為導通狀態的電壓(臨界電壓)值會提高。因此，圖44的虛線之曲線全體，能位移至圖的右側。因此，可以防止圖中的實線之曲線與虛線之曲線交叉，也就是可以防止扭結現象發生。
在此，藉由形成如圖40所示之半導體區域SRC，以鰭部FB表面作為通道區域的電晶體之臨界電壓會變高，但高耐壓電晶體QH在導通狀態時流通於該電晶體的電流，並不會大幅減少。因此，在本變形例亦可得到在前述實施型態1所說明過的效果；亦即藉由形成高耐壓電晶體QH，其除了平坦部以外、還以鰭部FB表面作為通道區域，而能加大實效閘極寬度，實現半導體裝置之細微化。
＜變形例2＞ 亦可在使用圖35～圖38所說明過的半導體裝置上，組合前述實施型態2的半導體裝置。以下將使用圖45～圖47，針對在使用圖35～圖38所說明過的半導體裝置上，組合前述實施型態2之半導體裝置的情形，進行說明。圖45及圖46，係繪示本變形例之半導體裝置的剖面圖。圖47，係繪示本變形例之半導體基板內之雜質濃度的曲線圖。圖45與圖3相同，係沿著鰭部之縱向的剖面圖；圖46與圖4相同，係沿著鰭部之橫向的剖面圖。
如圖45及圖46所示，於本變形例之高耐壓電晶體QH，在寬度W4與高度H4之間，成立H4／W4＞0.5的關係。也就是說，鰭部FB的高度、與相鄰之鰭部FB彼此之間隔的關係，係鰭部FB的高度較大，而相鄰之鰭部FB彼此之間隔較小。
於本變形例之高耐壓電晶體QH，鰭部FB的上端部、下端部及平坦部之通道區域的p型雜質(例如B(硼))之濃度，高於鰭部FB的中央部，此點不同於前述實施型態1之半導體裝置。亦即，於鰭部FB上端部的半導體基板SB內，形成有半導體區域SRA，其p型雜質之濃度，高於鰭部FB的中央部之井層WL2。再者，於鰭部FB的下端部及平坦部之半導體基板SB內，形成有半導體區域SRB，其p型雜質之濃度，高於鰭部FB的中央部之井層WL2。
像這樣的半導體區域SRA、SRB，可以藉由使用圖12所說明過的「用以形成通道區域所進行之離子注入步驟」來形成。也就是說，透過進行複數次之離子注入，並控制該等注入步驟中之注入能量，以防止雜質離子導入至鰭部FB的中央部。之後的步驟，係藉由進行與圖12～圖29所說明過的步驟相同之步驟，圖45及圖46所示之本變形例的半導體裝置就大致完成了。
在此，於圖47所繪示之曲線圖，代表：在本變形例之半導體裝置的既定區域中之深度(橫軸)與p型雜質濃度(縱軸)之關係。圖47的曲線圖，係繪示緊接在半導體區域SRA、SRB之形成後的p型雜質分布。
如圖47所示，在包含鰭部FB內的半導體基板SB內，係以鰭部FB的上端部、下端部與半導體基板SB的平坦部(平板部)，p型雜質濃度特別高。換言之，鰭部FB之上端部的雜質濃度之平均值(第1濃度)、鰭部FB之下端部的雜質濃度之平均值(第3濃度)及平坦部的雜質濃度之平均值(第4濃度)，皆高於鰭部FB之中央部的雜質濃度之平均值(第2濃度)。這樣的半導體基板SB內的雜質濃度分布，不只是在緊接著以離子注入步驟形成半導體區域SRA、SRB後，就連在所製成之半導體裝置內亦同。
本變形例之高耐壓電晶體QH的電流－電壓特性之曲線，呈現出例如以實線繪示於圖39的形狀。如圖46所示，於高耐壓電晶體QH，相鄰之鰭部FB之側面彼此間的寬度W4、與鰭部FB的高度H4，具有以H4／W4＞0.5的式子所代表之關係；由於鰭部FB彼此之間隔較小、鰭部FB的高度較高，所以在高耐壓電晶體QH，流通於平坦部的電流就會比較小，流通於鰭部FB的電流就會比較大。
不僅如此，如同於前述實施型態2所進行過的說明般，由於電場容易集中在鰭部FB之上端，因此以鰭部FB上端(頂面)作為通道之電晶體，其臨界電壓較低。有鑑於此，於本變形例，如同以圖45～圖47所進行過的說明般，藉由在鰭部FB的上端部形成高濃度的半導體區域SRA，以抑制電場集中在鰭部FB的上端部，並且加大以鰭部FB的上端部作為通道區域之電晶體的臨界電壓，藉此以防止扭結現象之發生。不僅如此，在此，藉由在鰭部FB的下端部及平坦部形成高濃度的半導體區域SRB，而提高以平坦部作為通道區域的電晶體之臨界電壓。
藉此，流通在高耐壓電晶體QH全體的電流特性，會接近以鰭部FB表面、尤其係以鰭部FB的中央部之側面作為通道區域的電晶體之電流特性。藉此，可以防止起因於以鰭部FB的上端部作為通道區域的電晶體、以及以平坦部作為通道區域的電晶體之各自的臨界電壓低所造成之扭結現象的發生。
在此，即使如此這般地提高構成高耐壓電晶體QH之一部分的電晶體之臨界電壓，高耐壓電晶體QH在導通狀態時流通於該電晶體的電流，也不會大幅減少。因此，在本變形例亦可得到在前述實施型態1所說明過的效果；亦即藉由形成高耐壓電晶體QH，其除了鰭部FB表面以外、還以平坦部作為通道區域，而能加大實效閘極寬度，實現半導體裝置之細微化。
＜變形例3＞ 亦可在上述變形例1的半導體裝置上，組合前述實施型態2的半導體裝置。以下將使用圖48及圖49，針對在使用圖40～圖43所說明過的半導體裝置上，組合前述實施型態2之半導體裝置的情形，進行說明。圖48及圖49，係繪示本變形例之半導體裝置的剖面圖。圖48與圖3相同，係沿著鰭部之縱向的剖面圖；圖49與圖4相同，係沿著鰭部之橫向的剖面圖。
在此，針對寬度W4與高度H4之間，成立H4／W4＜0.5之關係的情況，進行說明。也就是說，在此，圖48及圖49所示之鰭部FB的高度、與相鄰之鰭部FB彼此之間隔的關係，係鰭部FB的高度較小，而相鄰之鰭部FB彼此之間隔較大。
本變形例之半導體裝置，於高耐壓電晶體QH，係鰭部FB的上端部及中央部之通道區域的p型雜質(例如B(硼))之濃度，高於鰭部FB的下端部、亦高於平坦部，此點不同於前述實施型態1之半導體裝置。
亦即，於鰭部FB的中央部的半導體基板SB內，形成有半導體區域SRC，其p型雜質之濃度高於井層WL2。再者，於鰭部FB的上端部的半導體基板SB內，形成有半導體區域SRA，其p型雜質之濃度高於半導體區域SRC。半導體區域SRA，係形成於鰭部FB之頂面；半導體區域SRA、SRC，並未形成於鰭部FB的下端部及平坦部，也並未形成於低耐壓電晶體區域1A。
像這樣的半導體區域SRC，可以與圖37所說明過的步驟同樣地，藉由用以形成通道區域所進行之離子注入步驟，透過進行複數次之離子注入而形成。在此，係藉由在離子注入之際，使注入能量較低，以防止雜質離子被導入至鰭部FB之下端部及平坦部。而之後的步驟，係藉由進行與圖12～圖29所說明過的步驟相同之步驟，圖48及圖49所示之本變形例的半導體裝置就大致完成了。
代表本變形例之半導體裝置的既定區域之深度(橫軸)、與p型雜質之濃度(縱軸)間的關係之曲線圖，係相似於圖43的曲線圖之形狀。亦即，在包含鰭部FB內的半導體基板SB內，係以鰭部FB之最上部，p型雜質的濃度為最高；p型雜質濃度會隨著從鰭部FB的上端朝向平坦部而變低。也就是說，在包含鰭部FB內的半導體基板SB內，係以鰭部FB的上端部之p型雜質濃度特別高；而鰭部FB的中央部，雜質濃度低於該上端部，但雜質濃度高於鰭部FB的下端部及平坦部。
換言之，鰭部FB之上端部的雜質濃度之平均值(第1濃度)，高於鰭部FB之中央部的雜質濃度之平均值(第2濃度)；第2濃度，又分別高於鰭部FB之下端部的雜質濃度之平均值(第3濃度)及平坦部的雜質濃度之平均值(第4濃度)。
代表施加於本變形例之高耐壓電晶體QH(參照圖48)的閘極電壓(橫軸)、與高耐壓電晶體QH所流通之汲極電流(縱軸)間的關係之曲線，呈現相同於以圖44所示之實線的曲線之形狀。
於本變形例，藉由在電場容易集中之鰭部FB的上端部形成高濃度的半導體區域SRA，而提高以該上端部作為通道區域之電晶體的臨界電壓。再者，在此，藉由形成高濃度的半導體區域SRC，而提高以平坦部作為通道區域之電晶體的臨界電壓。藉此，可以防止扭結現象之發生。
在此，雖然藉由形成半導體區域SRA、SRC，會使以鰭部FB表面作為通道區域的電晶體之臨界電壓變高，但是高耐壓電晶體QH在導通狀態時流通於該電晶體的電流，也不會大幅減少。因此，在本變形例亦可得到在前述實施型態1所說明過的效果；亦即藉由形成高耐壓電晶體QH，其除了平坦部以外、還以鰭部FB表面作為通道區域，而能加大實效閘極寬度，實現半導體裝置之細微化。
以上，藉由實施型態，而具體說明了本案發明者團隊所作出的發明，但本發明並不限定前述實施型態，只要在不脫離其要旨的範圍內，可進行各種變更，該等變更亦包括在本發明之範圍內。
CHP‧‧‧半導體晶片
CC1‧‧‧CPU
CC2‧‧‧RAM
CC3‧‧‧類比電路
CC4‧‧‧EEPROM
CC5‧‧‧快閃記憶體
CC6‧‧‧I／O電路
1A‧‧‧低耐壓電晶體區域
1B‧‧‧高耐壓電晶體區域
D1～D3‧‧‧擴散區域
EI1‧‧‧元件分離膜(絶緣膜)
EI2、EI3‧‧‧元件分離膜
EX1～EX3‧‧‧外延區
FA、FB‧‧‧鰭部
GE1、GE2、GE3‧‧‧閘極電極
QH、QH1‧‧‧高耐壓電晶體
QL‧‧‧低耐壓電晶體
SB‧‧‧半導體基板
HK‧‧‧high－k膜
IF1、IF2、IF3、IF4‧‧‧絶緣膜
EI‧‧‧絶緣膜
GF‧‧‧閘極絶緣膜
SW‧‧‧側壁
WL1、WL2‧‧‧井層
S1、S2‧‧‧矽化物層
IL1、IL2‧‧‧層間絶緣膜
M1‧‧‧配線
PG‧‧‧插塞
W1、W2、W3、W4‧‧‧寬度
HM1‧‧‧硬遮罩
SI1、SI2‧‧‧半導體膜
H1、H2、H3、H4‧‧‧高度
PR1、PR2、PR3、PR4‧‧‧光阻膜
DG‧‧‧虛置閘極電極
MF‧‧‧金屬膜
SRA、SRB、SRC‧‧‧半導體區域
A1、A2、B1、B2‧‧‧曲線
IF‧‧‧絶緣膜區域
FIN‧‧‧鰭部區域
SBR‧‧‧基板區域
【圖1】繪示本發明實施型態1之半導體晶片之佈局結構的概略圖。 【圖2】繪示本發明實施型態1之半導體裝置的立體圖。 【圖3】繪示本發明實施型態1之半導體裝置的剖面圖。 【圖4】繪示本發明實施型態1之半導體裝置的剖面圖。 【圖5】本發明實施型態1之半導體裝置的製程剖面圖。 【圖6】接續圖5之半導體裝置的製程中途剖面圖。 【圖7】接續圖6之半導體裝置的製程中途剖面圖。 【圖8】接續圖7之半導體裝置的製程中途剖面圖。 【圖9】接續圖8之半導體裝置的製程中途剖面圖。 【圖10】接續圖9之半導體裝置的製程中途剖面圖。 【圖11】接續圖10之半導體裝置的製程中途剖面圖。 【圖12】接續圖11之半導體裝置的製程中途剖面圖。 【圖13】接續圖12之半導體裝置的製程中途剖面圖。 【圖14】接續圖13之半導體裝置的製程中途剖面圖。 【圖15】接續圖14之半導體裝置的製程中途剖面圖。 【圖16】接續圖15之半導體裝置的製程中途剖面圖。 【圖17】接續圖16之半導體裝置的製程中途剖面圖。 【圖18】接續圖17之半導體裝置的製程中途剖面圖。 【圖19】接續圖18之半導體裝置的製程中途剖面圖。 【圖20】接續圖19之半導體裝置的製程中途剖面圖。 【圖21】接續圖20之半導體裝置的製程中途剖面圖。 【圖22】接續圖21之半導體裝置的製程中途剖面圖。 【圖23】接續圖22之半導體裝置的製程中途剖面圖。 【圖24】接續圖23之半導體裝置的製程中途剖面圖。 【圖25】接續圖24之半導體裝置的製程中途剖面圖。 【圖26】接續圖25之半導體裝置的製程中途剖面圖。 【圖27】接續圖26之半導體裝置的製程中途剖面圖。 【圖28】接續圖27之半導體裝置的製程中途剖面圖。 【圖29】接續圖28之半導體裝置的製程中途剖面圖。 【圖30】繪示本發明實施型態2之半導體裝置的剖面圖。 【圖31】繪示本發明實施型態2之半導體裝置的剖面圖。 【圖32】繪示本發明實施型態2之半導體裝置的製程中途剖面圖。 【圖33】繪示本發明實施型態2之半導體基板內之雜質濃度的曲線圖。 【圖34】繪示比較例之高耐壓電晶體的閘極電壓及汲極電流之關係的曲線圖。 【圖35】繪示本發明實施型態3之半導體裝置的剖面圖。 【圖36】繪示本發明實施型態3之半導體裝置的剖面圖。 【圖37】繪示本發明實施型態3之半導體裝置的製程中途剖面圖。 【圖38】繪示本發明實施型態3之半導體基板內之雜質濃度的曲線圖。 【圖39】繪示本發明實施型態3之高耐壓電晶體的閘極電壓及汲極電流之關係的曲線圖。 【圖40】繪示本發明實施型態3之變形例1之半導體裝置的剖面圖。 【圖41】繪示本發明實施型態3之變形例1之半導體裝置的剖面圖。 【圖42】繪示本發明實施型態3之變形例1之半導體裝置的製程中途剖面圖。 【圖43】繪示本發明實施型態3之變形例1之半導體基板內之雜質濃度的曲線圖。 【圖44】繪示本發明實施型態3之變形例1之高耐壓電晶體的閘極電壓及汲極電流之關係的曲線圖。 【圖45】繪示本發明實施型態3之變形例2之半導體裝置的剖面圖。 【圖46】繪示本發明實施型態3之變形例2之半導體裝置的剖面圖。 【圖47】繪示本發明實施型態3之變形例2之半導體基板內之雜質濃度的曲線圖。 【圖48】繪示本發明實施型態3之變形例3之半導體裝置的剖面圖。 【圖49】繪示本發明實施型態3之變形例3之半導體裝置的剖面圖。 【圖50】繪示比較例之半導體裝置的剖面圖。

Claims (15)

  1. 一種半導體裝置，包括： 半導體基板，於頂面具有第1區域及第2區域； 第1突出部，係該半導體基板之一部分，自該第1區域之該半導體基板的該頂面突出，並在順著該半導體基板之該頂面的第1方向上延伸，且在與該第1方向正交的第2方向上排列有複數個； 第2突出部，係該半導體基板之一部分，自該第2區域之該半導體基板的該頂面突出，並在順著該半導體基板之該頂面的第3方向上延伸，且在與該第3方向正交的第4方向上排列有複數個； 第1元件分離膜，嵌入於彼此相鄰之該第1突出部彼此之間，其頂面位於較該第1突出部之頂面更下方； 第2元件分離膜，使彼此相鄰之該第2突出部彼此之間的該半導體基板之該頂面露出，並嵌入於複數個該第2突出部之周圍的該半導體基板之該頂面上所形成的凹槽內； 第1閘極電極，隔著第1絶緣膜而包覆該第1突出部之該頂面及該第2方向之側面； 第2閘極電極，隔著第2絶緣膜而包覆複數個該第2突出部各自之頂面及該第4方向之側面、以及彼此相鄰之該第2突出部彼此間的該半導體基板之該頂面； 第1源極區域及第1汲極區域，於俯視觀察下如包夾該第1閘極電極般地形成於該第1突出部之表面；以及 第2源極區域及第2汲極區域，於俯視觀察下如包夾該第2閘極電極般地形成於該第2突出部之表面及該半導體基板之該頂面； 該第1閘極電極、該第1源極區域及該第1汲極區域，構成第1場效電晶體；該第2閘極電極、該第2源極區域及該第2汲極區域，構成第2場效電晶體；且該第2元件分離膜之頂面，位在比該第1元件分離膜之該頂面更下方。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第2元件分離膜之該頂面，位在比該第1元件分離膜之底面更下方。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該第2方向之該第1突出部的寬度在50nm以下，該第2方向之該第2突出部的寬度在50nm以下。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該第2源極區域及該第2汲極區域，具有第1導電型； 於該第2閘極電極之正下方的該半導體基板內，不同於該第1導電型之第2導電型的雜質濃度，係從該第2突出部之該頂面開始，越朝向與該半導體基板之該頂面互為相反側之底面側，越逐漸變小。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該第2場效電晶體，係以高於該第1場效電晶體之電壓來驅動。
  6. 如申請專利範圍第1項之半導體裝置，其中， 該第2源極區域及該第2汲極區域，具有第1導電型； 該第2突出部，具有包含該第2突出部之該頂面的上端部、下端部、以及在該上端部及該下端部之間的中央部； 該第2突出部之該上端部，所具有之不同於該第1導電型的第2導電型之雜質濃度，高於彼此相鄰之該第2突出部彼此間的該半導體基板之該頂面的該第2導電型之雜質濃度； 於彼此相鄰之2個該第2突出部之中，其中一個第2突出部，具有第1側面、以及在該第1側面之相反側的第2側面； 另一個第2突出部，具有第3側面、以及在該第3側面之相反側的第4側面； 該第2側面及該第3側面，彼此相向； 從該第2突出部之下端到上端為止的高度，大於在該第2方向上之該第1側面與該第3側面之間的寬度的1／2的值。
  7. 如申請專利範圍第6項之半導體裝置，其中， 該第2突出部之該中央部的該第2導電型之雜質濃度，高於彼此相鄰之該第2突出部彼此之間的該半導體基板之該頂面的該第2導電型之雜質濃度。
  8. 如申請專利範圍第1項之半導體裝置，其中， 該第2源極區域及該第2汲極區域，具有第1導電型； 該第2突出部具備包含該第2突出部之該頂面的上端部、下端部、以及在該上端部及該下端部之間的中央部； 彼此相鄰之該第2突出部彼此間的該半導體基板之該頂面，所具有之不同於該第1導電型的第2導電型之雜質濃度，高於該第2突出部之該上端部的該第2導電型之雜質濃度； 於彼此相鄰之2個該第2突出部之中，其中一個第2突出部，具有第1側面、以及在該第1側面之相反側的第2側面； 另一個第2突出部，具有第3側面、以及在該第3側面之相反側的第4側面； 該第2側面及該第3側面，彼此相向； 從該第2突出部之下端到上端為止的高度，小於在該第2方向上之該第1側面與該第3側面之間的寬度的1／2的值。
  9. 如申請專利範圍第1項之半導體裝置，其中， 該第2源極區域及該第2汲極區域，具有第1導電型； 該第2突出部具備包含該第2突出部之該頂面的上端部、下端部、以及在該上端部及該下端部之間的中央部； 彼此相鄰之該第2突出部彼此之間的該半導體基板之該頂面，所具有之不同於該第1導電型的第2導電型之雜質濃度、與該第2突出部之該上端部的該第2導電型之雜質濃度，分別高於該第2突出部之該中央部的該第2導電型之雜質濃度； 於彼此相鄰之2個該第2突出部之中，其中一個第2突出部，具有第1側面、以及在該第1側面之相反側的第2側面； 另一個第2突出部，具有第3側面、以及在該第3側面之相反側的第4側面；　　 該第2側面及該第3側面，彼此相向； 從該第2突出部之下端到上端為止的高度，小於在該第2方向上之該第1側面與該第3側面之間的寬度的1／2的值。
  10. 如申請專利範圍第1項之半導體裝置，其中， 該第2場效電晶體具有一通道區域，該通道區域係連續性地形成於複數個該第2突出部之表面、及彼此相鄰之該第2突出部彼此之間的該半導體基板之該頂面上。
  11. 如申請專利範圍第1項之半導體裝置，其中，該第2絶緣膜之膜厚，大於該第1絶緣膜之膜厚。
  12. 一種半導體裝置之製造方法，包括以下步驟： (a)準備頂面具有第1區域及第2區域之半導體基板的步驟； (b)藉由使該半導體基板之頂面之局部後退，而使係為該半導體基板之一部分、且自該半導體基板之該頂面之該局部突出、並在順著該半導體基板之該頂面的第1方向上延伸、且在與該第1方向正交之第2方向上排列之複數個第1突出部，形成於該第1區域；另使係為該半導體基板之一部分、且自該半導體基板之該頂面之該局部突出、並在順著該半導體基板之該頂面的第3方向上延伸、且在與該第3方向正交之第4方向上排列之複數個第2突出部，形成於該第2區域的步驟； (c)於該第2區域，在複數個該第2突出部之周圍的該半導體基板之該頂面，形成凹槽的步驟； (d)形成第1元件分離膜與第2元件分離膜的步驟，該第1元件分離膜嵌入彼此相鄰之該第1突出部彼此之間，其頂面位置係較該第1突出部之頂面更下方；該第2元件分離膜嵌入該凹槽內，並使彼此相鄰之該第2突出部彼此之間的該半導體基板之該頂面露出； (e)形成第1閘極電極的步驟，該第1閘極電極係隔著第1絶緣膜，包覆該第1突出部之該頂面及側面； (f)形成第2閘極電極的步驟，該第2閘極電極係隔著第2絶緣膜，包覆複數個該第2突出部各自之頂面及側面、以及彼此相鄰之該第2突出部彼此之間的該半導體基板之該頂面；以及 (g)於該第1突出部之表面，形成第1源極區域及第1汲極區域，並於複數個該第2突出部之表面及彼此相鄰之該第2突出部彼此之間的該半導體基板之該頂面，形成第2源極區域及第2汲極區域的步驟； 該第1閘極電極、該第1源極區域及該第1汲極區域，構成第1場效電晶體，該第2閘極電極、該第2源極區域及該第2汲極區域，構成第2場效電晶體。
  13. 如申請專利範圍第12項之半導體裝置之製造方法，其中，　　 該第2元件分離膜之頂面，位在比該第1元件分離膜之該頂面更下方。
  14. 如申請專利範圍第12項之半導體裝置之製造方法，其中，　　 該(d)步驟，更包括以下步驟： (d1)形成第3絶緣膜的步驟，該第3絶緣膜分別嵌入彼此相鄰之該第1突出部彼此之間、及彼此相鄰之該第2突出部彼此之間； (d2)藉由使該第1區域之該第3絶緣膜之頂面後退，而形成由該第3絶緣膜所構成之該第1元件分離膜的步驟； (d3)在該(d2)步驟之後，藉由使該第2區域之該第3絶緣膜之頂面後退，而形成由該第3絶緣膜所構成之該第2元件分離膜的步驟。
  15. 如申請專利範圍第12項之半導體裝置之製造方法，其中，　　 該第2場效電晶體，係以高於該第1場效電晶體之電壓來驅動。
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